JPS5989052A - ビツト同期回路 - Google Patents
ビツト同期回路Info
- Publication number
- JPS5989052A JPS5989052A JP57199235A JP19923582A JPS5989052A JP S5989052 A JPS5989052 A JP S5989052A JP 57199235 A JP57199235 A JP 57199235A JP 19923582 A JP19923582 A JP 19923582A JP S5989052 A JPS5989052 A JP S5989052A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- amplitude
- pulse
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- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、符号量干渉のあるデータ波形に対して同期す
るピント同期回路に関し、特に、バースト的な信号の受
信に適するビット同期回路に関するものである。
るピント同期回路に関し、特に、バースト的な信号の受
信に適するビット同期回路に関するものである。
従来、データ信号を受信するときのピント同期方式とし
ては、一般に、受信データを比較してディジタル波形に
変換したものについて信号変化点を基準にしてビット同
期する方法でクロックパルスを得ていた。しかしながら
、送信波形の帯域制限あるいは伝送路の特性のために、
受信波形の符号量干渉がかなシ犬きくなシ、例えば“０
００１０００″のデータに対して１”を表わす波形が十
分な振幅が得られない場合には、比較してディジタル波
形に変換した結果の信号変化点にもジッタが大きい事、
あるいは振幅不十分なために雑音等の影響も受は易く再
生したクロックパルスの位相面を誤修正してしまうため
に再生クロックにジッタが発生し、受信信号を再生処理
する上で問題になっていた。このために、従来方式とし
てはビット同期の同期ひき込みにかかる時定数を符号量
干渉に影響しない程に長く選んでいたが、バースト信号
の様に短時間で同期する必要のある場合には欠点になっ
ていた。
ては、一般に、受信データを比較してディジタル波形に
変換したものについて信号変化点を基準にしてビット同
期する方法でクロックパルスを得ていた。しかしながら
、送信波形の帯域制限あるいは伝送路の特性のために、
受信波形の符号量干渉がかなシ犬きくなシ、例えば“０
００１０００″のデータに対して１”を表わす波形が十
分な振幅が得られない場合には、比較してディジタル波
形に変換した結果の信号変化点にもジッタが大きい事、
あるいは振幅不十分なために雑音等の影響も受は易く再
生したクロックパルスの位相面を誤修正してしまうため
に再生クロックにジッタが発生し、受信信号を再生処理
する上で問題になっていた。このために、従来方式とし
てはビット同期の同期ひき込みにかかる時定数を符号量
干渉に影響しない程に長く選んでいたが、バースト信号
の様に短時間で同期する必要のある場合には欠点になっ
ていた。
本発明はこの様な従来の問題を解決する為になされたも
のであシ、従って本発明の目的は、受信信号の波形の傾
きが十分な場合にのみ生じた受信信号のディジタル波形
変化を位相情報と見なしてビット同期する方法により、
符号量干渉の影響を受けず、従って同期ひき込み時間も
短くてすむようにして、バースト信号受信時のピント同
期に適した新規なピント同期回路を提供することにある
。
のであシ、従って本発明の目的は、受信信号の波形の傾
きが十分な場合にのみ生じた受信信号のディジタル波形
変化を位相情報と見なしてビット同期する方法により、
符号量干渉の影響を受けず、従って同期ひき込み時間も
短くてすむようにして、バースト信号受信時のピント同
期に適した新規なピント同期回路を提供することにある
。
上記目的を達成する為に、受信信号をディジタル信号に
変換する第１の比較器と、前記受信＠号を微分する微分
回路と、前記微分回路の出力の振幅が十分な値か否かを
判断する判断回路とを設けて構成され、前記判断回路に
よシ前記微分回路の出力の振幅が十分と判断されたとき
に限シ前記変換したディジタル信号の変化点に対してビ
ット同期する事を特徴とする。
変換する第１の比較器と、前記受信＠号を微分する微分
回路と、前記微分回路の出力の振幅が十分な値か否かを
判断する判断回路とを設けて構成され、前記判断回路に
よシ前記微分回路の出力の振幅が十分と判断されたとき
に限シ前記変換したディジタル信号の変化点に対してビ
ット同期する事を特徴とする。
以下本発明をその好ましい一実施例について図面を参照
しながら詳細に説明する。
しながら詳細に説明する。
第１図は本発明の一実施例を示すプロンク構成図である
。
。
第１図において、参照番号１は入力信号ｉｎをディジタ
ル信号に変換する第１の比較器を示し、該比較器ｌの出
力均の信号変化点に対してディジタル微分回路２で微小
な幅のパルスＸ２′ｆ：得ている。
ル信号に変換する第１の比較器を示し、該比較器ｌの出
力均の信号変化点に対してディジタル微分回路２で微小
な幅のパルスＸ２′ｆ：得ている。
回路３は微分回路であシ、回路６は微分回路３の微分出
力Ｘ３の振幅を判断する判断回路である。該判断回路６
の判断結果Ｘ６が立ち上るとＡＮＤ回路７のゲートが開
き、ディジタル微分回路２の出力Ｘ２の入力に対して、
Ｘ７を出力し、カウンタ８をリセットする。カウンタ８
は高速パルスｈｒを分周してデータ速度と同じ周波数の
再生クロックＣＬＫＩを得ているが、出力Ｘ７によシ位
相同期される。再生クロックＣＬＫＩは更にＰＬＬルー
プ回路９によシ更に安定した再生クロックＣＬＫ２を得
るために使われる。
力Ｘ３の振幅を判断する判断回路である。該判断回路６
の判断結果Ｘ６が立ち上るとＡＮＤ回路７のゲートが開
き、ディジタル微分回路２の出力Ｘ２の入力に対して、
Ｘ７を出力し、カウンタ８をリセットする。カウンタ８
は高速パルスｈｒを分周してデータ速度と同じ周波数の
再生クロックＣＬＫＩを得ているが、出力Ｘ７によシ位
相同期される。再生クロックＣＬＫＩは更にＰＬＬルー
プ回路９によシ更に安定した再生クロックＣＬＫ２を得
るために使われる。
第２図に第１図の回路構成の動作タイムチャートを示す
。次に第２図を参照して第１図に示した回路構成の動作
について説明する。
。次に第２図を参照して第１図に示した回路構成の動作
について説明する。
入力信号ｉｎは第２図に示す様に符号量干渉を受けた波
形が時間ｔ１〜ｔ７について”０１１１０１０”と送ら
れてきたものとする。Ｘ３がその微分波形である。送信
ｇｌｌｌあるいは伝送路の帯域制限のために、時間ｔ４
〜ｔ７の区間で打入力信号波形ｉｎの振幅はあまり大き
くなれず、従って、この区間の信号波形よシ位相情報を
得るには波形歪み、あるいは雑音の影響を受は易いため
、再生クロックのジッタを増大させてしまう。
形が時間ｔ１〜ｔ７について”０１１１０１０”と送ら
れてきたものとする。Ｘ３がその微分波形である。送信
ｇｌｌｌあるいは伝送路の帯域制限のために、時間ｔ４
〜ｔ７の区間で打入力信号波形ｉｎの振幅はあまり大き
くなれず、従って、この区間の信号波形よシ位相情報を
得るには波形歪み、あるいは雑音の影響を受は易いため
、再生クロックのジッタを増大させてしまう。
そこでまず、微分回路３の微分出力Ｘ３の波形の振幅が
十分か否か判断するために、微分出力廓が判断回路６へ
入力される。判断回路６では、例えば整流器等によシ構
成された振幅測定回路４にょシ微分出力島の絶対値Ｍが
出力され、該絶対値出力Ｘ４が第２の比較器５によりＶ
ＣＺの基準比較値に対して比較される。判断回路６の出
力Ｘ６ （即ち比較器５の出力）は積分回路１４によシ
波形応答について調べられ、その結果によって基準比較
値ＶＣ２が可変する。即ち、出力Ｘ６に０”状態が続く
ときには、基準電圧値ＶＣａを下げる方向へ働く。この
ときには入力信号ｉｎの時間変化が少なくなったときで
あり、基準電圧値ＶＣ２をやや下げて判断結果ｘ６１″
１″にする確率を増やしている。
十分か否か判断するために、微分出力廓が判断回路６へ
入力される。判断回路６では、例えば整流器等によシ構
成された振幅測定回路４にょシ微分出力島の絶対値Ｍが
出力され、該絶対値出力Ｘ４が第２の比較器５によりＶ
ＣＺの基準比較値に対して比較される。判断回路６の出
力Ｘ６ （即ち比較器５の出力）は積分回路１４によシ
波形応答について調べられ、その結果によって基準比較
値ＶＣ２が可変する。即ち、出力Ｘ６に０”状態が続く
ときには、基準電圧値ＶＣａを下げる方向へ働く。この
ときには入力信号ｉｎの時間変化が少なくなったときで
あり、基準電圧値ＶＣ２をやや下げて判断結果ｘ６１″
１″にする確率を増やしている。
他力、受信信号ｉｎの波形は第１の比較器ｌにょシデイ
ジタル出力波形ＸＩに変換された後に、ディジタル微分
回路２によ多出力Ｘ１の変化点に対してパルスＸ２を出
力しているが、回路２では時定数ＲＩＣ１を小さく選び
、出力ＸＩと出力Ｘ１をわずかだけ遅延した結果を排他
的０几回路１３へ入力して出力パルスＸ２を得ている。
ジタル出力波形ＸＩに変換された後に、ディジタル微分
回路２によ多出力Ｘ１の変化点に対してパルスＸ２を出
力しているが、回路２では時定数ＲＩＣ１を小さく選び
、出力ＸＩと出力Ｘ１をわずかだけ遅延した結果を排他
的０几回路１３へ入力して出力パルスＸ２を得ている。
パルスＸ２のうち、入力信号ｉｎの波形の信号変化が十
分なものについては、判断回路出力Ｘ６が”Ａｆ上るた
めにＡＮＤ回路７のゲートが開から、ＡＮＤ回路７によ
シ選択して出力される。ＡＮＤ回路７の出力Ｘ７に対し
てカウンタ８は位相同期され、出力にピント同期のとれ
たクロンクハルスＣＬＫｌヲ出カスる。クロックパルス
ＣＬＫ１になお残る瞬時的な雑音によるジッタに対して
はＰＬＬループ回路９により更に抑圧して再生クロック
ＣＬ、Ｋ ２を得ている。ＰＬＬループ回路９は、位相
比較器１０、低域通過フィルタ１１、電圧制御発振器１
２により構成される。ここで、フィルタ１１のカットオ
フは符号量干渉による影響を考えない分だけ帯域を広く
する事が出来るために、ループの引き込み特性を早くす
る事が出来る。
分なものについては、判断回路出力Ｘ６が”Ａｆ上るた
めにＡＮＤ回路７のゲートが開から、ＡＮＤ回路７によ
シ選択して出力される。ＡＮＤ回路７の出力Ｘ７に対し
てカウンタ８は位相同期され、出力にピント同期のとれ
たクロンクハルスＣＬＫｌヲ出カスる。クロックパルス
ＣＬＫ１になお残る瞬時的な雑音によるジッタに対して
はＰＬＬループ回路９により更に抑圧して再生クロック
ＣＬ、Ｋ ２を得ている。ＰＬＬループ回路９は、位相
比較器１０、低域通過フィルタ１１、電圧制御発振器１
２により構成される。ここで、フィルタ１１のカットオ
フは符号量干渉による影響を考えない分だけ帯域を広く
する事が出来るために、ループの引き込み特性を早くす
る事が出来る。
以上の説明の中で判断回路６について、積分回路１４に
よる帰還を設けたのは次の理由による。即ち、入力信号
ｉｎに信号変化が少なくなり、位相情報を得るチャンス
がなくなって来たときに、クロックＣＬＫＩの自走状態
が非常に長く続くと、クロックＣＬＫＩの位相が理想状
態から離れていく。これを防ぐために比較器５の久方側
基準電圧値ＶＣ２を可変にして出力Ｘ７の発生を容易に
している。
よる帰還を設けたのは次の理由による。即ち、入力信号
ｉｎに信号変化が少なくなり、位相情報を得るチャンス
がなくなって来たときに、クロックＣＬＫＩの自走状態
が非常に長く続くと、クロックＣＬＫＩの位相が理想状
態から離れていく。これを防ぐために比較器５の久方側
基準電圧値ＶＣ２を可変にして出力Ｘ７の発生を容易に
している。
賞、入力信号ｉｎに振幅変化の大きい信号パターンの生
起確率が十分あるならば、積分回路１４による帰還操作
は必要ない。
起確率が十分あるならば、積分回路１４による帰還操作
は必要ない。
第１図の具体例ではλカ信号ｉｎに信号変化が少ない場
合にも、高速クロックｆｚｒの安定度が十分なものを使
えば（例えば、水晶振動子等を使った発振）、再生クロ
ックＣＬＫＩは安定しているのでクロックＣＬＫＩに同
期している再生クロックＣＬＫ２も入力信号ｉｎ Ｋ対
して同期はずれを起す心配がない。
合にも、高速クロックｆｚｒの安定度が十分なものを使
えば（例えば、水晶振動子等を使った発振）、再生クロ
ックＣＬＫＩは安定しているのでクロックＣＬＫＩに同
期している再生クロックＣＬＫ２も入力信号ｉｎ Ｋ対
して同期はずれを起す心配がない。
以上本発明の構成及び作用をその良好な一実施例につい
て説明したが、これは単なる例示的なものであシ、ここ
で説明された実施例によってのみ本願発明が限定される
ものではなく、その範囲内において種々の変形、変更を
含むことは勿論である。
て説明したが、これは単なる例示的なものであシ、ここ
で説明された実施例によってのみ本願発明が限定される
ものではなく、その範囲内において種々の変形、変更を
含むことは勿論である。
以上説明した様に、本発明によれば、十分な傾きを持つ
九波形のみから位相情報を抽出してピント同期を行って
いるために、再生り日ツクに符号量干渉のための位相誤
修正が含まれない。この結果として、再生クロックのひ
き込み時定数を小さく選ぶ事が出来てバースト信号の受
信にも適している。
九波形のみから位相情報を抽出してピント同期を行って
いるために、再生り日ツクに符号量干渉のための位相誤
修正が含まれない。この結果として、再生クロックのひ
き込み時定数を小さく選ぶ事が出来てバースト信号の受
信にも適している。
＠１図は本発明に係るピント同期回路の具体的一実施例
を示すブロック構成図、第２図は第１図の構成を説明す
る為の動作波形図である。
を示すブロック構成図、第２図は第１図の構成を説明す
る為の動作波形図である。
Claims (3)
- （１）、受信信号をディジタル信号に変換する第１の比
較器と、前記受信信号を微分する微分回路と、前記微分
回路の出力の振幅が十分な値か否かを判断する判断回路
とを設け、前記判断回路により前記微分回路の出力の振
幅が十分と判断されたときに限シ前記変換したディジタ
ル信号の変化点に対してピット同期する事を特徴とした
ピット同期回路。 - （２）、前記ディジタル信号の変化点で微小な幅のパル
スを発生させるディジタル微分回路を設け、該ディジタ
ル微分回路の出力を前記判断回路出力と共にＡＮＤ回路
へ入力し、前記ＡＮＤ回路の出力により、高速パルスを
分周して前記ディジタル信号の速度と同じ周波数のパル
ス列を発生している分周器をリセットする様に構成し、
前記分周器出力について位相同期ループ回路を用いて同
期する事によシ、前記位相同期ループ回路から前記ディ
ジタル信号にピント同期したパルス列を得る事を更に特
徴とする特許請求の範囲＠（１）項記載のビット同期回
路。 - （３）、前記判断回路として、前記微分回路出力の振幅
の絶対値を求める振幅測定回路を設け、前記振幅測定回
路の出力を第２の比較回路によシ比較して判断結果とし
て出力する様に構成し、前記第２の比較回路の応答出力
にＯ状態が続くときには前記第２の比較回路の比較基準
電圧を下げるようにしたことを更に特徴とする特許請求
の範囲第（１）項又は第（２）項記載のビット同期回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199235A JPS5989052A (ja) | 1982-11-12 | 1982-11-12 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199235A JPS5989052A (ja) | 1982-11-12 | 1982-11-12 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5989052A true JPS5989052A (ja) | 1984-05-23 |
| JPS64859B2 JPS64859B2 (ja) | 1989-01-09 |
Family
ID=16404401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199235A Granted JPS5989052A (ja) | 1982-11-12 | 1982-11-12 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278839A (ja) * | 1986-05-28 | 1987-12-03 | Sharp Corp | クロック信号再生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435666A (en) * | 1977-08-25 | 1979-03-15 | Fujitsu Ltd | Timing extraction system |
-
1982
- 1982-11-12 JP JP57199235A patent/JPS5989052A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435666A (en) * | 1977-08-25 | 1979-03-15 | Fujitsu Ltd | Timing extraction system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278839A (ja) * | 1986-05-28 | 1987-12-03 | Sharp Corp | クロック信号再生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64859B2 (ja) | 1989-01-09 |
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