JPS5989052A - ビツト同期回路 - Google Patents
ビツト同期回路Info
- Publication number
- JPS5989052A JPS5989052A JP57199235A JP19923582A JPS5989052A JP S5989052 A JPS5989052 A JP S5989052A JP 57199235 A JP57199235 A JP 57199235A JP 19923582 A JP19923582 A JP 19923582A JP S5989052 A JPS5989052 A JP S5989052A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- amplitude
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、符号量干渉のあるデータ波形に対して同期す
るピント同期回路に関し、特に、バースト的な信号の受
信に適するビット同期回路に関するものである。
るピント同期回路に関し、特に、バースト的な信号の受
信に適するビット同期回路に関するものである。
従来、データ信号を受信するときのピント同期方式とし
ては、一般に、受信データを比較してディジタル波形に
変換したものについて信号変化点を基準にしてビット同
期する方法でクロックパルスを得ていた。しかしながら
、送信波形の帯域制限あるいは伝送路の特性のために、
受信波形の符号量干渉がかなシ犬きくなシ、例えば“0
001000″のデータに対して1”を表わす波形が十
分な振幅が得られない場合には、比較してディジタル波
形に変換した結果の信号変化点にもジッタが大きい事、
あるいは振幅不十分なために雑音等の影響も受は易く再
生したクロックパルスの位相面を誤修正してしまうため
に再生クロックにジッタが発生し、受信信号を再生処理
する上で問題になっていた。このために、従来方式とし
てはビット同期の同期ひき込みにかかる時定数を符号量
干渉に影響しない程に長く選んでいたが、バースト信号
の様に短時間で同期する必要のある場合には欠点になっ
ていた。
ては、一般に、受信データを比較してディジタル波形に
変換したものについて信号変化点を基準にしてビット同
期する方法でクロックパルスを得ていた。しかしながら
、送信波形の帯域制限あるいは伝送路の特性のために、
受信波形の符号量干渉がかなシ犬きくなシ、例えば“0
001000″のデータに対して1”を表わす波形が十
分な振幅が得られない場合には、比較してディジタル波
形に変換した結果の信号変化点にもジッタが大きい事、
あるいは振幅不十分なために雑音等の影響も受は易く再
生したクロックパルスの位相面を誤修正してしまうため
に再生クロックにジッタが発生し、受信信号を再生処理
する上で問題になっていた。このために、従来方式とし
てはビット同期の同期ひき込みにかかる時定数を符号量
干渉に影響しない程に長く選んでいたが、バースト信号
の様に短時間で同期する必要のある場合には欠点になっ
ていた。
本発明はこの様な従来の問題を解決する為になされたも
のであシ、従って本発明の目的は、受信信号の波形の傾
きが十分な場合にのみ生じた受信信号のディジタル波形
変化を位相情報と見なしてビット同期する方法により、
符号量干渉の影響を受けず、従って同期ひき込み時間も
短くてすむようにして、バースト信号受信時のピント同
期に適した新規なピント同期回路を提供することにある
。
のであシ、従って本発明の目的は、受信信号の波形の傾
きが十分な場合にのみ生じた受信信号のディジタル波形
変化を位相情報と見なしてビット同期する方法により、
符号量干渉の影響を受けず、従って同期ひき込み時間も
短くてすむようにして、バースト信号受信時のピント同
期に適した新規なピント同期回路を提供することにある
。
上記目的を達成する為に、受信信号をディジタル信号に
変換する第1の比較器と、前記受信@号を微分する微分
回路と、前記微分回路の出力の振幅が十分な値か否かを
判断する判断回路とを設けて構成され、前記判断回路に
よシ前記微分回路の出力の振幅が十分と判断されたとき
に限シ前記変換したディジタル信号の変化点に対してビ
ット同期する事を特徴とする。
変換する第1の比較器と、前記受信@号を微分する微分
回路と、前記微分回路の出力の振幅が十分な値か否かを
判断する判断回路とを設けて構成され、前記判断回路に
よシ前記微分回路の出力の振幅が十分と判断されたとき
に限シ前記変換したディジタル信号の変化点に対してビ
ット同期する事を特徴とする。
以下本発明をその好ましい一実施例について図面を参照
しながら詳細に説明する。
しながら詳細に説明する。
第1図は本発明の一実施例を示すプロンク構成図である
。
。
第1図において、参照番号1は入力信号inをディジタ
ル信号に変換する第1の比較器を示し、該比較器lの出
力均の信号変化点に対してディジタル微分回路2で微小
な幅のパルスX2′f:得ている。
ル信号に変換する第1の比較器を示し、該比較器lの出
力均の信号変化点に対してディジタル微分回路2で微小
な幅のパルスX2′f:得ている。
回路3は微分回路であシ、回路6は微分回路3の微分出
力X3の振幅を判断する判断回路である。該判断回路6
の判断結果X6が立ち上るとAND回路7のゲートが開
き、ディジタル微分回路2の出力X2の入力に対して、
X7を出力し、カウンタ8をリセットする。カウンタ8
は高速パルスhrを分周してデータ速度と同じ周波数の
再生クロックCLKIを得ているが、出力X7によシ位
相同期される。再生クロックCLKIは更にPLLルー
プ回路9によシ更に安定した再生クロックCLK2を得
るために使われる。
力X3の振幅を判断する判断回路である。該判断回路6
の判断結果X6が立ち上るとAND回路7のゲートが開
き、ディジタル微分回路2の出力X2の入力に対して、
X7を出力し、カウンタ8をリセットする。カウンタ8
は高速パルスhrを分周してデータ速度と同じ周波数の
再生クロックCLKIを得ているが、出力X7によシ位
相同期される。再生クロックCLKIは更にPLLルー
プ回路9によシ更に安定した再生クロックCLK2を得
るために使われる。
第2図に第1図の回路構成の動作タイムチャートを示す
。次に第2図を参照して第1図に示した回路構成の動作
について説明する。
。次に第2図を参照して第1図に示した回路構成の動作
について説明する。
入力信号inは第2図に示す様に符号量干渉を受けた波
形が時間t1〜t7について”0111010”と送ら
れてきたものとする。X3がその微分波形である。送信
glllあるいは伝送路の帯域制限のために、時間t4
〜t7の区間で打入力信号波形inの振幅はあまり大き
くなれず、従って、この区間の信号波形よシ位相情報を
得るには波形歪み、あるいは雑音の影響を受は易いため
、再生クロックのジッタを増大させてしまう。
形が時間t1〜t7について”0111010”と送ら
れてきたものとする。X3がその微分波形である。送信
glllあるいは伝送路の帯域制限のために、時間t4
〜t7の区間で打入力信号波形inの振幅はあまり大き
くなれず、従って、この区間の信号波形よシ位相情報を
得るには波形歪み、あるいは雑音の影響を受は易いため
、再生クロックのジッタを増大させてしまう。
そこでまず、微分回路3の微分出力X3の波形の振幅が
十分か否か判断するために、微分出力廓が判断回路6へ
入力される。判断回路6では、例えば整流器等によシ構
成された振幅測定回路4にょシ微分出力島の絶対値Mが
出力され、該絶対値出力X4が第2の比較器5によりV
CZの基準比較値に対して比較される。判断回路6の出
力X6 (即ち比較器5の出力)は積分回路14によシ
波形応答について調べられ、その結果によって基準比較
値VC2が可変する。即ち、出力X6に0”状態が続く
ときには、基準電圧値VCaを下げる方向へ働く。この
ときには入力信号inの時間変化が少なくなったときで
あり、基準電圧値VC2をやや下げて判断結果x61″
1″にする確率を増やしている。
十分か否か判断するために、微分出力廓が判断回路6へ
入力される。判断回路6では、例えば整流器等によシ構
成された振幅測定回路4にょシ微分出力島の絶対値Mが
出力され、該絶対値出力X4が第2の比較器5によりV
CZの基準比較値に対して比較される。判断回路6の出
力X6 (即ち比較器5の出力)は積分回路14によシ
波形応答について調べられ、その結果によって基準比較
値VC2が可変する。即ち、出力X6に0”状態が続く
ときには、基準電圧値VCaを下げる方向へ働く。この
ときには入力信号inの時間変化が少なくなったときで
あり、基準電圧値VC2をやや下げて判断結果x61″
1″にする確率を増やしている。
他力、受信信号inの波形は第1の比較器lにょシデイ
ジタル出力波形XIに変換された後に、ディジタル微分
回路2によ多出力X1の変化点に対してパルスX2を出
力しているが、回路2では時定数RIC1を小さく選び
、出力XIと出力X1をわずかだけ遅延した結果を排他
的0几回路13へ入力して出力パルスX2を得ている。
ジタル出力波形XIに変換された後に、ディジタル微分
回路2によ多出力X1の変化点に対してパルスX2を出
力しているが、回路2では時定数RIC1を小さく選び
、出力XIと出力X1をわずかだけ遅延した結果を排他
的0几回路13へ入力して出力パルスX2を得ている。
パルスX2のうち、入力信号inの波形の信号変化が十
分なものについては、判断回路出力X6が”Af上るた
めにAND回路7のゲートが開から、AND回路7によ
シ選択して出力される。AND回路7の出力X7に対し
てカウンタ8は位相同期され、出力にピント同期のとれ
たクロンクハルスCLKlヲ出カスる。クロックパルス
CLK1になお残る瞬時的な雑音によるジッタに対して
はPLLループ回路9により更に抑圧して再生クロック
CL、K 2を得ている。PLLループ回路9は、位相
比較器10、低域通過フィルタ11、電圧制御発振器1
2により構成される。ここで、フィルタ11のカットオ
フは符号量干渉による影響を考えない分だけ帯域を広く
する事が出来るために、ループの引き込み特性を早くす
る事が出来る。
分なものについては、判断回路出力X6が”Af上るた
めにAND回路7のゲートが開から、AND回路7によ
シ選択して出力される。AND回路7の出力X7に対し
てカウンタ8は位相同期され、出力にピント同期のとれ
たクロンクハルスCLKlヲ出カスる。クロックパルス
CLK1になお残る瞬時的な雑音によるジッタに対して
はPLLループ回路9により更に抑圧して再生クロック
CL、K 2を得ている。PLLループ回路9は、位相
比較器10、低域通過フィルタ11、電圧制御発振器1
2により構成される。ここで、フィルタ11のカットオ
フは符号量干渉による影響を考えない分だけ帯域を広く
する事が出来るために、ループの引き込み特性を早くす
る事が出来る。
以上の説明の中で判断回路6について、積分回路14に
よる帰還を設けたのは次の理由による。即ち、入力信号
inに信号変化が少なくなり、位相情報を得るチャンス
がなくなって来たときに、クロックCLKIの自走状態
が非常に長く続くと、クロックCLKIの位相が理想状
態から離れていく。これを防ぐために比較器5の久方側
基準電圧値VC2を可変にして出力X7の発生を容易に
している。
よる帰還を設けたのは次の理由による。即ち、入力信号
inに信号変化が少なくなり、位相情報を得るチャンス
がなくなって来たときに、クロックCLKIの自走状態
が非常に長く続くと、クロックCLKIの位相が理想状
態から離れていく。これを防ぐために比較器5の久方側
基準電圧値VC2を可変にして出力X7の発生を容易に
している。
賞、入力信号inに振幅変化の大きい信号パターンの生
起確率が十分あるならば、積分回路14による帰還操作
は必要ない。
起確率が十分あるならば、積分回路14による帰還操作
は必要ない。
第1図の具体例ではλカ信号inに信号変化が少ない場
合にも、高速クロックfzrの安定度が十分なものを使
えば(例えば、水晶振動子等を使った発振)、再生クロ
ックCLKIは安定しているのでクロックCLKIに同
期している再生クロックCLK2も入力信号in K対
して同期はずれを起す心配がない。
合にも、高速クロックfzrの安定度が十分なものを使
えば(例えば、水晶振動子等を使った発振)、再生クロ
ックCLKIは安定しているのでクロックCLKIに同
期している再生クロックCLK2も入力信号in K対
して同期はずれを起す心配がない。
以上本発明の構成及び作用をその良好な一実施例につい
て説明したが、これは単なる例示的なものであシ、ここ
で説明された実施例によってのみ本願発明が限定される
ものではなく、その範囲内において種々の変形、変更を
含むことは勿論である。
て説明したが、これは単なる例示的なものであシ、ここ
で説明された実施例によってのみ本願発明が限定される
ものではなく、その範囲内において種々の変形、変更を
含むことは勿論である。
以上説明した様に、本発明によれば、十分な傾きを持つ
九波形のみから位相情報を抽出してピント同期を行って
いるために、再生り日ツクに符号量干渉のための位相誤
修正が含まれない。この結果として、再生クロックのひ
き込み時定数を小さく選ぶ事が出来てバースト信号の受
信にも適している。
九波形のみから位相情報を抽出してピント同期を行って
いるために、再生り日ツクに符号量干渉のための位相誤
修正が含まれない。この結果として、再生クロックのひ
き込み時定数を小さく選ぶ事が出来てバースト信号の受
信にも適している。
@1図は本発明に係るピント同期回路の具体的一実施例
を示すブロック構成図、第2図は第1図の構成を説明す
る為の動作波形図である。
を示すブロック構成図、第2図は第1図の構成を説明す
る為の動作波形図である。
Claims (3)
- (1)、受信信号をディジタル信号に変換する第1の比
較器と、前記受信信号を微分する微分回路と、前記微分
回路の出力の振幅が十分な値か否かを判断する判断回路
とを設け、前記判断回路により前記微分回路の出力の振
幅が十分と判断されたときに限シ前記変換したディジタ
ル信号の変化点に対してピット同期する事を特徴とした
ピット同期回路。 - (2)、前記ディジタル信号の変化点で微小な幅のパル
スを発生させるディジタル微分回路を設け、該ディジタ
ル微分回路の出力を前記判断回路出力と共にAND回路
へ入力し、前記AND回路の出力により、高速パルスを
分周して前記ディジタル信号の速度と同じ周波数のパル
ス列を発生している分周器をリセットする様に構成し、
前記分周器出力について位相同期ループ回路を用いて同
期する事によシ、前記位相同期ループ回路から前記ディ
ジタル信号にピント同期したパルス列を得る事を更に特
徴とする特許請求の範囲@(1)項記載のビット同期回
路。 - (3)、前記判断回路として、前記微分回路出力の振幅
の絶対値を求める振幅測定回路を設け、前記振幅測定回
路の出力を第2の比較回路によシ比較して判断結果とし
て出力する様に構成し、前記第2の比較回路の応答出力
にO状態が続くときには前記第2の比較回路の比較基準
電圧を下げるようにしたことを更に特徴とする特許請求
の範囲第(1)項又は第(2)項記載のビット同期回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57199235A JPS5989052A (ja) | 1982-11-12 | 1982-11-12 | ビツト同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57199235A JPS5989052A (ja) | 1982-11-12 | 1982-11-12 | ビツト同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5989052A true JPS5989052A (ja) | 1984-05-23 |
JPS64859B2 JPS64859B2 (ja) | 1989-01-09 |
Family
ID=16404401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57199235A Granted JPS5989052A (ja) | 1982-11-12 | 1982-11-12 | ビツト同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5989052A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62278839A (ja) * | 1986-05-28 | 1987-12-03 | Sharp Corp | クロック信号再生回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5435666A (en) * | 1977-08-25 | 1979-03-15 | Fujitsu Ltd | Timing extraction system |
-
1982
- 1982-11-12 JP JP57199235A patent/JPS5989052A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5435666A (en) * | 1977-08-25 | 1979-03-15 | Fujitsu Ltd | Timing extraction system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62278839A (ja) * | 1986-05-28 | 1987-12-03 | Sharp Corp | クロック信号再生回路 |
Also Published As
Publication number | Publication date |
---|---|
JPS64859B2 (ja) | 1989-01-09 |
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