JP2560516B2 - ディジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタルデータを記録再生する装置にお
いて外部回路とディジタルデータをインタフェースする
ディジタル信号処理装置に関する。

〔従来の技術〕

周知の通りディジタルオーディオテープレコーダ（以
下、「DAT」という）においては、オーディオ信号をデ
ィジタルデータのまま入出力するディジタルインタフェ
ース回路が設けられている。

第４図はこのDATにおけるディジタルインタフェース
回路において外部からの受信データを入力として、同期
クロックを生成する回路のブロック図で、（１）はプリ
アンブル（同期信号）検出器、（２）は位相比較器、
（３）はローパスフィルタ、（４）は電圧制御発振器
（以下、「VCO」という）である。このディジタルイン
タフェース回路は、位相比較器（２）、ローパスフィル
タ（３）およびVCO（４）からなる位相同期ループ回路
（以下、「PLL回路」という）で構成されており、ここ
で生成された同期クロック（９）を用いて次段において
入力データの信号処理が行なわれる。

なお、プリアンブル（同期信号）とは、受信データ
（５）の１ワード毎に付加されている信号で、プリアン
ブル検出器（１）では、同期信号が検出される毎にパル
ス信号（６）を発生する。位相比較器（２）は、このパ
ルス信号（６）と、VCO（４）から出力された同期クロ
ック（９）のエッジを位相比較し、比較信号（７）を次
段のローパスフィルタ（３）に出力する。ローパスフィ
ルタ（３）は、比較信号（７）の高域成分をカットオフ
するもので、出力信号（８）がVCO（４）の制御入力と
なる閉ループが構成されており、VCO（４）からは受信
データ（５）に同期した同期クロック（９）が得られ
る。DATがディジタルデータ記録状態のときは、後段に
てこの同期クロック（５）を用いてディジタル信号処理
が行なわれ、磁気テープに記録する記録データおよび記
録モニタ用のモニタ信号が生成される。

DATにおいては、モニタ信号はディジタル−アナログ
変換器を通してモニタ音として出力されるが、受信デー
タより生成された同期クロック（９）はジッタを持つの
で、この同期クロック（９）によって生成されたディジ
タル−アナログ変換器の入力クロックもジッタを持ち、
このことが原因となって変換後のモニタ音が劣化する。

この問題を解決するため、従来から同期クロックのジ
ッタ軽減法が考えられている。第５図はその一例を示す
ブロック回路図で、（10）は分周器、（11）は第２の位
相比較器、（12）は第２のローパスフィルタ、（13）は
第２のVCOで、（１）〜（４）で第１のPLL回路（100）
を、また（11）〜（13）で第２のPLL回路（200）を構成
しており、（１），（10），（100）および（200）で同
期クロック発生回路（300）を構成している。

つぎに動作を説明する。

プリアンブル検出器（１）および第１のPLL回路（10
0）の動作は、第４図の従来例と同じであり、VCO（４）
から出力される第１の同期クロック（９）は受信データ
（５）に同期するように制御される。

つぎに、第２のPLL回路（200）では、第１の同期クロ
ック（９）の分周信号に同期した第２の同期クロック
（17）が生成される。すなわち、第２の位相比較器（1
1）には第１の同期クロック（９）が分周器（10）を介
して入力され、この分周信号（14）と第２のVCO（13）
から出力される第２の同期クロック（17）との位相比較
結果（15）が出力される。この位相比較結果（15）はロ
ーパスフィルタ（12）を介して第２のVCO（13）の制御
入力に入力されるので、第２の同期クロック（17）を第
１の同期クロック（９）に追従させることができる。

このとき、第２のVCO（13）の周波数帯域をVCO（４）
より低域にとると、第２のPLL回路（200）は、第１の同
期クロック（９）の高域ジッタ成分を除去するフィルタ
の役目をする。

したがって、第２の同期クロック（17）に同期させて
受信データ（５）を処理した後にディジタル−アナログ
変換器に送出するばモニタ音のジッタが軽減され、音質
が改善される。

〔発明が解決しようとする課題〕

従来回路では以上のように第１、第２の同期クロック
を生成するPLL回路を２段直列に接続し、２段目PLL回路
で初段のPLL回路で得た同期クロック（９）のジッタ成
分を減らすように動作させているので、高域のジッタ成
分の少ないモニタ音を得ることができる。ここで初段の
PLL回路で生成された第１の同期クロック（９）が、受
信データ（５）に同期しているか否かは、受信データ
（５）中に含まれる誤り検出用ビットを用いて、データ
に誤りなしと判明した場合には同期していると判断でき
る。ところが第１の同期クロック（９）が受信データ
（５）に同期していても、第１の同期クロックに第２の
同期クロックが同期していない場合も受信データ（５）
に対する第２の同期クロック（17）の位相が乱れるため
データ誤りとなるという問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、受信データのジッタを軽減したデータを出
力できると共に、受信データの入出力が正常に行われた
か否かを判定することができるディジタル信号処理装置
を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係るディジタル信号処理装置は、受信した
ディジタル信号の同期信号を検出し、その同期信号を同
期した第１の同期クロックを発生する第１の位相同期ル
ープ回路と、この第１の同期クロックの分周信号を入力
とし、その分周信号に同期した第２の同期クロックを発
生する第２の位相同期ループ回路と、上記ディジタル信
号を上記第１の同期クロックに同期した第３の同期クロ
ックを用いて入力させ、上記第２の同期クロックに同期
した第４の同期クロックを用いて出力させるバッファ回
路と、上記第１の同期クロックに同期した第５の同期ク
ロックと上記第２の同期クロックに同期した第６の同期
クロックに基づいて、上記バッファ回路の内容が上記第
５の同期クロックによって更新されるまでの間に上記第
６の同期クロックによって上記バッファ回路の内容が正
しく出力されたか否かを判定する同期判定回路とを備え
たものである。

〔作用〕

この発明に係るディジタル信号処理装置のバッファ回
路は、受信したディジタル信号の同期信号に同期した第
１の同期クロックに同期した第３の同期クロックを読み
込みクロックとして受信データを所定時間保持し、第１
の同期クロックの分周信号に同期した第２の同期クロッ
クに同期した第４の同期クロックを読み出しクロックと
して保持しているデータが読み出されるので、受信デー
タのジッタ成分を軽減したデータを出力する。

更に、同期判定回路は、第１の同期クロックに同期し
た第５の同期クロックと第２の同期クロックに同期した
第６の同期クロックに基づいて、バッファ回路の内容が
第５の同期クロックによって更新されるまでの間に第６
の同期クロックによってバッファ回路の内容が正しく出
力されたか否かを判定するので、出力データが誤ってい
る場合これ検出することを可能とする。

〔発明の実施例〕

第１図はこの発明の一実施例によるディジタル信号処
置装置のブロック回路図、第２図はそのタイミング図で
ある。図において、（31）はクロック回路で、第１の同
期クロック（９）および第２の同期クロック（17）を入
力として各回路の動作クロックを生成する。（32）は第
１のシフトレジスタで、受信データ（５）はクロック回
路（31）を通って入力され、クロック回路（31）からの
シフトクロック（19）（第２図（ｃ）図示）によりシリ
アル−パラレル変換がなされる。（33）および（34）は
パラレル変換されたデータをラッチする第１および第２
のラッチで、クロック回路（31）からのラッチクロック
（20），（21） （第２図（ｄ），（ｅ）図示）が入力
されるとデータをそれぞれラッチする。（35）はセレク
タで、クロック回路（31）からのセレクト信号（22）
（第２図（ｆ）図示）がＨレベルのときは第１のラッチ
（33）の出力を、Ｌレベルのときは第２のラッチ（34）
の出力を選択して第２のシフトレジスタ（36）に入力す
る。

第２のシフトレジスタ（36）はパラレル−シリアル変
換器で、セレクタ（35）の出力をクロック回路（31）か
らのロードクロック（23）（第２図（ｇ）図示）にて入
力し、シフトクロック（24）（第２図（ｊ）図示）にて
シリアルデータ（25）（第２図（ｉ）図示）に変換して
出力する。ここでクロック回路（31）の出力クロックの
内シフトクロック（19）、ラッチクロック（20），（2
1）は第１の同期クロック（９）で生成され、セレクト
信号（22）、ロードクロック（23）およびシフトクロッ
ク（24）は第２の同期クロック（17）で生成されている
ので、第１の同期クロック（９）に同期したクロックが
読み込みクロック、第２の同期クロック（17）に同期し
たクロックが読み出しクロックとなり、第１のラッチ
（33）、第２のラッチ（34）がバッファの役割を果すよ
うに構成されており、（32）〜（35）でバッファ回路
（400）を構成している。（37）は同期判定回路で、第
２のラッチ（34）内のデータがラッチクロック（21）に
よって更新される間に、第２のシフトレジスタ（36）に
第２のラッチ（34）内のデータがロードされたか否か、
または２回以上ロードされたか否かを検出する回路で、
ラッチクロック（21）、およびロードクロック（23）を
入力とし、判定結果（26）を出力するように構成されて
いる。

つぎに、この実施例の動作を第２図のタイムチャート
を用いて説明する。第２図（ａ）は受信データ（５）で
L.R2チャンネルのデータワードで構成されており、L₀,R
₀,L₁,R₁の順に入力されることを示している。

まず、第１の同期クロック（９） （第２図（ｂ）図
示）に同期したシフトクロック（19）にて第１のシフト
レジスタ（32）においてデータ（18）がビット毎にシフ
トされてシリアルパラレル変換される。次にシフト完了
後ラッチクロック（20）が第１のラッチ（33）に入力さ
れ、ラッチ（33）の出力（27）（第２図（ｈ）図示）は
L₀,L₁の順に変化し、Ｌチャンネルのデータのみがラッ
チされる。

またラッチクロック（21）が第２のラッチ（34）に入
力されると、ラッチ（34）の出力（28）はR₀,R₁の順に
変化し、Ｒチャンネルのデータのみがラッチされる。し
たがって、第１、第２のラッチ（33），（34）により受
信データ（５）は２ワード分のバッファリングがなされ
るので、同一データが第１、第２のラッチ（33），（3
4）内に蓄えられている間に、第２の同期クロック（1
7）に同期したロードクロック（23）によって第２のシ
フトレジスタ（36）にロードされるように構成されてい
る。ここでセレクタ（35）によってセレクト信号（22）
がＬレベルのとき第１のラッチ（33）の出力が選択さ
れ、Ｈレベルのとき第２のラッチ（34）の出力が選択さ
れて第２のシフトレジスタ（36）にロードされるので、
第２図（ｆ），（ｇ）に示されているようにセレクト信
号（22）と第１の同期クロック（９）がほぼ同位相なら
ば、同一データがラッチされている期間の中間時点にて
データがロードされる。

逆に位相ずれがある場合は、前後に±１ワード分の時
間的余裕があり、この期間内に第２のシフトレジスタ
（36）にロードされれば出力データ（25）（第２図
（ｋ）図示）はシフトクロック（24）によってシフトさ
れ、L₀,R₀の順に正しく出力される。

また、出力データ（25）は第２の同期クロック（17）
に同期しているので、第１の同期クロック（９）よりジ
ッタの少ないクロックで出力される。

次に同期判定回路（37）は、以上のような動作が正し
く行なわれたか否かを判定する回路で、ラッチクロック
（21）とロードクロック（23）を入力とし、第２図に示
したように第２のラッチ（34）の出力（28）が同一デー
タである期間内にロードクロック（23）が入力されラッ
チされているデータが正しくロードされたかを判定する
動作を行う。

第３図はこの同期判定回路（37）の一実施例のブロッ
ク図で、カウント（40）はラッチクロック（21）でリセ
ットされ、ロードクロック（23）でカウントされる。
（41）はカウンタ値の０検出を行なう回路、（42）はカ
ウンタ値の２以上を検出する回路、（43）は０検出回路
（41）、および２以上検出回路（42）の出力をラッチす
るラッチ回路で、この出力が判定結果（26）として次段
の回路に出力される。

次に第３図の回路動作について説明する。第２図に示
したようにラッチクロック（21）によって第２のラッチ
（34）の内容が更新されるので、この期間内にロードク
ロック（23）が何回入力されたかをカウンタ（40）でカ
ウントする。このカウント値によって０検出回路（41）
にて０が検出されたときは１回も第２のシフトレジスタ
（36）にロードされなかったことを示し、２以上検出回
路（42）にて２以上が検出されたときには２回以上ロー
ドされたことを示しており、いずれも出力データ（25）
が順序よく正しく出力されなかったことを示す。この検
出結果はラッチ回路（43）にラッチされ、判定結果（2
6）として出力される。この判定結果（26）は後段に接
続される信号処理回路にてデータ補間を行なったり、ま
たは第１の同期クロック（９）と第２の同期クロック
（17）が位相ずれを起こしたか否の判定に使用される。

以上のようにこの実施例のディジタル信号処理装置
は、受信データ（５）に同期した第１の同期クロック
（９）から生成されたクロックにて受信データ（５）を
読み込み、第２の同期クロック（９）よりジッタ成分の
少ない安定した第２の同期クロック（17）にてデータを
読み出し、しかも、データの入出力が正しく行なわれた
か否かを判定することができる。

なお、上記実施例では、ロードクロックは±１ワード
の余裕をもって入力できるので、第１の同期クロック
（９）に対するセレクト信号（22）の位相差が±180゜
より小さければ第１のラッチ（33）および第２のラッチ
（34）が更新される間にデータをそれぞれロードできる
ので、セレクト信号（22）は第１の同期クロック（９）
に対して±180゜余裕を持って追従すればデータ転送は
可能である。したがって、第２の同期クロック（17）の
応答速度は、データがロード可能である限り遅くできる
ので、第１の同期クロック（９）に対して高域のジッタ
成分を大幅に減らすことが可能となる。

〔発明の効果〕

この発明に係るディジタル信号処理装置は、受信した
ディジタル信号の同期信号に同期した第１の同期クロッ
クに同期した第３の同期クロックを読み込みクロックと
して受信データを所定時間保持し、第１の同期クロック
の分周信号に同期した第２の同期クロックに同期した第
４の同期クロックを読み出しクロックとして保持してい
るデータを読み出すことのできるバッファ回路を備えて
いるので、受信データのジッタ成分を軽減したデータを
出力することができる。

更に、第１の同期クロックに同期した第５の同期クロ
ックと第２の同期クロックに同期した第６の同期クロッ
クに基づいてバッファ回路の内容が第５の同期クロック
によって更新されるまでの間に第６の同期クロックによ
ってバッファ回路の内容が正しく出力されたか否かを判
定することのできる同期判定回路を備えているので、出
力データが誤っている場合には、その検出結果を用いて
例えば後段に接続された信号処理回路にてデータ補間を
行うことにより異音の発生を防止するなどの信号処理を
行うこともできる。

すなわち、この発明によれば、受信データのジッタを
軽減したデータを出力できると共に、受信データの入出
力が正常に行われたか否かを判定することができるディ
ジタル信号処理装置を提供できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック回路図、第２図
はこの実施例のタイミング図、第３図はこの実施例の同
期判定回路のブロック回路図、第４図は従来の同期クロ
ック発生回路のブロック回路図、第５図は従来の改良さ
れた同期クロック発生回路のブロック回路図である。 （２），（11）……位相比較器、（３），（12）……ロ
ーパスフィルタ、（４），（13）……電圧制御発振器
（VCO）、（31）……クロック回路、（32），（36）…
…シフトレジスタ、（33），（34）……ラッチ、（35）
……セレクタ、（37）……同期判定回路、（100），（2
00）……PLL回路、（300）……同期クロック発生回路、
（400）……バッファ回路。 なお、各図中、同一符号はそれぞれ同一、または相当部
分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】受信したディジタル信号の同期信号を検出
   し、その同期信号に同期した第１の同期クロックを発生
   する第１の位相同期ループ回路と、 この第１の同期クロックの分周信号を入力とし、その分
   周信号に同期した第２の同期クロックを発生する第２の
   位相同期ループ回路と、 上記ディジタル信号を上記第１の同期クロックに同期し
   た第３の同期クロックを用いて入力させ、上記第２の同
   期クロックに同期した第４の同期クロックを用いて出力
   させるバッファ回路と、 上記第１の同期クロックに同期した第５の同期クロック
   と上記第２の同期クロックに同期した第６の同期クロッ
   クに基づいて、上記バッファ回路の内容が上記第５の同
   期クロックによって更新されるまでの間に上記第６の同
   期クロックによって上記バッファ回路の内容が正しく出
   力されたか否かを判定する同期判定回路とを備えたこと
   を特徴とするディジタル信号処理装置。