JPH0414683A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明はディジタルデータを記録再１−する装置にお
いて外部回路とディジタルデータをインタフェースする
ディジタル信号処理装置に関する。

〔従来の技術〕

周知の通りディジタルオーディオデーブレコダ（以下、
［Ｄ△］′」という）においてはオーディオ信号をディ
ジタルデータのまま人出力するディジタルインタフェー
ス回路が設けられている。

第４図はこのＤ　Ａ　１’におけるディジタルインタフ
ェース回路において外部からの受信データを入力として
、同期クロックを生成する回路のブロック図で、＋１１
　はプリアンプル（同期信号）検出器、（２）は位相比
較器、（３）はローパスフィルタ、（４）は電圧制御発
振器（以−ト、ｒＶｃＯＪという）である。このディジ
タルインタフェース回路は、位相比較器（２）、ローパ
スフィルタ（３）およびＶ　ＣＯ（４１からなる位相同
期ループ回路（以ド、ｒＰＬｌ−回路」という）で構成
されており、ここで生成された同期クロック（９）を用
いて次段において入力データの信号処理が行なわれる。

なお、プリアンプル（同期信号）とは、受信デ〜り（５
）の１ワード毎に付加されている信号で、プリアンプル
検出器（１）では、同期信号が検出される毎にパルス信
号（６）を発生する。位相比較器（２）は、このパルス
信号（６）と、Ｖ　ＣＯＴ４１から出力された同期クロ
ック（９）のエツジを位相比較し、比較信号（７）を次
段のローパスフィルタ（３）に出力する８０−バスフィ
ルタ（３）は、比較信号（７）の高域成分をカットオフ
するもので、出力信号（８）がＶ　ＣＯ（４１の制御人
力となる閉ループが構成されており、Ｖ　ＣＯ（４１か
らは受信データ（５）に同期した同期クロック（９）が
得られる。

ＤＡＴがディジタルデータ記録状態のときは、後段にて
この同期クロック（５）を用いてディジタル信号処理が
行なわれ、磁気テープに記録する記録データおよび記録
モニタ用のモニタ信号が生成される。

ＤＡＴにおいては、千二タイ；ｉ号はディジタルアナロ
グ変換器を通してモニタ音として出力されるが、受信デ
ータより生成された同期クロ）ｉｌり（９）はジッタを
持つので、この同期クロック（９）によって生成された
ディジタル−アナログ変換器の入力り口・ツクもジッタ
を持ち、このことが原因となって変換後のモニタ音が劣
化する。

この問題を解決するため、従来から同期クロ・・ツクの
ジッタ軽減法が考えられている。第５図はその一例を示
すプロ・ツク回路図で、（１０）は分周器、（１１）は
第２の位相比較器、（１２）は第２のローパスフィルタ
、（１３）は第２のＶＣＯで、（１）〜（４）で第１の
Ｐ　１．、　ｌ、回路（＋００１を、また（１１）〜（
１３）で第２のＰ　１．　Ｌ、回路（２００）を構成し
ており、（１１，ｆｌＯ）（１００１および（２０［１
）で同期クロック発生回路（３００１を構成している。

つぎに動作を説明する。

プリアンプル検出器（１）および第１のＰｌ、Ｌ、回路
＋１００１の動作は、第４図の従来例と同じであり、Ｖ
　ＣＯＴ４１から出力される第１の同期クロック（９）
は受信データ（５）に同期するように制御される。

つぎに、第２のＰ　Ｌ　Ｌ、回路＋２００１では、第１
の同期クロック（９）の分周信号に同期した第２の同期
クロック（１７）が生成される。すなわち、第２の位相
比較器（１１）には第１の同期クロ・ツク（９）が分周
器（ｌＯ）を介して人力され、この分周信号（１４）と
第２のＶ　ＣＯ（１３１から出力される第２の同期クロ
・ツク（１７）との位相比較結果（１５）が出力される
７この位相比較結果（１５）はローパスフィルタ（１２
）を介して第２のＶ　ＣＯｆ＋３１の制御入力に入力さ
れるので、第２の同期クロック（１７）を第１の同期ク
ロック（９）に追従させることができる。

このとき、第２のｖ　ｃ　ｏ　（１３）のゲインをＶ　
ＣＯｆ４１　より大きくとると、第２のＰＬ、ｌ、回路
（２００１は、第１の同期クロック（９）の高域ジッタ
成分を除去するフィルタの役目をする。

したがって、第２の同期クロック（１７）に同期させて
受信データ（５）を処理した後にディジタルアナログ変
換器に送出すればモニタ音のジッタが軽減され、音質が
改善される。

［発明が解決しようとする課題］ 従来回路では以トのように第１、第２の同期クロックを
生成するＰ　Ｌ　１回路を２段直列に接続し、２段目Ｐ
　１．、　Ｌ、回路で初段のＰ　ｌ−１回路で得た同期
クロック（９）のジッタ成分を減らすように動作させて
いるので、高域のジッタ成分の少ないモニタ音を得るこ
とかできる７ここで初段のＰ　Ｌ　１回路で生成された
第１の同期クロック（９）が、受信データ（５）に同期
しているか否かは、受信ブタ（５）中に含まれる誤り検
出用ビットを用いて、データに誤りなしと判明した場合
には同期していると判断できる。、ところが第１の同期
クロック（９）が受信データ（５）に同期していても、
第１の同期クロックに第２の同期クロックが同期してい
ない場合もデータ誤りとなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、第１の同期クロック（９）に、第２の同期ク
ロ・ツク（１７）が同期しているか否かを判定すること
ができる手段を備えたディジタル信号処理装置を得るこ
とを目的とする。

［課題を解決するための手段］ この発明に係るディジタル信号処理装置は、第１の同期
クロックを読み込みクロ・ツクとして受信データを読み
込み、第２の同期クロックを読み出しクロックとし、て
読み込んだ受信データを読み出すノ＼ツファ回路と、こ
のバッファ回路の内容がＬ２第１の同期クロックによっ
て更新されるまでの間にＦ２第２の同期クロックによっ
て当該バッファの内容が読み出されたか否かを判定する
同期判定回路とを備えた点を特徴とする。

［作用］ この発明に係るバ・ソファ回路は、受信データを第１の
同期クロックを読み込みクロックとして所定時間保持し
、第２の同期クロックを読み出しクロックとして保持し
ているデータが読み出されるので、受信データのジッタ
成分が軽減される。

また、同期判定回路は、受信データがバッファ回路に１
Ｆシく入出力されたかどうかを判定できるので、出力デ
ータが誤っている場合これを検出することができる。

［発明の実施例］ 第１図はこの発明の一実施例によるディジタル信号処理
装置のブロック回路図、第２図はそのタイミング図であ
る。図において、（３１）はクロック回路で、第１の同
期クロック（９）および第２の同期クロ・・ツク（１７
）を入力とし、て各回路の動作クロックを生成する。（
３２）は第１のシフトレジスタで、受信データ（５）は
クロック回路（３１）を通って人力され、クロック回路
（３１）からのシフトクロック（＋９１（ｍ２図１ｃ）
図示）によりシリアル−パラレル変換かなされる。（３
３）および（３４）はパラレル変換されたデータをラッ
チする第１および第２のラッチで、クロック回路（３１
）からのラッチクロック＋２０１．　＋２１１　　（第
２図（ｄｉ　、　（ｅ１図示）が人力されるとデータを
それぞれう・ソチする。（３５）はセレクタで、クロッ
ク回路（３１）からのセレクト信号（２２ン（第２図（
ｆ１図示）がＨレベルのときは第１のう・・？チ（３３
）の出力を、Ｌレベルのときは第２のラッチ（３４）の
出力を選択して第２のシフトレジスタ（３６）に入力す
る１゜ 第２のシフトレジスタ（３６）はパラレル−シリアル変
換器で、セレクタ（３５）の出力をクロック回路（３１
）からのロートクロック＋２３１　（第２図ｆｇ１図示
）にて入力し、シフトクロック（２４）　（第２図（ｊ
１図示）にてシリアルデータ（２５１（第２図（１）図
示）に変換して出力する９ここでクロック回路（３１）
の出力クロックの内シフトクロック（１９）、ラッチク
ロック＋２０１　、　＋２１＋は第１の同期クロック（
９）テ生成され、セレクト（２号（２２）、ロードクロ
ック（２３）およびシフトクロック（２４）は第２の同
期クロック（１７）で生成されているので、第１の同期
クロック（９）に同期したクロックが読み込みクロック
、第２の同期クロック（１７）に同期したクロックが読
み出しクロｔｙりとなり、第１のラッチ（３３）、第２
のラッチ（３４）がバッファの役割を果すように構成さ
れており、　（３２１〜（３５）でバッフ７回路（４（
１０１を構成している。（３７）は同期判定回路で、第
２のラッチ（３４）内のデータがラッチクロック（２１
）によって更新される間に、第２のシフトレジスタ（３
６）に第２のラッチ（３４）内のデータがロトされたか
否か、または２回置トロートされたか否かを検出する回
路で、ラッチクロック＋２１１．およびロードクロック
（２３）を入力とし１、判定結果（２６）を出力するよ
うに構成されている。

つぎに、この実施例の動作を第２図のタイムチャートを
用いて説明する。第２図（ａｌ　は受イ３データ（５）
で１．Ｒ２チャンネルのデータワードで構成されており
、１．ｏ、Ｒ，、Ｌ、、Ｒ，の順に入力されることを示
している。

まず、第１の同期クロック（９）（第２図（ｂ１図示）
に同期したシフトクロック（１９）にて第１のシフトレ
ジスタ（３２）においてデータ（１８）がビ・・Ｉト毎
にシフトされてシリアルパラレル変換される。次にシフ
ト完了後ラッチクロック（２０）が第１のラッチ（３３
）に入力され、ラッチ（３３）の出力（２７１（第２図
ｆｈ１図示）は１．。、Ｌｌの順に変化し、１．チャン
ネルのデータのみがラッチされる。

またラッグクロ・ツク（２Ｉ）が第２のラッチ（３４）
に入力されると、うｌ）／チ（３４）の出力（２８）は
Ｒ８，Ｒ１の順に変化し、Ｒチャンネルのデータのみが
ラッチされる。したがって、第１、第２のラッチ（３３
）（３４）により受信データ（５）は２ワ一ド分のバッ
ファリングがなされるので、同一データが第１、第２の
ラッチ＋３３１　、　＋３４１内に蓄えられている間に
、第２の同期クロック（１７）に同期し、たロートクロ
・ツク（２３）によって第２のシフトレジスタ（３６）
にロートされるように構成されている１、ここでセレク
タ（３５）によってセレクト信号（２２）が１、レベル
のとき第１のラッチ（３３）の出力が選択され、Ｈレベ
ルのとき第２のラッチ（３４）の出力が選択されて第２
のシフトレジスタ（３５）にロードされるので、第２図
（Ｎ　、　（ｇｌ　に示されているようにセレクト信号
（２２）と第１の同期クロック（９）がほぼ同位相なら
ば、同一データがラッチされている期間の中間時点にて
データがロートされる。

逆に位相ずれがある場合は１前後に±１１ワ一ドの時間
的余裕があり、この期間内に第２のシフトレジスタ（３
６）にロートされれば出力データ（２５）（第２図（ｋ
＋図示）はシフトクロック（２４）によってシフトされ
、Ｉ、。、Ｒｏの順に正しく出力される。

また、出力データ（２５）は第２の同期クロック（１７
）に同期しているので、第１の同！ｔ１１クロ・−ツク
（９）よりジッタの少ないクロックで出力される、。

次に同期判定回路（３７）は、以トのような動作が市し
く行なわれたか否かを判定する回路で、ラッチクロック
（２１）とロートクロ・ツク（２３）を人力とし１．第
２図に示したように第２のラッチ（３４）の出力（２８
）が同一・データである期間内にロートクロ・・ツク（
２３）が人力されう・ソチされているデータか正しくロ
ートされたかを判定する動作を行う。

第；３図はこの間期″￥１１定回路（３７）の一実施例
のブロック図で、カウンタ（４０）はラッチクロック（
２１）でリセットされ、ロートクロック（２３）でカウ
ントされる。（４１）はカウンタ値のＯ検出を行なう回
路、（４２）はカウンタ値の２以上を検出する回路、（
４３）はＯ検出回路（４１）、および２以ト検出回路（
４２）の出力をう・ソチするラッチ回路で、この出力が
判定結果（２６）と１７で次段の回路に出力される、。

次に第３図の回路動作について説明する１、第２図に示
したようにラッチクロック（２１）によって第２のラッ
チ（３４）の内容が更新されるので、この期間内にロー
ドクロック（２３）が何回入力されたかをカウンタ（４
０）でカウントする。このカウント値によってＯ検出回
路（４１）にて０が検出されたときは１回も第２のシフ
トレジスタ（３６）にロートされなかったことを示し、
２以上検出回路（４２）にて２以トが検出されたときは
２回以トロートされたことを示しており、いずれも出力
データ（２５）が順序よく正しく出力されなかったこと
を示す。この検出結果はラッチ回路（４３）にラッチさ
れ、判定結果ｔ２ｆｉｌとして出力される。この判定結
果（２６）は後段に接続される信号処理回路にてデータ
補間を行なったり、または第１の同期クロック（９）と
第２の同期クロック（１７）が位相ずれを起こしたか否
の判定に使用される。

以Ｆのようにこの実施例のディジタル信号処理装置は、
受信データ（５）に同期した第１の同期クロック（９）
から生成されたクロックにて受信デタ（５）を読み込み
、第２の同期クロック（９）よりジッタ成分の少ない安
定した第２の同期クロ・・ｌり（１７）にてデータを読
み出し、しかも、データの入出力が正しく行なわれたか
否かを判定することかできる。

なお、ト記実施例では、ロートクロックは±ｌワードの
余裕をもって入力できるので、第１の同期クロック（９
）に対するセレクトＬｕ（２２）の位相差が±１８０°
より小さければ第１のラッチ（３３）および第２のラッ
チ（３４）が更新される間にデータをそれぞれロートで
きるので、セレクトイに号（２２）は第１の同期クロｌ
＋ｌり（９）に対して±１８　＋１　”余裕を持って追
従すればデータ転送は可能である。したがって、第２の
同期クロック（１７）の応答速度は、データがロート可
能である限り遅くできるので、第１の同期クロック（９
）に対して高域のジッタ成分を太幅に減らすことが可能
となる。

［発明の効果］ この発明に係るディジタル信号処理装置は、受信データ
の同期信号に同期させた第１の同期クロックを読み込み
クロックとして受信データを読み込み、第１の同期クロ
ックの分周信号に同期させた第２の同期クロックを読み
出しクロックとして読み込んだ受信データを読み出オバ
ッ７ア回路を備えたので、受信データのシックを軽減し
たデータを出力することができる。

また、同期判定回路は、第１、第２の同期クロックのタ
イミングからバッファ回路への受信データの入出力が正
常に行なわれたか否かを判定し、出力データの誤りを検
出できるので、その結果を用いて出力データを復号した
オーディオ信号を制御して異音の発生を防Ｗするなどの
伝号処理を行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック回路図、第２図
はこの実施例のタイミング図、第３図はこの実施例の同
期判定回路のブロック回路図、第４図は従来の同期クロ
ック発生回路のブロック回路図、第５図は従来の改良さ
れた同期クロック発生回路のブロック回路図である。 ＋２１．ＣＩＩ）・・・位相比較器、（３）　、　＋１
２１−・・ローパスフィルタ、＋４１１１３１・・・電
仕制御発振器（ＶＣＯ）（３１１−・・クロック回路、
（３２）　、　＋３６１　・・・シフトレジスタ、＋３
３）＋３４）−・・ラッチ、（３５）・・・セレクタ、
（３７１−・・同期判定（ロ）路、（＋（１（１）、　
（２００）−Ｐ　ｌ−１−、回路、＋３００１・・・同
期クロック発生回路、＋４００１・・・ハ・ソファ回路
。 なお、各図中、同一符号はそれぞれ同一、または相当部
分を示す。

Claims (1)

【特許請求の範囲】
1. （１）受信したディジタルオーディオデータの同期信号
   を検出しその同期信号に同期した第１の同期クロックを
   発生する第１の位相同期ループ回路と、この第１の同期
   クロックの分周信号を入力としその分周信号に同期した
   第２の同期クロックを発生する第２の位相同期ループ回
   路と、上記第１の同期クロックを読み込みクロックとし
   て上記受信データを所定時間保持し上記第２の同期クロ
   ックを読み出しクロックとして出力するバッファ回路と
   、このバッファ回路の内容が上記第１の同期クロックに
   よって更新されるまでの間に上記第２の同期クロックに
   よって当該バッファの内容が読み出されたか否かを判定
   する同期判定回路とを備え、この判定結果にもとづいて
   上記第２の同期クロックが上記第１の同期クロックに位
   相ロックされているか否かを検出するようにしたことを
   特徴とするディジタル信号処理装置。