JP2615824B2 - ディジタル・データ再生装置 - Google Patents
ディジタル・データ再生装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル・データ再生装置に関し、特
に、多相クロックにより信号からそれぞれ抜き取られた
データのいずれかを選択して出力するようなディジタル
・データ再生装置に関する。
に、多相クロックにより信号からそれぞれ抜き取られた
データのいずれかを選択して出力するようなディジタル
・データ再生装置に関する。
本発明は、入力されたディジタル・データ信号から多
相のデータ抜取クロックによりデータを抜き取り、これ
らの各相のデータについてのエラー検出結果に応じてこ
れらのデータのうちの一つを選んで出力するようなディ
ジタル・データ再生装置において、選ばれて出力される
データと他の位相のデータとを逐次比較して該出力デー
タが正しいものか否かを判定することにより、エラーが
生じていてもエラー検出結果がエラー無しとされるよう
な検出誤りを防止するものである。
相のデータ抜取クロックによりデータを抜き取り、これ
らの各相のデータについてのエラー検出結果に応じてこ
れらのデータのうちの一つを選んで出力するようなディ
ジタル・データ再生装置において、選ばれて出力される
データと他の位相のデータとを逐次比較して該出力デー
タが正しいものか否かを判定することにより、エラーが
生じていてもエラー検出結果がエラー無しとされるよう
な検出誤りを防止するものである。
本発明に係るディジタル・データの再生装置に関連す
る先行技術として、本件出願人は、例えば特開昭54−14
2005号公報において、ビデオテープレコーダ（VTR）を
使用したPCM記録再生装置に使用されるデータ抜取り方
法を提案している。このデータ抜取り方法は、複数ワー
ド毎に誤り検出が可能なコード構成を有するデータを抜
取る方法において、データの１ビットタイム内で互いに
異なる位相の多相のクロックパルスによって上記データ
を抜取り、この抜取られたデータを上記誤り検出までの
間メモリー装置に記憶し、上記誤り検出により正しいと
判定されたデータを上記メモリー装置から読出して受信
データとすることを特徴としている。
る先行技術として、本件出願人は、例えば特開昭54−14
2005号公報において、ビデオテープレコーダ（VTR）を
使用したPCM記録再生装置に使用されるデータ抜取り方
法を提案している。このデータ抜取り方法は、複数ワー
ド毎に誤り検出が可能なコード構成を有するデータを抜
取る方法において、データの１ビットタイム内で互いに
異なる位相の多相のクロックパルスによって上記データ
を抜取り、この抜取られたデータを上記誤り検出までの
間メモリー装置に記憶し、上記誤り検出により正しいと
判定されたデータを上記メモリー装置から読出して受信
データとすることを特徴としている。
この先行技術においては、オーディオPCM信号を疑似
ビデオ信号の形態でVTRに記録再生する場合に適用した
具体例を開示しており、そのコード構成を第３図に示
す。この第３図において、各ワードＬ及びＲはステレオ
の左及び右チャンネルにそれぞれ対応し、Ｃはエラー検
出用のCRCコードを示している。この第３図から明らか
なように、RLRCあるいはLRLCの４ワードを１ブロックと
して、1H（水平期間）内に３ブロックが配設されてお
り、上記誤り検出は上記ブロック（４ワード）毎に行わ
れる。また、VTRからの疑似ビデオ信号から分離された
例えば第４図に示すようなディジタル・データ信号DS
を、第５図に示すような４相クロックCKの各位相φ1〜
φ4のクロックCK1〜CK4で抜き取ってそれぞれ誤り検出
し、これらの各相のデータについての誤り検出結果に基
づきデータ抜取位相の選択を行っている。この場合の各
抜取データの内のいずれの位相に対応するデータを選択
して出力するかについては、各位相の抜取データ毎にエ
ラー検出を行った結果に応じて（あるいはエラー・パタ
ーンに応じて）決定するようにしている。そして、選択
されて出力れるデータについてのエラー情報を同時に送
っている。
ビデオ信号の形態でVTRに記録再生する場合に適用した
具体例を開示しており、そのコード構成を第３図に示
す。この第３図において、各ワードＬ及びＲはステレオ
の左及び右チャンネルにそれぞれ対応し、Ｃはエラー検
出用のCRCコードを示している。この第３図から明らか
なように、RLRCあるいはLRLCの４ワードを１ブロックと
して、1H（水平期間）内に３ブロックが配設されてお
り、上記誤り検出は上記ブロック（４ワード）毎に行わ
れる。また、VTRからの疑似ビデオ信号から分離された
例えば第４図に示すようなディジタル・データ信号DS
を、第５図に示すような４相クロックCKの各位相φ1〜
φ4のクロックCK1〜CK4で抜き取ってそれぞれ誤り検出
し、これらの各相のデータについての誤り検出結果に基
づきデータ抜取位相の選択を行っている。この場合の各
抜取データの内のいずれの位相に対応するデータを選択
して出力するかについては、各位相の抜取データ毎にエ
ラー検出を行った結果に応じて（あるいはエラー・パタ
ーンに応じて）決定するようにしている。そして、選択
されて出力れるデータについてのエラー情報を同時に送
っている。
ところで、CRCコードにおけるエラー検出能力の限界
等から、極めて少ない確率ではあるが、エラーが生じて
いるにもかかわらずエラー検出結果が“エラー無し”と
されることがある。これは例えばバーストエラー発生時
等に、CRCコードが偶然にエラー無しパターンとなる場
合が考えられ、CRCコードのビット数をｎとするとき、 1/2n の確率で検出誤りが発生することになる。例えば16ビッ
トCRCコードの場合には、バーストエラーによりCRCコー
ド全体がエラーとなっているときに1/216の確率でエラ
ー検出誤りが発生することになる。
等から、極めて少ない確率ではあるが、エラーが生じて
いるにもかかわらずエラー検出結果が“エラー無し”と
されることがある。これは例えばバーストエラー発生時
等に、CRCコードが偶然にエラー無しパターンとなる場
合が考えられ、CRCコードのビット数をｎとするとき、 1/2n の確率で検出誤りが発生することになる。例えば16ビッ
トCRCコードの場合には、バーストエラーによりCRCコー
ド全体がエラーとなっているときに1/216の確率でエラ
ー検出誤りが発生することになる。
ところが、上記先行技術のデータ抜取り方法において
は、上記検出誤りの発生する確率が上記理論値よりもは
るかに大きくなっていることが測定結果から明らかとな
った。これは、VTRの回転ヘッドの機械的な回転変動等
により再生データに時間軸変動いわゆるジッタが含まれ
ており、このジッタによりCRC検出誤りの発生し易い状
況が生じているからであると考えられる。
は、上記検出誤りの発生する確率が上記理論値よりもは
るかに大きくなっていることが測定結果から明らかとな
った。これは、VTRの回転ヘッドの機械的な回転変動等
により再生データに時間軸変動いわゆるジッタが含まれ
ており、このジッタによりCRC検出誤りの発生し易い状
況が生じているからであると考えられる。
このため、エラー検出符号によるエラー検出時に正し
い（ノーエラー）とされても、データ自体は誤っている
ことが比較的頻繁に生ずることになり、この場合の出力
データは後段の回路でエラー訂正することができず、補
間データとなって、あるいはそのまま出力されて、再生
音等に悪影響を与えることにもなってしまう。
い（ノーエラー）とされても、データ自体は誤っている
ことが比較的頻繁に生ずることになり、この場合の出力
データは後段の回路でエラー訂正することができず、補
間データとなって、あるいはそのまま出力されて、再生
音等に悪影響を与えることにもなってしまう。
特に、音楽信号をディジタル化して記録再生するため
の業務用装置、例えばいわゆるCDマスタリング用の装置
等に適用する場合には、上述のようなエラー訂正誤りが
発生するとCDカッティング等が補間データのままで行わ
れてしまい、致命的な悪影響を及ぼすことになる。
の業務用装置、例えばいわゆるCDマスタリング用の装置
等に適用する場合には、上述のようなエラー訂正誤りが
発生するとCDカッティング等が補間データのままで行わ
れてしまい、致命的な悪影響を及ぼすことになる。
本発明は、このような実情に鑑みてなされたものであ
り、ジッタ等を伴うディジタル・データ信号のデータ再
生に適用して好ましく、エラーが生じているにもかかわ
らずエラー無しとされるようなエラー検出誤りを防止す
るディジタル・データの再生装置の提供を目的とする。
り、ジッタ等を伴うディジタル・データ信号のデータ再
生に適用して好ましく、エラーが生じているにもかかわ
らずエラー無しとされるようなエラー検出誤りを防止す
るディジタル・データの再生装置の提供を目的とする。
本発明に係るディジタル・データ再生装置は、上述し
たような課題を解決するために、クロック・ビット周期
内の位相が互いに異なる多相のデータ抜取クロックによ
り入力されたディジタル・データ信号からデータを抜き
取るデータ抜取手段と、このデータ抜取手段からの各位
相で抜き取られた各データのエラーをそれぞれ検出する
エラー検出手段と、このエラー検出手段でのエラー検出
結果に応じて上記各位相で抜き取られたデータの内の一
つの抜取位相のデータを選択して出力するデータ選択手
段と、この選択された抜取位相のデータと他の抜取位相
のデータとを逐次比較して一致しているか否かの結果を
出力するデータ比較手段と、上記エラー検出手段からの
エラー検出結果及び上記データ比較手段からの逐次比較
結果に応じて、上記選択された抜取位相のデータについ
てのエラー有無情報を発生する判定手段とを少なくとも
有することを特徴としている。
たような課題を解決するために、クロック・ビット周期
内の位相が互いに異なる多相のデータ抜取クロックによ
り入力されたディジタル・データ信号からデータを抜き
取るデータ抜取手段と、このデータ抜取手段からの各位
相で抜き取られた各データのエラーをそれぞれ検出する
エラー検出手段と、このエラー検出手段でのエラー検出
結果に応じて上記各位相で抜き取られたデータの内の一
つの抜取位相のデータを選択して出力するデータ選択手
段と、この選択された抜取位相のデータと他の抜取位相
のデータとを逐次比較して一致しているか否かの結果を
出力するデータ比較手段と、上記エラー検出手段からの
エラー検出結果及び上記データ比較手段からの逐次比較
結果に応じて、上記選択された抜取位相のデータについ
てのエラー有無情報を発生する判定手段とを少なくとも
有することを特徴としている。
上記選択されて出力されたデータのエラー検出結果が
エラー無しとされているにもかかわらず、他の抜取位相
のエラー無しとされているデータとの逐次比較結果が一
致しない場合にはエラー検出誤りが生じている可能性が
高いから、エラー有りと判定することにより、エラー検
出誤りによる悪影響を防ぐことができる。
エラー無しとされているにもかかわらず、他の抜取位相
のエラー無しとされているデータとの逐次比較結果が一
致しない場合にはエラー検出誤りが生じている可能性が
高いから、エラー有りと判定することにより、エラー検
出誤りによる悪影響を防ぐことができる。
以下、本発明の一実施例として、VTR（ビデオテープ
レコーダ）を用いてディジタル・データ信号を疑似ビデ
オ信号の形態で記録再生する際のデータ再生に適用した
ディジタル・データ再生装置について説明する。
レコーダ）を用いてディジタル・データ信号を疑似ビデ
オ信号の形態で記録再生する際のデータ再生に適用した
ディジタル・データ再生装置について説明する。
第１図は本発明の一実施例となるディジタル・データ
再生装置の概略構成を示すブロック回路図である。この
第１図において、入力端子１には、上記疑似ビデオ信号
から分離されたディジタル・データ信号DSが供給されて
いる。このディジタル・データ信号DSはデータ抜取回路
２に送られ、前述した第４図の４相クロックCKの各相φ
1〜φ4毎にそれぞれデータ抽出がなされる。この４相ク
ロックCKは端子３を介してデータ抜取回路２に供給され
ている。これらの各データ抜取位相φ1〜φ4に対応する
データ抜取回路２からの各データD1〜D4は、エラー検出
回路４に送られてエラー検出がなされると共に、データ
選択メモリ５に送られて記憶される。データ選択メモリ
５には、後述するように実際に選択されて出力されるデ
ータD2、D3を送れば充分である。エラー検出回路４は上
記各相のデータD1〜D4についてのエラー検出を行い、そ
れぞれのエラー検出結果を表す信号E1〜E4に基づくデー
タ選択制御信号SSLを上記データ選択メモリ５に送ると
共に、これらのエラー検出信号E1〜E4をエラー検出誤り
の判定回路６に送っている。データ選択メモリ５から
は、このデータ選択制御信号SSLに応じたデータのみが
選択されて読み出される。またエラー検出回路４は、デ
ータ選択メモリ５からのデータにエラーが有るか否かを
示すエラー有無表示データ（あるいはいわゆるエラーフ
ラグ）EFを出力する。これらのエラー検出信号E1〜E4、
データ選択制御信号SSL及びエラーフラグEFの関係の一
例を第１表に示す。
再生装置の概略構成を示すブロック回路図である。この
第１図において、入力端子１には、上記疑似ビデオ信号
から分離されたディジタル・データ信号DSが供給されて
いる。このディジタル・データ信号DSはデータ抜取回路
２に送られ、前述した第４図の４相クロックCKの各相φ
1〜φ4毎にそれぞれデータ抽出がなされる。この４相ク
ロックCKは端子３を介してデータ抜取回路２に供給され
ている。これらの各データ抜取位相φ1〜φ4に対応する
データ抜取回路２からの各データD1〜D4は、エラー検出
回路４に送られてエラー検出がなされると共に、データ
選択メモリ５に送られて記憶される。データ選択メモリ
５には、後述するように実際に選択されて出力されるデ
ータD2、D3を送れば充分である。エラー検出回路４は上
記各相のデータD1〜D4についてのエラー検出を行い、そ
れぞれのエラー検出結果を表す信号E1〜E4に基づくデー
タ選択制御信号SSLを上記データ選択メモリ５に送ると
共に、これらのエラー検出信号E1〜E4をエラー検出誤り
の判定回路６に送っている。データ選択メモリ５から
は、このデータ選択制御信号SSLに応じたデータのみが
選択されて読み出される。またエラー検出回路４は、デ
ータ選択メモリ５からのデータにエラーが有るか否かを
示すエラー有無表示データ（あるいはいわゆるエラーフ
ラグ）EFを出力する。これらのエラー検出信号E1〜E4、
データ選択制御信号SSL及びエラーフラグEFの関係の一
例を第１表に示す。
この第１表において、エラー検出信号E1〜E4の欄及び
エラーフラグEFの欄の０、１について、０はエラー無し
を、１はエラー有りをそれぞれ示し、選択制御信号SSL
の欄は実際に選択されて出力されるデータを示してい
る。
エラーフラグEFの欄の０、１について、０はエラー無し
を、１はエラー有りをそれぞれ示し、選択制御信号SSL
の欄は実際に選択されて出力されるデータを示してい
る。
また、上記データ抜取回路２からの各抜取位相に対応
するデータD1〜D4は、データ比較回路７に送られてい
る。このデータ比較回路７は、隣接する２位相の各デー
タ、すなわちデータD1とD2、D2とD3及びD3とD4を全ビッ
トについて互いに逐次比較しており、この逐次比較結果
を上記判定回路６に送っている。判定回路６において
は、この比較結果及び上記エラー検出信号E1〜E4に応じ
て、上記データ選択メモリ５で選択されて読み出された
データが正しいか否か、あるいはエラー検出誤りが生じ
ていないか否かの情報を出力する。この判定結果は、例
えば誤データ防止回路８に送られており、この誤データ
防止回路８は、エラー検出誤りが生じているときには上
記出力データを全ビット０あるいは１のデータに置換し
て出力端子９を介して出力する。これは、次段以降のエ
ラー訂正過程においてエラーであることを明示するため
であり、前述したCRCコードも含めたデータ・ブロック
の全ビットが０あるいは１となることは無いため、エラ
ー訂正過程で確実にエラーであることが判断されて確実
にエラー訂正処理が行われる。なお、エラー訂正処理系
に対していわゆるエラーフラグ等のエラー情報を送るこ
とが可能な構成においては、このようなデータ置き換え
を行う代わりに、上記エラー検出誤りが生じていると判
定されたとき上記エラーフラグをエラー有り状態とする
ようにしてもよい。また、エラー検出回路４からのエラ
ーフラグEFを誤データ防止回路８に送って、エラーフラ
グEFが１となるときに上記所定のエラーパターン（全ビ
ットを１あるいは０とする）データに置換するようにし
てもよい。
するデータD1〜D4は、データ比較回路７に送られてい
る。このデータ比較回路７は、隣接する２位相の各デー
タ、すなわちデータD1とD2、D2とD3及びD3とD4を全ビッ
トについて互いに逐次比較しており、この逐次比較結果
を上記判定回路６に送っている。判定回路６において
は、この比較結果及び上記エラー検出信号E1〜E4に応じ
て、上記データ選択メモリ５で選択されて読み出された
データが正しいか否か、あるいはエラー検出誤りが生じ
ていないか否かの情報を出力する。この判定結果は、例
えば誤データ防止回路８に送られており、この誤データ
防止回路８は、エラー検出誤りが生じているときには上
記出力データを全ビット０あるいは１のデータに置換し
て出力端子９を介して出力する。これは、次段以降のエ
ラー訂正過程においてエラーであることを明示するため
であり、前述したCRCコードも含めたデータ・ブロック
の全ビットが０あるいは１となることは無いため、エラ
ー訂正過程で確実にエラーであることが判断されて確実
にエラー訂正処理が行われる。なお、エラー訂正処理系
に対していわゆるエラーフラグ等のエラー情報を送るこ
とが可能な構成においては、このようなデータ置き換え
を行う代わりに、上記エラー検出誤りが生じていると判
定されたとき上記エラーフラグをエラー有り状態とする
ようにしてもよい。また、エラー検出回路４からのエラ
ーフラグEFを誤データ防止回路８に送って、エラーフラ
グEFが１となるときに上記所定のエラーパターン（全ビ
ットを１あるいは０とする）データに置換するようにし
てもよい。
次に、上記判定回路６及びデータ比較回路７の具体的
構成例について、第２図を参照しながら説明する。この
第２図において、データ比較回路７の入力端子11〜14に
は、上記第１図のデータ抜取回路２からの各抜取位相の
データD1〜D4がそれぞれ供給されており、データD1とD2
が排他的論理和（エクスクルーシヴOR、ExOR）回路15
に、データD2とD3がExOR回路16に、またデータD3とD4が
ExOR回路17に、それぞれ送られている。これらのExOR回
路15、16、17からの出力はフリップフロップ18、19、20
をそれぞれ介して判定回路６の各NANDゲート21、22、23
にそれぞれ送られている。上記フリップフロップ18、1
9、20には、データ・クロックが端子24からインバータ2
5を介して供給され、前述したCRCブロック（４ワード、
64ビット）周期のプリセット信号が端子26を介して供給
され、各一対のセット／リセット入力として上記ExOR回
路15、16、17からの各出力及び端子27からのデータ“0"
が用いられている。このようなデータ比較回路７は、Ex
OR回路15、16及び17においてそれぞれデータD1とD2、D2
とD3及びD3とD4をビット毎に逐次比較し、不一致が生じ
たExOR回路15、16及び17からの出力が“1"となって対応
する上記フリップフロップ18、19及び20の出力を“1"に
する。この出力は上記CRCブロック周期のプリセット・
パルスが供給される毎に“0"に戻される。
構成例について、第２図を参照しながら説明する。この
第２図において、データ比較回路７の入力端子11〜14に
は、上記第１図のデータ抜取回路２からの各抜取位相の
データD1〜D4がそれぞれ供給されており、データD1とD2
が排他的論理和（エクスクルーシヴOR、ExOR）回路15
に、データD2とD3がExOR回路16に、またデータD3とD4が
ExOR回路17に、それぞれ送られている。これらのExOR回
路15、16、17からの出力はフリップフロップ18、19、20
をそれぞれ介して判定回路６の各NANDゲート21、22、23
にそれぞれ送られている。上記フリップフロップ18、1
9、20には、データ・クロックが端子24からインバータ2
5を介して供給され、前述したCRCブロック（４ワード、
64ビット）周期のプリセット信号が端子26を介して供給
され、各一対のセット／リセット入力として上記ExOR回
路15、16、17からの各出力及び端子27からのデータ“0"
が用いられている。このようなデータ比較回路７は、Ex
OR回路15、16及び17においてそれぞれデータD1とD2、D2
とD3及びD3とD4をビット毎に逐次比較し、不一致が生じ
たExOR回路15、16及び17からの出力が“1"となって対応
する上記フリップフロップ18、19及び20の出力を“1"に
する。この出力は上記CRCブロック周期のプリセット・
パルスが供給される毎に“0"に戻される。
次に判定回路６の入力端子31〜34には上記エラー検出
信号E1〜E4が供給されており、これらのエラー検出信号
E1〜E4は、インバータ35〜38及びANDゲート39、40、41
から成る論理回路により、隣接する２位相のデータが共
にエラー無し状態となっている否か、すなわち上記第１
表の＊、＊＊、＊＊＊印の状態であるか否かを判別し、
データD1とD2が共にエラー無し（０）でデータD3がエラ
ー有り（１）の上記＊印状態のときANDゲート39からの
出力が“1"となり、データD2とD3が共にエラー無し
（０）でデータD1、D4がいずれもエラー有り（１）の上
記＊＊印状態のとき、ANDゲート40からの出力が“1"と
なり、データD3とD4が共にエラー無し（０）でデータD2
がエラー有り（１）の上記＊＊＊印の状態のときANDゲ
ート41からの出力が“1"となる。これらのANDゲート3
9、40、41からの出力が上記NANDゲート21、22、23にそ
れぞれ送られることにより、上記エラー・パターンに応
じてNANDゲートがゲート制御される。これらの各NANDゲ
ート21、22、23からの出力はANDゲート42を介してフリ
ップフロップ43に送られ、端子44からのCRCブロック周
期の取込タイミング・パルスに応じて取り込まれる。フ
リップフロップ43からの出力は、遅延回路45により所定
時間遅延される。この遅延クロックが端子46に、遅延タ
イミング合せ用の信号が端子47に供給されている。この
遅延回路45からの出力が上記エラー検出誤りの判断結果
データとして出力端子48を介して取り出され、上記第１
図の誤データ防止回路８に送られる。なお、上記フリッ
プフロップ43及び遅延回路45は、現実の回路を組む際の
主としてタイミング合せのための付加的部分であるため
説明を省略する。
信号E1〜E4が供給されており、これらのエラー検出信号
E1〜E4は、インバータ35〜38及びANDゲート39、40、41
から成る論理回路により、隣接する２位相のデータが共
にエラー無し状態となっている否か、すなわち上記第１
表の＊、＊＊、＊＊＊印の状態であるか否かを判別し、
データD1とD2が共にエラー無し（０）でデータD3がエラ
ー有り（１）の上記＊印状態のときANDゲート39からの
出力が“1"となり、データD2とD3が共にエラー無し
（０）でデータD1、D4がいずれもエラー有り（１）の上
記＊＊印状態のとき、ANDゲート40からの出力が“1"と
なり、データD3とD4が共にエラー無し（０）でデータD2
がエラー有り（１）の上記＊＊＊印の状態のときANDゲ
ート41からの出力が“1"となる。これらのANDゲート3
9、40、41からの出力が上記NANDゲート21、22、23にそ
れぞれ送られることにより、上記エラー・パターンに応
じてNANDゲートがゲート制御される。これらの各NANDゲ
ート21、22、23からの出力はANDゲート42を介してフリ
ップフロップ43に送られ、端子44からのCRCブロック周
期の取込タイミング・パルスに応じて取り込まれる。フ
リップフロップ43からの出力は、遅延回路45により所定
時間遅延される。この遅延クロックが端子46に、遅延タ
イミング合せ用の信号が端子47に供給されている。この
遅延回路45からの出力が上記エラー検出誤りの判断結果
データとして出力端子48を介して取り出され、上記第１
図の誤データ防止回路８に送られる。なお、上記フリッ
プフロップ43及び遅延回路45は、現実の回路を組む際の
主としてタイミング合せのための付加的部分であるため
説明を省略する。
以上のような本発明実施例によれば、今までエラー検
出の誤りによりエラーが生じているにもかかわらずエラ
ー無しとされて出力されていたデータ（のCRCブロッ
ク）を、確実にエラーと判定することが可能となり、こ
のデータ（の１ブロック分）を全ビット０あるいは全ビ
ット１に置換することによって、後段のエラー訂正処理
系で確実にエラー訂正を行わせ、最終的に正しいデータ
を得ることを可能としている。これによって、従来にお
いて補間処理せざるを得なかったデータを救うことがで
きるようになり、データの信頼性が向上するとともに、
オーディオ信号等の場合の再生音に対する悪影響等を大
幅に低減することが可能になる。
出の誤りによりエラーが生じているにもかかわらずエラ
ー無しとされて出力されていたデータ（のCRCブロッ
ク）を、確実にエラーと判定することが可能となり、こ
のデータ（の１ブロック分）を全ビット０あるいは全ビ
ット１に置換することによって、後段のエラー訂正処理
系で確実にエラー訂正を行わせ、最終的に正しいデータ
を得ることを可能としている。これによって、従来にお
いて補間処理せざるを得なかったデータを救うことがで
きるようになり、データの信頼性が向上するとともに、
オーディオ信号等の場合の再生音に対する悪影響等を大
幅に低減することが可能になる。
なお本発明は、上記実施例のみに限定されるものでは
なく、例えば、上述した実施例においてはデータ選択メ
モリ５において各位相のデータの記憶及び最適データの
選択を行わせているが、記憶部とデータ選択部とを個別
に設けてもよい。またデータ抜取位相の種類は４に限定
されず、２以上の任意の多相クロックでのデータ抜取り
を行わせることができる。さらにエラー検出誤りとの判
定時には、出力データ自体を所定のエラーデータ・パタ
ーン（全て０または全て１等）に置換する代わりに、エ
ラーフラグを立てるようにしてもよい。この他、本発明
の要旨を逸脱しない範囲内において種々の変更が可能で
ある。
なく、例えば、上述した実施例においてはデータ選択メ
モリ５において各位相のデータの記憶及び最適データの
選択を行わせているが、記憶部とデータ選択部とを個別
に設けてもよい。またデータ抜取位相の種類は４に限定
されず、２以上の任意の多相クロックでのデータ抜取り
を行わせることができる。さらにエラー検出誤りとの判
定時には、出力データ自体を所定のエラーデータ・パタ
ーン（全て０または全て１等）に置換する代わりに、エ
ラーフラグを立てるようにしてもよい。この他、本発明
の要旨を逸脱しない範囲内において種々の変更が可能で
ある。
各位相のデータについてのそれぞれのエラー検出結果
に基づいて各データのうちから１つを選択して出力する
際に、他の抜取位相のエラー無しとされているデータと
の逐次比較結果が一致しない場合にはエラー検出結果に
かかわらずエラー有りと判定することにより、エラー検
出誤りによる悪影響を防ぐことができる。
に基づいて各データのうちから１つを選択して出力する
際に、他の抜取位相のエラー無しとされているデータと
の逐次比較結果が一致しない場合にはエラー検出結果に
かかわらずエラー有りと判定することにより、エラー検
出誤りによる悪影響を防ぐことができる。
従って、今までエラー検出の誤りによりエラーが生じ
ているにもかかわらずエラー無しとされて出力されてい
たデータを、確実にエラーと判定することが可能とな
り、このデータを所定のエラーパターン、例えば全ビッ
トを０あるいは１に置換することによって、後段のエラ
ー訂正処理系で確実にエラー訂正を行わせ、最終的に正
しいデータを得ることを可能としている。
ているにもかかわらずエラー無しとされて出力されてい
たデータを、確実にエラーと判定することが可能とな
り、このデータを所定のエラーパターン、例えば全ビッ
トを０あるいは１に置換することによって、後段のエラ
ー訂正処理系で確実にエラー訂正を行わせ、最終的に正
しいデータを得ることを可能としている。
これは、特にジッタを伴うディジタル・データ信号の
データ再生を行う場合に適用して有効であり、このよう
なジッタを伴うディジタル・データ信号においては、理
論上よりも高い頻度でエラー検出誤りが発生しており、
これを防止することが極めて重要となっているわけであ
るが、従来においてエラー検出過程でエラー無しとされ
たことにより後段のエラー訂正が有効に行われず補間処
理せざるを得なかったデータを救うことができるように
なり、データの信頼性が向上するとともに、オーディオ
信号等の場合の再生音に対する悪影響等を大幅に低減す
ることが可能になる。
データ再生を行う場合に適用して有効であり、このよう
なジッタを伴うディジタル・データ信号においては、理
論上よりも高い頻度でエラー検出誤りが発生しており、
これを防止することが極めて重要となっているわけであ
るが、従来においてエラー検出過程でエラー無しとされ
たことにより後段のエラー訂正が有効に行われず補間処
理せざるを得なかったデータを救うことができるように
なり、データの信頼性が向上するとともに、オーディオ
信号等の場合の再生音に対する悪影響等を大幅に低減す
ることが可能になる。
第１図は本発明に係るディジタル・データ再生方法の一
実施例を概略的に示すブロック回路図、第２図は第１図
中の判定回路及びデータ比較回路の具体的な回路構成例
を示すブロック回路図、第３図はディジタル・データ信
号のコード構成の一例を示す模式図、第４図はディジタ
ル・データ信号とデータ抜取クロックとの関係を示すタ
イミングチャートである。 １……ディジタル・データ信号入力端子 ２……データ抜取回路 ４……エラー検出回路 ５……データ選択メモリ ６……エラー検出誤りの判定回路 ７……データ比較回路 ８……誤データ防止回路
実施例を概略的に示すブロック回路図、第２図は第１図
中の判定回路及びデータ比較回路の具体的な回路構成例
を示すブロック回路図、第３図はディジタル・データ信
号のコード構成の一例を示す模式図、第４図はディジタ
ル・データ信号とデータ抜取クロックとの関係を示すタ
イミングチャートである。 １……ディジタル・データ信号入力端子 ２……データ抜取回路 ４……エラー検出回路 ５……データ選択メモリ ６……エラー検出誤りの判定回路 ７……データ比較回路 ８……誤データ防止回路
Claims (1)
- 【請求項１】クロック・ビット周期内の位相が互いに異
なる多相のデータ抜取クロックにより入力されたディジ
タル・データ信号からデータを抜き取るデータ抜取手段
と、 このデータ抜取手段からの各位相で抜き取られた各デー
タのエラーをそれぞれ検出するエラー検出手段と、 このエラー検出手段でのエラー検出結果に応じて、上記
各位相で抜き取られたデータの内の一つの抜取位相のデ
ータを選択して出力するデータ選択手段と、 この選択された抜取位相のデータと他の抜取位相のデー
タとを逐次比較して一致しているか否かの結果を出力す
るデータ比較手段と、 上記エラー検出手段からのエラー検出結果及び上記デー
タ比較手段からの逐次比較結果に応じて、上記選択され
た抜取位相のデータについてのエラー有無情報を発生す
る判定手段とを少なくとも有する ことを特徴とするディジタル・データ再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10858288A JP2615824B2 (ja) | 1988-04-30 | 1988-04-30 | ディジタル・データ再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10858288A JP2615824B2 (ja) | 1988-04-30 | 1988-04-30 | ディジタル・データ再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279466A JPH01279466A (ja) | 1989-11-09 |
| JP2615824B2 true JP2615824B2 (ja) | 1997-06-04 |
Family
ID=14488465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10858288A Expired - Fee Related JP2615824B2 (ja) | 1988-04-30 | 1988-04-30 | ディジタル・データ再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615824B2 (ja) |
-
1988
- 1988-04-30 JP JP10858288A patent/JP2615824B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01279466A (ja) | 1989-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |