JPH087939B2

JPH087939B2 - 時間軸補正装置

Info

Publication number: JPH087939B2
Application number: JP62231081A
Authority: JP
Inventors: 敦宮下; 宣男村田
Original assignee: 日立電子株式会社
Priority date: 1987-09-17
Filing date: 1987-09-17
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPS6476462A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリを用いた時間軸補正装置に係り、特
に可変速再生機能を備えたデイジタルビデオテープレコ
ーダに好適な時間軸補正装置に関する。

〔発明の概要〕

可変速再生時に必要なデータの画面上位置補正を時間
軸補正装置で行なうようにした場合には、データのエラ
ー訂正などを考慮すると、この時間軸補正装置に内蔵の
メモリには、単位処理間内に、書込みと読出しに加えて
消去の３モードで動作させる必要があり、メモリの高速
化と、これに加えて周辺回路の高速化とを要する。

本発明は、画像データをメモリに書込む際、このデー
タが未読出であることを表わすフラグを付加し、読出し
時、このフラグによりデータが未読出しであるか否かを
判断し、未読出データであつたときには付加されている
フラグを読出し済みを表わすフラグに書替えると共に、
そのデータを外部に送出し、他方、読出し済フラグが検
出されたときには、それが付加されているデータが外部
に出力されないようにすることで消去モードを実行した
のと同等の結果を与え、これによりメモリに必要な動作
モードから消去モードを除き、低速のメモリの使用によ
るローコスト化、小型化などが得られるようにしたもの
である。

〔従来の技術〕

近年、より正確な記録再生を行なうため、信号をデイ
ジタルデータに変換して磁気記録する方法が用いられる
ようになつてきたが、こためには種々の技術を必要とす
る。特に映像信号を主に扱うビデオテープレコーダ（以
後VTRという）のデイジタル化には、種々の高度な技術
が盛込まれている。

ところで、映像のデータは、もともと高速かつ大量で
あるため、NTSCビデオ信号１フイールド分のデータであ
つても、通常その画像を数個に分割し、複数本のトラツ
クに、複数個のヘリキヤルスキヤンヘツドにより記録す
るのが通例である。

また、扱う映像のデータは、70ns毎の１画素当り、通
常8bit並列にてデイジタル化されるが、テープ上への記
録は、8bit並列データを9ns毎の直列データに変換して
行なう。しかして、再生時には、この直列データを元の
8bit並列データに戻さなければならないが、直列状態の
データ列からは、どのデータが8bit並列時のMSBでLSBか
は全く判別できない。

そこで、一般的には、適当な数の並列データを単位と
し、その先頭にSYNCデータと呼ぶ特定のデータを数個付
加して記録し、再生時には、直列状態のデータ群から、
直列状態のSYNCデータを捜し、検出後、そのSYNCデータ
位置を基準として、直列データ群を並列の8bitデータへ
変換するようになつている。

ところが、磁気記録再生の信号をデイジタル化しただ
けでは、目的とする、より正確な記録再生は得られな
い。この原因は、ヘツドからテープへ記録される場合
も、テープからヘツドを通して再生される場合でも、こ
のときの信号はデイジタルではなく、アナログ状態であ
るからである。アナログ状態であれば、ヘツドにて発生
した熱雑音等の影響が無視できず、この雑音分が再生
時、偽のデータに化けてしまう。また、高密度の磁気記
録であるから、テープ上の微妙なゴミ、チリ等がヘツド
との隙間に入り、その瞬間のデータ記録、もしくは再生
が不能となることもある。

この対策としてデータ群の特性を表わしたパリテイデ
ータと呼ぶ信号をデータ群に追加して記録し、再生時は
得られた信号データ群と追加したパリテイデータを元
に、前述の要因にて混入した偽データを推定し、元のデ
ータに、戻すエラー訂正技術が必要不可欠である。この
とき、通常は画面を数十個所に分割し、そのＨ方向、及
びＶ方向に各々パリテイデータを付加する、２重符号と
呼ばれる方法が用いられ、以下、その一例について説明
する。

いま、1word＝8bitのパリテイを3word付加するリード
ソロモン符号を用い、記録再生したいデータ列をWi、付
加するパリテイをP₂,P₁,P₀とし、ガロア体GF（2⁸）上で
定義されるものとすると、パリテイは次のようになる。

このパリテイP₂,P₁,P₀を付加したデータ列Riを記録
し、再生したデータRiを以下の式でシンドローム計算す
る。

S₀＝ΣRi ……（４） S₁＝ΣTi・Ri ……（５） S₂＝ΣT²i・Ri ……（６）ただしであり、各要素の元はGF（２）上の元0,1で表現するも
のとする。

そうすると、このシンドロームS₀,T₁,S₂は、再生デー
タ中に誤りが無い場合、S₀＝S₁＝S₂＝０となる。

しかし、ｊ番目のワードにE_Jなるエラーが存在する場
合には、 S₀＝Ej ……（８） S₁＝Tj・Ej ……（９） S₂＝T²j・Ej ……（10）が成立し、次の（11），（12）が導出される。

Ej＝S₀ ……（11）ｊ＝ln_T（S₁/S₀）＝ln_T（S₂/S₁） ……（12）そして、これら（11），（12）式から、エラーの値と
その位置を知ることができる。つまり、この符号によ
り、１つのエラーの訂正、２つのエラーの存在が検出で
きる。そこで、以上述べてきた方法を第１のエラー処理
としてＨ方向を単位としたデータ列に、まず適用する。

ここで、前述のシンドロームは、ｉ番目にEi,j番目に
Ejとなる２つのエラーが存在した場合、以下の３式とな
り、（13），（14）式が導出される。

S₀＝Ei＋Ej S₁＝Ti・Ei＋Tj・Ej S₂＝T²i・Ei＋T²j・Ej Ej＝S₀＋Ei ……（14）これら（13）（14）式から明らかなように、誤りの位
置i,jさえ判明すれば、２つのエラーが訂正でき、これ
はイレージヤ２訂正と呼ばれる。

そこで、第２のエラー処理として、Ｖ方向を単位とし
たデータ列に前述のイレージヤ２訂正を適用する。つま
り、Ｈ方向を単位とした第１のエラー処理により、１エ
ラーであれば訂正、２エラーてあれば、エラーの存在を
検出したことを、エラーフラグ等の形にて第２のエラー
処理に渡すのである。

そして、第２のエラー処理は、Ｖ方向を単位とした構
成のため、エラー検出されたＨ方向の単位の位置から、
Ｖ方向の何番目にエラーが存在する可能性があるかが判
定できる。つまり（13），（14）式でのi,jが判明し、T
i,Tjの値がわかるため、そのエラー値Ei,Ejが求められ
るのである。

以上、述べてきたように、エラー処理をＨ方向、Ｖ方
向の各々の単位にて行なうため、各画素はH,V方向の単
位で二重に訂正される。そこで、このような構成の符号
を２重符号と呼ぶ。

なおこの方法は、第一の処理によりエラーの検出が行
なわれた後でないと、イレージヤ２訂正の性能は、十分
発揮できない。

ところでこのようなデイジタルVTRにも、アナログVTR
で既に実施されている、可変速再生が望まれている。

しかして、デイジタル方式の場合、上述したように、
アナログ方式の場合とは異なり、大量高速な処理のた
め、そのデータは、１フイールドを複数に分割後、複数
個のヘツドを用いて複数本のトラツクに記録するように
なつている。

ここで、このような場合でも、通常再生時では、テー
プの送り速度と、シリンダ上のヘリキヤルスヤンヘツド
の回転は、一定な関係にあるため、１フイールドのデー
タを記録したトラツクの始端から終端までを順次再生で
き、特に問題はない。しかし、可変速再生のためテープ
送り速度を増加、もしくは減少させると、前述の関係は
狂い、再生されるデータの順番が狂つてしまうため、そ
のまま再生したのでは、本来画面の下端にあるべき部分
が、画面の中央、もしくは上部へ生じる等の現象が発生
する。

そこで、この対策として、時間軸補正装置として第２
図に示す構造のものを用いると共に、第３図に示すよう
に、記録再生すべきデータに所定の単位、例えば上記し
たSYNCデータを付加する際での単位でパリテイが付加さ
れたデータ列ごとに、そのデータ列が画面上のどの部分
のものであるかを知らせる情報（以下、この情報をiDデ
ータと呼ぶ）を付加し、これにより可変速再生時には、
時間軸補正装置のメモリからの読出しに、このiDデータ
を参照することによる画面上位置補正機能が与えられる
ようにする方法が、従来から知られている。

そこで、以下、この従来例について説明する。なお、
この第３図に示すように、iDデータが付加されたデータ
列をSYNCブロツクと呼ぶ。

第２図において、メモリ３は、例えば４フイールド分
のデータが記憶可能なもので、このメモリ３に入力端子
１から入力されるデータ列を順次、記憶すると共に、こ
のメモリ３から順次、データを読出してデータ列を出力
端子２に供給するようにし、このとき、書込制御器５と
読出制御器６によるデータの書込タイミングと読出タイ
ミングの制御により時間軸補正が得られるようにしてい
る。なお、このとき、遅延器９は、入力データ列10のメ
モリ３への書込タイミングと、書込制御器５によるアド
レスの発生タイミングの整合を取る働きをする。

このとき、走査線構造の画面上のデータの位置は、そ
のデータが出力される時刻と比例した関係にあるた
め、、データ読出制御器６はアドレスを小さい方から順
番に出力し、そのアドレスにて選択された内容をメモリ
３から出力される。

一方、iDデータ解読器４は、データ列に付加されたiD
データから、そのデータが出力される時刻に、データ読
出し制御器６が出力するアドレス値と同一なアドレス値
を書込制御器５に送る。データ書込制御器５は該アドレ
スにしたがつてメモリ３にデータを書込む。つまり、デ
ータ書込制御器５がメモリ３をランダムにアクセスする
のに対して、データ読出制御器６はメモリ３を順次にア
クセスすることになり、これにより画面上位置が正しく
補正されることになる。

ところで、可変速再生時には、ヘツドはテープ上のト
ラツク以外の部分をトレースすることもあるが、トラツ
ク以外の場所もしくは、２つのトラツクにまたがつてト
レースした場合には、記録したデータを十分に再生でき
ない。そのため、付加したiDデータを判読できず、書込
みアドレス不明のデータがしばしば発生する。

そしてこれにより、書込まれるデータ量が読出される
データ量よりも少なくなり、この結果、メモリ内の一部
は、書込制御器５によりアクセスされる前に、データ読
出制御器６によりアクセスされる。つまり、メモリ３の
同一アドレスが、書き替えられるまでに複数回、読出さ
れ、この結果、ある時刻のある部分のデータは、書込み
時には唯一であつたのに、読出し時においては、複数回
生じることになる。

従つて、この従来例では、可変速再生時に、メモリ３
から読出されたデータの一部が、旧データのまま残り、
読出したデータの中には数フイールド以前のデータが混
入してしまうという結果になる。

これは以下に述べる問題を生じさせる。すなわち、本
来、デイジタルVTRでは、上記したように、Ｈ、の２方
向から訂正を行なう、二重訂正方式の適用が望ましい
が、このうちの後から行なわれるＶ方向のデータによる
イレージヤ２訂正は、最初に行なわれるＨ方向の訂正処
理により誤りの位置をあらかじめ捜しておく必要があ
る。しかし、前述の理由により、数フイールド以前のデ
ータが混入した場合、そこの部分のデータ列に付加され
ているパリテイから、Ｈ方向の訂正を行つても、その部
分自体はエラーでないため、エラーフラグが発生せず、
Ｖ方向のイレージヤ２訂正が作用しない。

そこで、これの対策として、従来技術では、一度デー
タを読み出したら、そのアドレスのデータを消去してし
まうようにし、このメモリを、書込み（Ｗ）、読出し
（Ｒ）、消去（Ｅ）の３モードにて動作させている。こ
れを第２図で説明する。なお、この従来例では、メモリ
３には消去のモードがないため、消去制御器８によつて
制御されるスイツチ回路７を設け、これにより入力され
るデータを“00"とし、消去制御器８が指定したアドレ
ス番地に“00"を書込むことで、代用している。

消去制御器８は、読出制御器６と同期した関係にあ
り、出力するアドレスは読出しアドレス値の数アドレス
前の値を出力している。このように一度読出したデータ
が入力されているアドレス番地の内容を“00"として消
去すれば、データ書込制御器５が、そのメモリ番地にデ
ータを書込まないまま、データ読出制御器６がそこをア
クセスしても、このときには、そこから読出されてくる
データは“00"であり、そのためその後の２重訂正のＨ
方向訂正は、データ列もパリテイも存在しないものとな
り、当然エラーを検出してエラーフラグをＶ方向訂正部
に送るようになり、イレージヤ２訂正が確実に得られる
ことになる。なお、この種の装置として関連するものに
は、例えば特開昭59-202750号を挙げることができる。

ところで、このようなメモリは、当然のこととして、
上記した３モードの動作を同時に行なうことはできな
い。

従つて、上記従来例では、第４図から明らかなよう
に、入力データ列10が1word分送られてくるデータ期間
ｔごとに、上記した３モードの動作を時分割で実行する
必要がある。

なお、この第４図は、第２図の各部における信号の状
態や動作のタイミングを示したものである。

〔発明が解決しようとする問題点〕

上記従来技術では、メモリの動作モードに消去モード
が必要なため、データ処理の最少サイクル内で３モード
の動作を要し、動作速度がかなり早いメモリを必要と
し、コストアツプになり易いという欠点があつた。

本発明は、上記従来技術の欠点を除き、比較的動作速
度の遅いメモリを用いても、充分な画面位置補正機能を
与えることができる時間軸補正装置の提供を目的とす
る。

〔問題点を解決するための手段〕

上記目的は、時間軸と画面位置の補正のためのメモリ
からデータ列を読出した際、その読出したデータ列が、
既に読出し済のものであるか否かが識別し得るように
し、この識別結果に基いて読出したデータ列のその後で
の利用形態を変更するようにして達成される。

〔作用〕

データ列をメモリから読出した際、そのデータ列が既
に読出し済であるか否かが直ちに識別できるから、その
データ列が読出し済であつたときには、それを廃棄する
ことができ、これにより消去モードを実行したのと同じ
結果が得られ、メモリの動作から独立した消去モードを
除くことができる。

〔実施例〕

以下、本発明による時間軸補正装置について、図示の
実施例により詳細に説明する。

第１図は本発明の一実施例で、図示のように、13はタ
イミング制御器、20はフラグ書込書換器、21はデータ処
理器、22はフラグ検出器であり、その他は第２図の従来
例と同じである。

フラグ書込書換器20は１回路３接点構成の電子スイツ
チ回路の一種で、通常はａ接点を選択していて入力端子
20-1を出力端子20-2に接続しているが、制御端子20-3が
“H"レベルになるとｂ接点に移り、出力端子20-2に“H"
レベルを供給し、他方、制御端子20-4が“H"レベルにな
るとＣ接点を選び、このときには出力端子20-2を“L"レ
ベルにする働きをする。なお、後述するが、このときに
出力端子20-2に与えられる“H"レベルは書込済フラグ
を、そして“L"レベルは読出済フラグをそれぞれ表わ
す。

データ処理器21も電子スイツチ回路の一種で、１回路
２接点構成となつており、制御端子21-3が“H"レベルの
ときにはｄ接点、“L"レベルのときにはｅ接点にそれぞ
れ切換わり、ｄ接点を選択しているときには入力端子21
-1のデータをそのまま出力端子21-2に供給するが、ｅ接
点が選択されているときには、入力端子21-1のデータは
遮断したまま、出力端子21-2には“L"レベルを供給する
ように動作する。

フラグ検出器22はデータ保持回路の一種で、制御端子
22-3が“L"レベルから“H"レベルに変化したときに入力
端子22-1に現われているデータを記憶保持する働きをす
る。

なお、タイミング制御器13は、上記した各部分に供給
すべき制御信号を発生する働きをするが、詳しくは後述
の全体的な動作の中で説明する。

次に、これらの部分の接続状態は、図示の通り、以下
のようになつている。

すなわち、まず、データ入力端子１は、遅延器９を経
由してフラグ書込書換器20のデータ入力端子20-1と、iD
データ解読器４の入力端子へ、それぞれ接続されてい
る。

フラグ書込書換器20のデータ切換制御端子20-3,20-4
はタイミング制御器13の出力端子13-2,13-3に接続さ
れ、他方、アドレス端子20-6と20-7は書込制御器５と読
出し制御器６の出力端子に、それぞれ接続され、さら
に、そのデータ出力端子20-2はメモリ３の書込みデータ
入力端子Ｗ・Dataに、そしてアドレス出力端子20-5はメ
モリ３の書込アドレス端子Ｗ・A_DDに、それぞれ接続さ
れている。

メモリ３の読出アドレス端子Ｒ・A_DDは読出制御器６
の出力端子に、また、読出データ出力端子Ｒ・Dataはデ
ータ処理器21の端子21-1及びフラグ検出器22の端子22-1
に、それぞれ接続されている。

データ処理器21の制御端子21-3はフラグ検出器22の出
力端子22-2に、そして出力端子21-2はデータ出力端子２
に、それぞれ接続されている。

そして、フラグ検出器22の制御端子22-3はタイミング
制御器13の出力端子13-1に接続されているのである。

次に、この第１図の実施例の動作を第５図のタイムチ
ヤートを用いて説明する。

フラグ書込書換器20の入力端子20-1には、遅延器９を
介して入力端子１からの信号が供給されるが、いま、こ
の端子20-1に、図示のような、時刻t₀〜t₂でSYNC情報、
時刻t₂〜t₄ではiD情報、そして時刻t₄以降にデータ列を
有する信号が入力されたとすると、タイミング制御器13
により、まず、時刻t₁〜t₂において、フラグ書込書換器
20の制御端子20-3が“H"レベルにされ、これによりデー
タ出力端子20-2には、書込済フラグとしてレベルＨが付
加される。

一方、この期間中、書込アドレスの出力端子20-5には
アドレス入力端子20-6が接続されているから、このと
き、iD解読器４で取込まれ、書込制御器５を通つて与え
られているアドレス値K₀がメモリ３の書込アドレス入力
端子Ｗ・A_DDに入力されていることになり、この結果、
上記した書込済フラグは、このあと時刻t₄以降、でＤ解
読器４により指定され、上位アドレス値がＫ（K₁〜）で
表わされるメモリ空間に書込まれることになるであろう
データＤ（K₁）の書込動作実行を表わすフラグとして、
K₀番地に書込まれることになる。

次に、時刻t₂〜t₃においては、メモリ３の読出アドレ
ス入力端子Ｒ・A_DDには、読出制御器６から、この制御
器６が指定するアドレス値S₀が供給されているので、こ
のときメモリ３の出力端子Ｒ・DataからはフラグＦ
（S₀）が読出されている。

一方、タイミング制御器13は時刻t₃で立上り、時刻t₄
で立下る制御信号を、その出力端子13-1,13-2に発生す
るようになつており、このため、まず、時刻t₃でフラグ
検出器22の制御端子22-3がレベルＨに立上ることによ
り、このときメモリ３から読出されているデータＦ
（S₀）の値を読取り、それを記憶保持する。

また、これと並行して、時刻t₃〜t₄においては、フラ
グ書込書換器20は、その制御端子20-4がＨレベルにされ
るため、データ出力端子20-2からは、読出済フラグとし
てＬレベルデータが出力され、同時に、このときには、
アドレス端子20-7が選択されるので、そのアドレス出力
端子20-5には読出制御器６からのアドレスが出力され
る。つまり、この期間には、読出制御器６によつて指定
されたアドレス値S₀が書込アドレス値としてメモリ３へ
送られ、読出済フラグであるＬレベルをメモリ３内のS₀
番地に書込み、t₄以降、上位アドレス値Ｓのメモリ空間
のデータＤ（S1）〜の読出しが実行されることになる。

これら一連の処理により、以下の結果が得られる。す
なわち、前回、上位アドレス値Ｓのメモリ空間の読出し
を行つた時刻以降、現時刻までの間に、書込み側がこの
上位アドレス値Ｓのメモリ空間に、書込処理を行つてい
れば、下位アドレス値ＯのS₀番地からは、書込済フラグ
としてレベルＨが、一方、書込み処理が行なわれていな
かつた場合には、前回の読出済フラグのレベルＬが、そ
れぞれフラグＦ（S₀）としてメモリ３から読出される。

一方、フラグ検出器22は、このフラグＦ（S₀）が出力
されている時刻t₃に、そのフラグ値を記憶保持し、以
降、次SYNC単位のデータが現れる時点まで、上記フラグ
値に対応して、ＨレベルまたはＬレベルの一方となつて
いる信号32をデータ処理器21へ送り続ける。

この結果、データ処理器21は、入力端子１から遅延器
９を介して入力されるSYNC単位のデータ列の先頭時点を
t₀として、その後の時点t₃ごとに、フラグ検出器22から
供給されている信号35のレベルに応じて、“H"レベルで
は接点ｄに、“L"レベルでは接点ｅに、それぞれ切換動
作を行ない、これにより信号35が“H"のときには、その
ときに読出されてくるメモリ３からのデータは、書込ま
れてから一度も読出されたことのない新しい書込みデー
タと判断し、データ処理器21はそのまま通過させ、出力
端子２に出力させるが、反対に、信号32が“L"ならば、
そのときのメモリ３からのデータは、書込まれてから少
くとも一度は読出されたデータと判断し、データ処理器
21で遮断され、出力させないように動作する。

第６図に、画像データの上位アドレスをＡ〜Ｚとし
て、T₁₀〜T₂₀期間に上位アドレス値Ｍに相当するデータ
が欠落した場合の動作を示す。

まず、第６図（イ）は、二重線にて書込側の上位アド
レスを、また実線にて読出側の上位アドレスを示したも
ので、画像データは、周期Ｔにて繰返し送り出されてく
るため、T₀₀〜T₁₀,T₁₀〜T₂₀,T₂₀〜T₃₀の期間に、各々１
回、Ａ〜Ｚの上位アドレスが指示される。

次に、第６図（ロ）には、上位アドレス値Ａと、T₁₁
近辺にて欠落する上位アドレス値Ｍのフラグ状態を示
す。

また、第６図（ハ）はフラグが記憶されたA₀〜Z₀のレ
ベル状態を示したもので、Ｈレベルは無地で、Ｌレベル
は斜線で、それぞれ表わしてある。

さらに、第６図（ニ）は、メモリ３の入力される書込
みデータと、フラグ検出器22の信号32と、該信号によつ
て処理された出力データを示す。

これらの図から明らかなように、ここに示したデータ
では、期間T₀₀〜T₁₁までのSYNC単位のデータD_(A-0)〜D
_(Z-0),D_(A-1)〜D_(L-1)には、欠落がないため、第６図
（イ）の二重線にて示した時刻t1〜t2（第５図）には、
書込済フラグとしてレベルＨが、各上位アドレスＡ〜Z,
A〜Ｌの下位０番地目に書込まれ、かつ、SYNC単位のデ
ータ列も、下位の１番地以降に、データD_(A-0)はデータ
D_(A-1)へと更新されながら順次書込まれていく。

しかし、時刻T₁₁からのSYNC単位データD_(M-1)では、
バースト・エラー等により書込み不能となり、この結果
上位アドレスＭが指示されず、時刻T₁₁での期間t₁〜t₂
（第５図）の間のアドレスM₀には書込済フラグＨは書込
まれず、上位アドレスＭのメモリ空間には、時刻T₀₁時
に書込んだフラグD_(M-0)が時刻T₂₁まで残留する。

一方、第６図（イ）の実線で示した読出し側では、時
刻T₀₂以降、読出制御器６が指示した上位アドレス値に
従がい、期間t₂〜t₃にフラグの読出しを行ない、続いて
期間t₃〜t₄に読出済フラグへの書換えを行ない、さらに
時刻A₄以降、データを順次読み出す。

このとき、時刻T₀₁〜T₂₀間の、読出制御器６が指示し
た上位アドレスＡ〜Z,A〜Ｌにおいては、第６図（ハ）
の太線にて示した時点で得られるフラグ出力が、書込済
として無地、つまりレベルＨを示している。

このため、フラグ検出器22の出力信号32はＨレベルの
まま保持され、データ処理器21はメモリ３からの読出し
データをそのまま出力する。

しかし、時刻T₂₀において読出し画から上位アドレス
値Ｍが指示されるとM₀番地のフラグは第６図（ロ）に示
すようにＬレベルのままであり、これは前回の時刻T₁₀
に読出しが行なわれ、その際、読出済フラグとしてレベ
ルＬがM₀番地に書込まれたが、それ以後、データ列の更
新がなかつたことを表わす。そして、この上位アドレス
値ＭからはT₀₁時でのデータD_(M-0)が出力されるが、こ
のときには、上記したように、フラグ検出器22の出力信
号32はＬとなり、この結果、データ処理器21は、旧デー
タであるD_(M-0)のデータを遮断し、この期間のデータを
欠落させる。

従つて、この実施例によれば、エラーなどによりデー
タに欠落が生じた場合には、たとえ、そこにメモリ３か
ら読出された古いデータが、誤つて挿入されてしまつた
としても、最終的には欠落した状態に戻されて出力端子
２に供給されることになり、これ以降、上記したD_(M-1)
のデータは、まず、Ｈ方向のエラー訂正器により確実に
エラーフラグを付加され、さらにＶ方向の訂正器へ送ら
れてイレージヤ２訂正にて、訂正され、正しいデータに
補正される。

なお、上記実施例では、メモリ３を２相動作させて読
出しと書込を交互に行なう場合を示したが、近年、デユ
アル・ポートRAM（例えば、商品名HM53461）のようにシ
リアル転送出力が可能なメモリ素子が広く市場に見られ
る。そこで、このようなメモリ素子の場合、SYNC,iD期
間に、シリアル転送、読出済フラグへの書換、書込済フ
ラグの書込の３モードを実行するように構成してやれ
ば、１相動作の場合にも本発明が適用可能なことは明白
である。

また、上記実施例では、フラグ書込書換器20を、外部
制御できるスイツチの形にて示したが、これらのスイツ
チとしては、例えば商品名がHD74LS173などとして知ら
れているTTL素子を用いることで容易に構成でき、さら
にフラグ検出器22としても、例えばHD74LS74などのTTL
素子を用いることで、これも容易に構成できる。

一方、上記実施例におけるタイミング発生器13は、例
えばHD4040として知られているカウンタ素子と、MB7138
として知られているROM素子を用い、第７図に示すよう
に組合わせることにより容易に実現できる。

ところで、上記実施例においては、その動作を、書込
みデータが順次、正しい順序で現われる、VTRのノーマ
ル速再生で説明し、このため、特に問題として表われて
いないが、既に説明したように、VTRでは可変速再生等
を行なう場合も多い。しかして、この場合は、書込デー
タが、不連続に現われたりするため、欠落した上位アド
レスデータの前後のiD値からそのアドレス値Ｍを推測す
ることは困難である。つまり、データの順序が狂つてい
たときには、第６図の時刻T₂₀での出力データD_(M-0)が
旧データであるか否かは、この出力データD_(M-0)の前後
のデータのiD値がそもそも揃つていないため、これらか
らは判別不能なのである。

しかして、このような場合でも、上記実施例によれ
ば、フラグを見るだけで容易に、しかも確実に判別で
き、従つて、特に可変速再生を行なうVTRに適用して大
きな効果を期待できる。

〔発明の効果〕

本発明によれば、そのデータの書込済、読出済を表わ
す情報を、各データに付加することにより、メモリに対
する独立したデータ消去動作を省略することができるか
ら、比較的低速のメモリにより所定の時間軸補正を行な
うことができ、ローコスト化を充分に得ることができ
る。

また、時間軸補正処理としては、データを多相化する
ことにより、メモリに対するデータの書込みと読出しの
サイクルを低速化する方法が知られているが、この場合
でも本発明を適用すれば、それに必要なデータの多相化
数を少くすることができ、多相化に必要なハード部分を
ローコスト化できるという効果がある。

【図面の簡単な説明】

第１図は本発明による時間軸補正装置の一実施例を示す
ブロツク図、第２図は従来例のブロツク図、第３図はデ
ータ列の説明図、第４図は従来例の動作を説明するタイ
ムチヤート、第５図は本発明による実施例の動作を説明
するタイムチヤート、第６図（イ）〜（ニ）は同じく実
施例のデータ欠落時での動作を説明するタイムチヤー
ト、第７図はクロツク発生器の一実施例を示すブロツク
図である。３……メモリ、４……iDデータ解読器、５……書込制御
器、６……読出制御器、８……データ消去制御器、９…
…遅延器、13……タイミング制御器、20……フラグ書込
書換器、21……データ処理器、22……フラグ検出器。

Claims

【特許請求の範囲】

【請求項１】メモリに対するデータの書込タイミング
と、このメモリからのデータの読出タイミングの制御に
よりデータの時間軸補正を行なうようにした時間軸補正
装置において、上記メモリに書込むべきデータの所定量毎にフラグを設
定し、該所定量のデータの上記メモリに対する書込時と
読出時とで上記フラグを反転させるフラグ書込書換手段
と、上記メモリから上記所定量のデータを読出す毎に、該読
出されたデータが、いま初めて読出されたデータか、既
に１度読出された後、再度読出されたデータのいずれの
データであるのかを、上記フラグの極性により判定する
フラグ検出手段と、このフラグ検出手段の判定結果に応じて上記メモリから
読出した上記所定量のデータ毎にその有効無効を制御す
るデータ処理手段とを設け、読出時、既に読出されたデータが再度読出されたときに
は、そのデータが無効にされてしまうように構成したこ
とを特徴とする時間軸補正装置。