JPH0773366B2

JPH0773366B2 - 時間軸補正装置

Info

Publication number: JPH0773366B2
Application number: JP62029889A
Authority: JP
Inventors: 敦宮下; 宣男村田
Original assignee: 日立電子株式会社
Priority date: 1987-02-13
Filing date: 1987-02-13
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPS63198491A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリを用いた時間軸補正装置に係り、特に
可変速再生機能を備えたデイジダルビデオテープレコー
ダに好適な時間軸補正装置に関する。

〔発明の概要〕

可変速再生時に必要な画像データの画面上位置補正を時
間軸補正装置で行なうようにした場合には、その後での
イレージャ２訂正によるデータのエラー訂正のために
は、この時間軸補正装置に内蔵のメモリには、単位処理
時間内に、書込みと読出しに加えて、消去の３モードで
動作させる必要があり、メモリの高速化と、これに加え
て周辺回路の高速化とを要する。

本発明は、イレージャ２訂正による画像データのエラー
処理の前処理としての時間軸補正処理において、画像デ
ータをメモリに書込む際、このデータの書込時刻を表わ
す情報を付加し、読出し時、この情報により、その画像
データの必要性を判断し、不要な場合にはこのデータを
ゼロで置換して外に出力されないようにすることで消去
モードを実行したのと同等の結果を与え、これによりメ
モリに必要な動作モードから消去モードを除き、低速の
メモリの使用によるローコスト化、小型化などが得られ
るようにしたものである。

〔従来の技術〕

近年、より正確な記録再生を行なうため、信号をデイジ
タルデータに変換して磁気記録する方法が用いられるよ
うになつてきたが、このためには種々の技術を必要とす
る。特に映像信号を主に扱うビデオテープレコーダ（以
後VTRという）のデイジタル化には、種々の高度な技術
が盛込まれている。

ところで、映像のデータは、もともと高速かつ大量であ
るため、NTSCビデオ信号１フイールド分のデータであつ
ても、通常その画像を数個に分割し、複数本のトラツク
に、複数個のヘリキヤルスキヤンヘツドにより記録する
のが通例である。

また、扱う映像のデータは、70ns毎の１画素当り、通常
8bit並列にてデイジタル化されるが、テープ上への記録
は、8bit並列データを9ns毎の直列データに変換して行
なう。しかして、再生時には、この直列データを元の8b
it並列データ戻さなければならないが、直列状態のデー
タ列からは、どのデータが8bit並列時のMSBでLSBかは全
く判別できない。

そこで、一般的には、適当な数の並列データを単位とし
て、その先頭にSYNCデータと呼ぶ特定なデータを数個付
加して記録し、再生時には、直列状態のデータ群から、
直列状態のSYNCデータを捜し、検出後、そのSYNCデータ
位置を基準として、直列データ群を並列の8bitデータへ
変換するようになつている。

ところが、磁気記録再生の信号をデイジタル化しただけ
では、目的とする、より正確た記録再生は得られない。
この原因は、ヘツドからテープへ記録される場合も、テ
ープからヘツドを通して再生される場合でも、このとき
の信号はデイジタルではなく、アナログ状態であるから
である。アナログ状態であれば、ヘツドにて発生した熱
雑音等の影響が無視できず、この雑音分が再生時、偽の
データに化けてしまう。また、高密度の磁気記録である
から、テープ上の微妙なゴミ、チリ等がヘツドとの隙間
に入り、その瞬間のデータ記録、もしくは再生が不能と
なることもある。

この対策としてデータ群の特性を表わしたパリテイデー
タと呼ぶ信号をデータ群に追加して記録し、再生時は得
られた信号データ群と追加したパリテイデータを元に、
前述の要因にて混入した偽データを推定し、元のデータ
に元すエラー訂正技術が必要不可欠である。このとき、
通常は画面を数十個所に分割し、そのＨ方向、及びＶ方
向に各々パリテイデータを付加する、２重符号と呼ばれ
る方法が用いられ、以下、その一例について説明する。

いま、1word＝8bitのパリテイを3word付加するリードソ
ロモン符号を用い、記録再生したいデータ列をWi、付加
するパリテイをP₂,P₁,P₀とし、ガロア体GF（2⁸）上で定
義されるものとすると、パリテイは次のようになる。

このパリテイP₂,P₁,P₀を付加したデータ列R_iを記録し、
再生したデータR_i以下の式でシンドローム計算する。

S₀＝ΣR_i ……（４） S₁＝ΣTⁱ・R_i ……（５） S₂＝ΣT²ⁱ・R_i ……（６）ただしであり、各要素の元はGF（２）上の元0,1で表現するも
のとする。

そうすると、このシンドロームS₀,S₁,S₂は、再生データ
中に誤りが無い場合、S₀＝S₁＝S₂＝０となる。

しかし、ｊ番目のワードにE_jになるエラーが存在する場
合には、 S₀＝E_j ……（８） S₁＝T^j・E_j ……（９） S₂＝T^2j・E_j ……（10）が成立し、次の（11），（12）が導出される。

E_J＝S₀ ……（11）ｊ＝ln_T（S₁/S₀）＝ln_T（S₂/S₁） ……（12）そして、これら（11），（12）式から、エラーの値とそ
の位置を知ることができる。つまり、この符号により、
１つのエラーの訂正、２つのエラーの存在が検出でき
る。そこで、以上述べてきた方法を第１のエラー処理と
してＨ方向を単位としたデータ列に、まず適用する。

ここで、前述のシンドロームは、ｉ番目のE_i,j番目にE_j
となる２つのエラーが存在した場合、以下の３式とな
り、（13），（14）式が導出される。

S₀＝E_i＋E_j S₁＝Tⁱ・E_i＋T^j・E_j S₂＝T²ⁱ・E_i＋T^2j・E_j E_j＝S₀＋E_i ……（14）これら（13）（14）式から明らかなように、誤りの位置
i,jさえ判明すれば、２つのエラーが訂正でき、これは
イレージヤ２訂正と呼ばれる。

そこで、第２のエラー処理として、Ｖ方向を単位とした
データ列に前述のイレージヤ２訂正を適用する。つま
り、Ｈ方向を単位とした第１のエラー処理により、１エ
ラーあれば訂正、２エラーであれば、エラーの存在を検
出したことを、エラーフラグ等の形にて第２のエラー処
理に渡すのである。

そして、第２のエラー処理は、Ｖ方向を単位とした構成
のため、エラー検出されたＨ方向の単位の位置から、Ｖ
方向の何番目にエラーが存在する可能性があるかが判定
できる。つまり（13），（14）式でのi,jが判明し、Tⁱ,
T^jの値がわかるため、そのエラー値E_i,E_jが求められる
のである。

以上、述べてきたように、エラー処理をＨ方向、Ｖ方向
の各々の単位にて行なうため、各画素はH,V方向の単位
で二重に訂正される。そこで、このような構成の符号を
２重符号と呼ぶ。

なおこの方法は、第一の処理によりエラーの検出が行な
われた後でないと、イレージヤ２訂正の性能は、十分発
揮できない。

ところでこようなデイジタルVTRにも、アナログVTRで既
に実施されている、可変速再生が望まれている。

しかして、デイジタル方式の場合、上述したように、ア
ナログ方式の場合とは異なり、大量高速な処理のため、
そのデータは、１フイールドを複数に分割後、複数個の
ヘツドを用いて複数本のトラツクに記録するようになつ
ている。

ここで、このような場合でも、通常再生時では、テープ
の送り速度と、シリンダ上のヘリキヤルスヤンヘツドの
回転は、一定な関係にあるため、１フイールドのデータ
を記録したトラツクの始端から後端までを順次再生で
き、特に問題はない。しかし、可変速再生のためテープ
送り速度を増加、もしくは減少させると、前述の関係は
狂い、再生されるデータの順番が狂つてしまうため、そ
のまま再生したのでは、本来画面の下端にあるべき部分
が、画面の中央、もしくは上部へ生じる等の現象が発生
する。

そこで、この対策として、時間軸補正装置として第２図
に示す構造のものを用いると共に、第３図に示すよう
に、記録再生すべきデータに所定の単位、例えば上記し
たSYNCデータを付加する際での単位でパリテイが付加さ
れたデータ列ごとに、そのデータ列が両面上のどの部分
のものであるかを知らせる情報（以下、この情報をiDデ
ータと呼ぶ）を付加し、これにより可変速再生時には、
時間軸補正装置のメモリからの読出しに、このiDデータ
を参照することにより画面上位置補正機能が与えられる
ようにする方法が、従来から知られている。

そこで、以下、この従来例について説明する。なお、こ
の第３図に示すように、iDデータが付加されたデータ列
をSYNCブロツクと呼ぶ。

第２図において、メモリ３は、例えば４フイールド分の
データが記憶可能なもので、このメモリ３に入力端子１
から入力されるデータ列を順次、記憶すると共に、この
メモリ３から順次、データを読出してデータ列を出力端
子２に供給するようにし、このとき、書込制御器５と読
出制御器６によるデータの書込タイミングと読出タイミ
ングの制御により時間軸補正が得れられるようにしてい
る。なお、このとき、遅延器９は、入力データ列10のメ
モリ３への書込タイミングと、書込制御器５によるアド
レスの発生タイミングの整合を取る働きをする。

このとき、走査線構造の画面上のデータの位置は、その
データが出力される時刻と比例した関係にあるため、デ
ータ読出制御器６はアドレスを小さい方から順番に出力
し、そのアドレスにて選択された内容をメモリ３から出
力される。

一方、iDデータ解読器４は、データ列に付加されたiDデ
ータから、そのデータが出力される時刻に、データ読出
し制御器６が出力するアドレス値と同一なアドレス値を
書込制御器５に送る。データ書込制御器５は該アドレス
にしたがつてメモリ３にデータを書込む。つまり、デー
タ書込制御器５がメモリをランダムにアクセスするのに
対して、データ読出制御器６はメモ３を順次にアクセス
することになり、これにより画面上位置が正しく補正さ
れることになる。

ところで、可変速再生時には、ヘツドはテープ上のトラ
ツク以外の部分をトレースすることもあるが、トラツク
以外の場所もしくは、２つのトラツクにまたがつてトレ
ースした場合には、記録したデータを十分に再生できな
い。そのため、付加したiDデータを判読できず、書込み
アドレス不明のデータがしばしば発生する。

そしてこれにより、書込まれるデータ量が読出されるデ
ータ量よりも少なくなり、この結果、メモリ内の一部
は、書込制御器５によりアクセスされる前に、データ読
出制御器６によりアクセスされる。つまり、メモリ３の
同一アドレスが、書き替えられるまでに複数回、読出さ
れ、この結果、ある時刻のある部分のデータは、書込み
時には唯一であつたのち、読出し時においては、複数回
生じることになる。

従つて、この従来例では、可変速再生時に、メモリ３か
ら読出されたデータの一部が、旧データのまま残り、読
出したデータの中には数フイールド以前のデータが混入
してしまうという結果になる。

これは以下に述べる問題を生じさせる。すなわち、本
来、ディジタルVTRでは、上記したように、H,の２方向
から訂正を行なう、二重訂正方式の適用が望ましいが、
このうちの後から行なわれるＶ方向のデータによるイレ
ージヤ２訂正は、最初に行なわれるＨ方向の訂正処理に
より誤りの位置をあらかじめ捜しておく必要がある。し
かし、前述の理由により、数フイールド以前のデータが
混入した場合、そこの部分のデータ列に付加されている
パリテイから、Ｈ方向の訂正を行つても、その部分自体
はエラーでないため、エラーフラグが発生せず、Ｖ方向
のイレージヤ２訂正が作用しない。

そこで、これの対策として、従来技術では、一度データ
を読み出したら、そのアドレスのデータを消去してしま
うようにし、このメモリを、書込み（Ｗ）、読出し
（Ｒ）、消去（Ｅ）の３モードにて動作させている。こ
れを第２図で説明する。なお、この従来例では、メモリ
３には消去のモードがないため、消去制御器８によつて
制御されるスイツチ回路７を設け、これにより入力され
るデータを“00"とし、消去制御器８が指定したアドレ
ス番地に“00"を書込むことで、代用している。

消去制御器８は、読出制御器６と同期した関係にあり、
出力するアドレスは読出しアドレス値の数アドレス前の
値を出力している。このように一度読出したデータが入
力されているアドレス番地の内容を“00"として消去す
れば、データ書込制御器５が、そのメモリ番地にデータ
を書込まないまま、データ読出制御器６がそこをアクセ
スしても、そのときには、そこから読出されてくるデー
タは“00"であり、そのためその後の２重訂正のＨ方向
訂正は、データ列もパリテイも存在しないものとなり、
当然エラーを検出してエラーフラグをＶ方向訂正部に送
るようになり、イレージヤ２訂正が確実に得られること
になる。なお、この種の装置として関連するものには、
例えば特開昭59−205750号を挙げることができる。

ところで、このようなメモリは、当然のこととして、上
記した３モードの動作を同時に行なうことはできない。

従つて、上記従来例では、第４図から明らかなように、
入力データ列10が1word分送られてくるデータ期間ｔご
とに、上記した３モードの動作を時分割で実行する必要
がある。

なお、この第４図は、第２図の各部における信号の状態
や動作のタイミングを示したものである。

〔発明が解決しようとする問題点〕

上記従来技術では、メモリの動作モードに消去モードが
必要なため、データ処理の最少サイクル内で３モードの
動作を要し、動作速度がかなり早いメモリを必要とし、
コストアップになり易という決定があつた。

本発明は、上記従来技術の欠点を除き、比較的動作速度
の遅いメモリを用いても、充分な画面位置補正機能を与
え、その後でのイレージャ２訂正による画像データのエ
ラー訂正が確実に得られるようにした時間軸補正装置の
提供を目的とする。

〔問題点を解決するため手段〕

上記目的は、イレージャ２訂正による画像データのエラ
ー訂正の前の時間軸補正処理において、時間軸と画面位
置の補正のためのメモリからデータ列を読出した際、そ
の読出したデータ列が、このメモリに書込まれたときの
時刻が識別し得るようにし、この識別結果に基いて読出
したデータ列のその後での利用形態を変更するようにし
て達成される。

〔作用〕

メモリから読出したデータ列のうち、それがメモリに書
込まれた時刻が他のものと大きく異なることにより、そ
のデータ列が古いものであることが判り、このときには
そのデータ列を廃棄することにより消去モードを実行し
たのと同等の結果が得られ、独立した消去モードの実行
を不要にできる。

〔実施例〕

以下、本発明による時間軸補正装置について、図示の実
施例により詳細に説明する。

第１図は本発明の一実施例で、図において、20は時刻情
報発生器、21はデータ切換器、22は比較器、23はゲート
回路、24は時刻情報読出器、40は受付時刻情報化書込
器、41は読出データ処理器であり、その他、メモリ3,iD
データ解読器４、書込制御器５、読出制御器６、スイツ
チ回路７、遅延器９などは第２図の従来例で説明したと
おりである。

受付時刻情報書込器40の入力端子は、遅延器９を介して
データ入力端子１に接続され、出力端子40−１はメモリ
３とWD端子と、また出力端子40−２は読出データ処理器
41のWT端子41−３とそれぞれ接続される。メモリ３のRD
端子は、受付時刻情報読出し器24の入力端子及び読出デ
ータ処理器41の入力端子41−１に接続される。受付時刻
情報読出し器24の出力端子は、端子41−２に接続され
る。読出データ処理器41の出力端子41−４は出力端子２
へ接続される。メモリ３のWA,RA端子は、各々書込み制
御器５、読出し制御器６の出力端子に接続される。

時刻情報発生器20の時刻情報信号33の出力端子はデータ
切換器21のＡ入力端子、及び比較器22のＤ入力端子に接
続され、時刻情報置換制御信号34の出力端子はデータ切
換器21の制御端子に接続される。さらに、その受付時刻
情報読出タイミング制御信号35の出力端子は時刻情報読
出器24のCK端子に接続される。

一方、データ切換器21のＢ入力端子には遅延器９からSY
NCブロツクブロツク50の遅延データ50′が入力され、そ
の出力に得られるデータ列51はメモリ３のWD端子に供給
される。

他方、このメモリ３のRD端子は、ゲート回路23のデータ
入力端子、及び時刻情報読出器24のData入力端子に接続
され、この時刻情報読出器24の出力端子は、比較器22の
Ｃ入力端子に接続される。さらに、この比較器22の出力
は、ゲート23の制御端子に接続される。

次に、この実施例の動作について説明する。

まず、第６図に示すように、入力端子１に入力されたデ
ータ列50は、遅延器９によりtdだけ遅延される。同時に
iDデータ解読器４は、時刻T₀〜T₁の間に送られたiDデー
タを検出し、これを書込み制御器５へ送る。これによ
り、書込み制御器５は、上位アドレスをAiDnとする書込
アドレス値を、メモリ３のWA端子に送る。一方、データ
切換器21は制御端子がＨレベルの時はＢ入力端子の信号
を、Ｌレベルの時は、Ａ入力端子の信号をそれぞれ出力
する。そこで、この制御端子にT₁〜T₂の期間中Ｈレベル
となる置換制御信号34を入力すると、このデータ切換器
21の前では、データ列50の開始部分がSYNCデータであつ
たものが、その後では、４フイールド毎に変化する時刻
情報信号33によつて置換され、SYNC部が時刻情報TDiに
変更されたデータ列51となる。そして、このT₁〜T₆の期
間のSYNCブロツク単位であるデータ列51は、メモリ３の
上位アドレスAiDnの場所に書込まれる。

こうして、次のSYNCブロツク単位のデータ列50も、T₅〜
T₆の期間のiDm相当したメモリ３内のアドレス指定場所
に書込まれ、順次、次々とデータ列50が書込まれてゆ
く。

次に第７図を用いて読出側動作について説明する。

読出制御器６は、期間t_S毎に順次増加していく数値を上
位アドレスとしたアドレス値をメモリ３のRA端子に入力
し、そのアドレス値に格納されていたデータを読出し、
それをRD端子からデータ列32として出力する。そして、
データ列32において、データを受付けた時刻情報33であ
るTDiが生じているT₁₀〜T₁₁の期間、及びT₁₂〜T₁₃等の
期間、ラツチ回路で構成されている時刻情報読出器24
は、その制御端子にレベルＨを入力すると、その情報を
記憶する。そこで、T₁₀〜T₁₁及びT₁₂〜T₁₃等の期間にレ
ベルＨの制御信号35が入力されることで、時刻情報読出
器24はT₁₀〜T₁₂の期間TDiを出力しつづける。

一方、比較器22は、Ｃ端子とＤ端子に入力された値の差
が±１以下であればレベルＨを出力する働きをする。こ
のため、読出したデータ列32に付加されていた書込み時
の時刻情報33と、読出しを行つたときの現在の時刻とを
比較し、差が小であればレベルＨを出力し、差が大であ
ればレベルＬを出力する。

次に、ゲート回路23は、その制御端子にレベルＨが入力
されていれば入力をそのまま出力し、レベルＬが入力さ
れたときには、そのときの入力データは旧データと判断
して“00"を出力する。

次に、第８図を用いてこれらの動作によつて得られるデ
ータ処理について説明する。

この第８図は時間を横軸として示したもので、（１）に
は、たて軸を画面のＶ方向位置とし、書込みデータの位
置を二重線で、そして読出しデータ位置を一重線で表わ
した図が、また、（２）には、たて軸をメモリ３のアド
レスに対応させ、それをデータ内要が変化した時刻とと
もに実線で示し、かつ、T₂₀₁〜T₂₀₂等の期間に示すよう
に、再生データの不完全さからiDデータ等が不明なた
め、メモリ３内のデータが正しい時刻に更新されなかつ
たアドレスの部分を斜線で示した図がそれぞれ示してあ
る。

従つて、この第８図では、時刻T₂₀₀〜T₃₀₀の４フイール
ド期間において、位置V1〜V2の部分は、iDデータが不完
全なため書込み処理が実行されなかつた部分を表わし、
このため、このV1〜V2部分を記憶したメモリ３のアドレ
ス100〜200の内容は、T₁₀₀〜T₂₀₀の時に更新されたが、
本来、次に書込みが実行されるべきT₂₀₀〜T₃₀₀の期間
は、前述の理由にて新データが入力されず、その内容は
T₁₀₀〜T₂₀₀の時のものであるため、この部分のデータに
付加される時刻情報TDは、T₃₀₀を過ぎるまでT₁₀₀〜T₂₀₀
時のｎのままとなる。

一方、近辺のデータは、T₂₀₀〜T₃₀₀の期間に新たな書込
みが行なわれるため、時刻情報TDはｎ＋１となる。

そこで、このTDを、点線で示した読出しアドレスにより
出力し、前述した手段にて現在の時刻ｎ＋２と比較する
と、アドレス100〜200の部分の時刻情報TDはｎとなつて
いるため、比較器22は、T₂₀₃〜T₂₀₄の期間中だけレベル
Ｌとなる信号36を出力する。

この結果、ゲート回路23はこの信号36によつて動作し、
図に示すように、この信号36がＬのときには出力が“0
0"となるデータ列38を出力することになり、データ期間
ｔの中で消去を実行した場合と同等の動作が得られるこ
とになる。

従つて、この実施例によれば、メモリ３の実際の動作は
書込みと読出しの２モードの動作だけで消去モードを実
行したのと同じ結果が得られ、従来技術で必要としたメ
モリに比して2/3の動作速度のメモリで済むことにな
る。

なお、以上の実施例で、時刻情報を付加するデータ列の
最小単位を４フイールド分としたが、本発明はこれに限
定されるものではないことは言うまでもない。

〔発明の効果〕

本発明によれば、比較的動作速度の低いメモリを用いて
も、エラー訂正に必要なデータ処理を充分に得ることが
できるから、従来技術の欠点を除き、可変速再生機能を
有するデイジタルVTRに必要な画面位置補正のための時
間軸補正装置をローコストで容易に提供することができ
る。

【図面の簡単な説明】

第１図は本発明による時間軸補正装置の一実施例を示す
ブロツク図、第２図は時間軸補正装置の従来例を示すブ
ロツク図、第３図はデータ列の説明図、第４図は従来例
の動作を説明するためのタイムチヤート、第５図は本発
明の一実施例におけるデータ列の説明図、第６図は本発
明の一実施例における書込動作を説明するためのタイム
チヤート、第７図は同じく一実施例における読出動作を
説明するタイムチヤート、第８図は同じく一実施例の全
体的な動作を示す説明図である。１……入力端子、２……出力端子、３……メモリ、４…
…iDデータ解読器、５……書込制御器、６……読出制御
器、９……遅延器、20……時刻情報発生器、21……デー
タ切換器、22……比較器、23……ゲート回路、24……時
刻情報読出器、40……受付時刻情報書込器、41……読出
データ処理器。

Claims

【特許請求の範囲】

【請求項１】メモリに対するデータの書込タイミング
と、このメモリからのデータの読出タイミングの制御に
より時間軸補正処理を施した後、イレージャ２訂正によ
るデータのエラー訂正処理を適用する方式のディジタル
画像データ処理における時間軸補正装置において、上記メモリに書込むべきデータに書込時刻情報を付加し
て上記メモリに記憶する手段と、上記メモリからデータを読出したとき、そのデータに付
加されている書込時刻情報で表わされる時刻を現在の時
刻と比較して時間差を検出する手段とを設け、上記時間差が所定値を越えたとき、その書込時刻情報が
付加されていたデータをゼロで置換するように構成した
ことを特徴とする時間軸補正装置。