JP2872342B2 - 誤り訂正装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタルVTRなどに用いられるディジタ
ル情報信号の符号誤り訂正装置に関わり、特に符号誤り
が多く発生する場合にでも誤信号が出力されることのな
いような誤り訂正装置に係わる。

［従来の技術］ 従来の訂正能力の高い誤り訂正装置は、特開昭57−10
561号公報記載のように、伝送データを２重に符号化
し、第二の誤り訂正ブロックを復号した後、訂正できな
い誤りについては、そのブロック内の各ワードにポイン
タを付加し、第一の誤り訂正ブロック復号時に、このポ
インタの状態を判別することにより誤り訂正能力を高
め、誤り検出ミス、誤訂正の発生を防止していた。

第５図に本従来技術による信号処理回路の一例を示
す。本従来例の回路に入力されるデータは、第２図に示
すような積符号ブロックを構成している。第２図中13は
伝送データ群、14は外符号パリティ群、15は内符号パリ
ティ群である。マトリックス状に整理された伝送データ
群13の図中縦方向第一列に並んでいる信号要素a11、a2
1、−、am1に対して、リードソロモン符号等の規則に従
い、外符号パリティα11、α21−αk1が付加されてい
る。第二列以下の信号要素に対しても、同様の規則に従
い外符号パリティが付加されている。一方、伝送データ
群13の図中水平方向に並んでいる信号要素、a11、a12−
a1nに対して、やはりリードソロモン符号等の規則に従
い内符号パリティβ11−β11が付加されている。内符号
パリティは、第二列以下、および外符号パリティ14に対
しても付加されている。この伝送データ群13、外符号パ
リティ14、および内符号パリティ15より、積符号ブロッ
クが構成されている。ここでは、同図中縦方向の信号配
列11を第一の信号配列とし、横方向の信号配列12を第二
の信号配列として以下説明する。第５図に示した本従来
回路に入力される信号は、信号ブロックの先頭を示すSY
NC信号、積符号中の信号の位置を示すID信号、第二の配
列状態に並んだ伝送データおよび内符号パリティから成
る。外符号パリティは所定のブロック中の伝送データの
位置に配置されている。第二の配列状態で再生された信
号は、SYNC,ID検出回路１でブロックごとに区切られ、
初段の誤り訂正回路３で内符号パリティを用いてブロッ
ク単位に誤り訂正がなされる。訂正回路３からは、訂正
後のデータ、外符号パリティ、エラーポインタが出力さ
れる。エラーポインタは、０の場合には入力ブロックが
誤り訂正可能で訂正後の出力にエラーが無いことを示
し、１の場合には入力ブロックが訂正不可能で訂正後の
出力にエラーがあることを示している。訂正回路３の出
力である伝送データ、外符号パリティ、エラーポインタ
は、並びかえのためにメモリ５に格納される。格納され
るアドレスは、データに付随しているID信号を用いてメ
モリコントロール回路４で生成されるが、ID検出回路１
で検出されたIDをID保護回路２で検証して、その周期性
などから正しいIDと判断された場合のみデータの書き込
みが行われる。次に、メモリ５から書き込み時とは異な
る順序で信号を読みだし、第一の配列状態にした上で、
次段の誤り訂正回路６にて外符号パリティを用いて誤り
訂正を行う。その際、上記のポインタを用いて誤り箇所
を特定することにより、誤り訂正能力を高め誤訂正の可
能性を低くすることができる。すなわち、リードソロモ
ン符号では、誤り箇所が判っていない信号を訂正する場
合にはパリティワード数の半分のワード数の誤りまでし
か訂正できないのに対し、あらかじめ誤り位置がわかっ
ている場合には、パリティのワード数だけの誤りを訂正
することが可能であるため、ポインタの数がパリティ数
以下であればポインタ位置のデータを訂正することが可
能であり、ポインタの数がそれ以上であっても、ポイン
タの位置のデータでも正しい可能性があるため、ポイン
タを無視することでパリティ数の半分の誤りまでは訂正
可能となる。本従来技術では、この２種類の訂正方法を
ポインタの数に応じて切り替えて使用し、誤り訂正能力
を向上させている。

この従来技術は、符号誤りが比較的多い場合において
も誤り検出ミス、誤訂正の発生を防止することにより、
再生信号に重大な影響がでないようにするに留まるもの
である。そのため、上記ID信号が誤りであった場合には
メモリ上の誤ったアドレス位置にデータを書き込むこと
になるため、誤検出が増加し、さらに本来書き込むはず
のアドレスには１ブロック前のデータが残り、このデー
タにエラーポインタがない場合には正しいデータとして
扱われるため、訂正ミスの原因となっていた。現在実用
化されているヘリカルスキャンディジタルオーディオテ
ープレコーダー（Ｒ−DAT）では、この点を改良するた
めに、メモリ中のポインタを読み出すたびに１にセット
して前ブロックのデータであることを表示し、さらに、
ポインタを無視した訂正でもエラーと判断されるよう
に、特開平１−251922号公報にあるように１ブロックの
データ処理が終了する毎にメモリ中のデータをすべて消
去し、前ブロックのデータが出力されることを防止する
方法が考案されている。

［発明が解決しようとする課題］ 上記改良方法は、Ｒ−DATの再生処理では有効な手段
である。しかし、ディジタルVTRではスロー再生、ポー
ズ再生などのように、テープが静止あるいは通常走行に
比して非常にゆるやかに走行している場合は同一ブロッ
クのデータを連続して複数回再生処理する場合があるた
め、上記従来方法をそのまま適用すると、スロー再生、
ポーズ再生では同一トラックのデータを複数回再生する
ため、１回目の再生で誤りであった信号でも、２回目以
降の再生で正しく再生される可能性があり、１回目、２
回目の再生データから正しいデータを集めて積符号ブロ
ックを形成し誤り訂正を行うことにより、より多くの正
しいデータを得ることができる。ポーズ再生、スロー再
生では通常速再生よりもデータエラーが多くなるため、
こうした処理が必要となる。しかし上記従来方法では、
データを読み出すごとにメモリ内のデータを消去するた
め、二回目以降の再生時に一回目のデータを利用でき
ず、誤りの多い画像データとなり画質劣化を生じる。

本発明の目的は、上述のようなポーズ再生、スロー再
生での画質劣化をおこすことなく、かつID信号が検出で
きない場合でも誤訂正をなくし誤った信号の出力を防ぐ
ことにある。

［課題を解決するための手段］ 上記目的は、データを書き込む前に、メモリ中のポイ
ンタをセットしておくともに、メモリ内のパリティの部
分のデータを消去または破壊しておき、外符号パリティ
によるポインタを無視した訂正で誤りと判断されるよう
にすることにより、達成される。

［作用］ 本方法によれば、１ブロック全部のIDが再生できず、
メモリの中のデータが全く更新されない場合を想定して
も、外符号パリティは破壊されているために外符号パリ
ティによるポインタを無視した訂正ですべて誤りと判断
され、古いデータが正しいデータと誤認識されて出力さ
れることはない。

また、画像をつくる情報信号は破壊されていないため
に、ポーズ再生、スロー再生では、同一トラックから複
数回再生された信号のうち誤りのない信号を集めて積符
号ブロックを作成することができるため、誤りの少ない
画像を得ることが可能となる。

［実施例］ 本発明の実施例を図面を用いて説明する。

第１図は、本発明の一実施例による誤り訂正回路のブ
ロック図である。本実施例の回路に入力される信号は、
前述の従来例回路に入力される信号と同一の書式に従う
信号であり、第２図に示してある。この信号は、テープ
上に第２の配列状態の順番に記録されている。第二の配
列状態で再生された信号は、SYNC,ID検出回路１でブロ
ックごとに区切られ、初段の誤り訂正回路３で内符号パ
リティを用いてブロック単位に誤り訂正がなされる。初
段の訂正回路３からは、訂正後の伝送データ、外符号パ
リティ、エラーポインタが出力される。エラーポインタ
は、０の場合には入力ブロックが誤り訂正可能で訂正後
の出力にエラーが無いことを示し、１の場合には入力ブ
ロックが訂正不可能で訂正後の出力にエラーがあること
を示している。初段の訂正回路３の出力である伝送デー
タ、外符号パリティ、エラーポインタは、並びかえのた
めにメモリ５に格納される。格納されるアドレスは、デ
ータに付随しているID信号を用いてメモリコントロール
回路４で生成されるが、ID検出回路１で検出されたIDを
ID保護回路２で検証して、その周期性などから正しいID
と判断された場合のみデータの書き込みが行われる。次
に、メモリ５から書き込み時とは異なる順序で信号を読
みだし、第一の配列状態にした上で、次段の誤り訂正回
路６にて外符号パリティおよびエラーポインタを用いて
誤り訂正を行う。ここでは、１ブロック中のエラーポイ
ンタの数がパリティワード数以下の所定量以下であれば
ポインタ位置のデータを訂正して出力し、それ以上のエ
ラーポインタを含む場合にはポインタを無視した訂正を
行い、訂正できる場合には訂正し訂正できない場合はエ
ラーポインタを付加してデータを出力する。

データを読みだしたあとのメモリ５の内容は、外符号
パリティについては、メモリ５から読みだした後、誤り
発生回路８を用いてエラーを含むパリティを作成し、メ
モリ５のもとのアドレスに書き込む。誤り発生回路８
は、一部のビットまたはすべてのビットを反転させる構
成により実現可能であるが、回路の簡略化のためには、
一部のビットまたはすべてのビットを０または１に固定
することによってもほぼ同等の効果を得ることは可能で
ある。さらに外符号パリティのアドレスのメモリを独立
して設け、このメモリ全体を消去することにより、より
容易に外符号パリティを破壊することができる。エラー
ポインタについては、ポインタセット回路７を用いて、
ポインタ読みだし後にメモリ５内の記憶内容を更新し
て、すべてのアドレスのデータにエラーがあるようにポ
インタを１にする。外符号パリティの破壊、エラーポイ
ンタのセットは、メモリからの読みだし直後にアドレス
を変更せずに行うことにより特別なアドレス発生回路を
設けずに実現可能であるが、高速で読み出す必要のある
場合には積符号ブロックのすべてのデータを読みだした
後にデータを書き換えることも有効である。

本実施例では、IDが正確に検出されないためにメモリ
５中のデータが全く更新されない場合には、メモリ中の
エラーポインタが全て１であるため、外符号による誤り
訂正回路６ではポインタを無視した訂正がなされ、外符
号パリティが破壊されているために全て誤った信号と判
断され、古いデータが正しいデータとして出力されるこ
とが無くなる。また、ポーズ再生、スロー再生のように
同一積符号を複数回読みだす場合には、伝送データ部分
はID信号が正しく検出されたブロックのみ更新され、ID
信号が正しく検出されなかったブロックは前回のデータ
が残るため、複数回再生した信号のうちIDが正しく検出
されたブロックを集めて保存していることになるため、
これらのデータを用いて外符号による誤り訂正を行うこ
とにより、より正しいデータを得ることができる。

第３図は、本発明の他の実施例による誤り訂正回路の
ブロック図であり、ID信号と伝送データの両方に対して
内符号パリティが付加されている例である。第二の配列
状態で再生された信号は、SYNC検出回路９でブロックご
とに区切られ、初段の誤り訂正回路３で内符号パリティ
を用いてブロック単位に誤り訂正がなされる。訂正回路
３からは、訂正後のID、伝送データ、外符号パリティ、
エラーポインタが出力される。このうち、IDデータのみ
をID検出、保護回路10で検出し、IDの周期性などから正
しいIDであるかを判断する。その際に、初段の訂正回路
３から出力されるエラーポインタを参照することによ
り、IDが正しいかどうかをより正確に判断することが可
能となる。初段の訂正回路３の出力であるデータ、外符
号パリティ、ポインタは、並びかえのためにメモリ５に
格納される。格納されるアドレスは、ID検出保護回路10
の出力のID信号を用いてメモリコントロール回路４で生
成される。次に、メモリ５から書き込み時とは異なる順
序で信号を読みだし、第一の配列状態にした上で、次段
の誤り訂正回路６にて外符号パリティおよびエラーポイ
ンタを用いて誤り訂正を行う。ここでは、１ブロック中
のエラーポインタの数がパリティワード数以下の所定量
以下であればポインタ位置のデータを訂正して出力し、
それ以上のエラーポインタを含む場合にはポインタを無
視した訂正を行い、訂正できる場合には訂正し訂正でき
ない場合はエラーポインタをつけてデータを出力する。

データを読みだしたあとのメモリ５の内容は、外符号
パリティについては、メモリ５から読みだした後、誤り
発生回路８を用いてエラーを含むパリティを作成し、メ
モリ５のもとのアドレスに書き込み、エラーポインタに
ついては、ポインタセット回路７を用いて、ポインタ読
みだし後にメモリ５内の記憶内容を更新して、すべての
アドレスのデータにエラーがあるようにエラーポインタ
を１にする。これらの回路の構成および目的は、第１図
に示した実施例の場合と同じである。この回路構成で
は、ID信号に対しても内符号パリティが付加されている
場合でも第１図の実施例と同等の効果を得られる。

第４図は、本発明の他の実施例による誤り訂正回路の
ブロック図である。本実施例は、第２の配列状態とは異
なる順番でテープ上に記録されている信号を再生、誤り
訂正する訂正装置に関するものであり、本回路内に再生
時の信号配列を第２の信号配列に並びかえるためのメモ
リ５′を備えている。この様な順番に記録すると、テー
プ上のバーストエラーが複数の内符号ブロックに分散さ
れるため、第２の配列のまま記録再生する場合に比較し
て訂正しやすくなる。本回路の入力信号は、SYNC、ID信
号によって所定ブロック毎に区切られており、ID信号を
もとにデータを所定の規則に従い再配列して第２の信号
配列に並び替え、内符号、外符号の誤り訂正を行う。入
力信号は、SYNC,ID検出回路１で信号ブロック単位に分
割されてメモリ５′に格納される。格納されるアドレス
は、データに付随しているID信号を用いてメモリコント
ロール回路４′で生成されるが、ID検出回路１で検出さ
れたIDをID保護回路２で検証して、その周期性などから
正しいIDと判断された場合のみデータの書き込みが行わ
れる。次に、メモリ５から書き込み時とは異なる順序で
信号を読みだし、第２の配列状態にした上で、初段の誤
り訂正回路３にて内符号パリティを用いて誤り訂正を行
う。データを読みだしたあとのメモリ５′の内容は、内
符号パリティについては、メモリ５から読みだした後、
誤り発生回路８′を用いてエラーを含む内符号パリティ
を作成し、メモリ５′のもとのアドレスに書き込む。誤
り発生回路８′の構成は、第２図の従来例で述べた誤り
発生回路８と同様であり、内符号パリティを破壊するこ
とにり、メモリ５′内のデータが更新されないブロック
のデータは初段の誤り訂正回路３で訂正不能と判断され
るようにする。初段の訂正回路３の出力である伝送デー
タ、外符号パリティ、ポインタは、並びかえのためにメ
モリ５に格納される。メモリ５の書き込みアドレスは、
メモリ５′の読みだしアドレスから一意に決まる。次
に、メモリ５から書き込み時とは異なる順序で信号を読
みだし、第一の配列状態にした上で、次段の誤り訂正回
路６にて外符号パリティおよびエラーポインタを用いて
誤り訂正を行う。ここでは、１ブロック中のエラーポイ
ンタの数がパリティワード数以下の所定量以下であれば
ポインタ位置のデータを訂正して出力し、それ以上のエ
ラーポインタを含む場合にはポインタを無視した訂正を
行い、訂正できる場合には訂正し訂正できない場合はエ
ラーポインタをつけてデータを出力する。データを読み
だしたあとのメモリ５の内容は、外符号パリティについ
ては、メモリ５から読みだした後、誤り発生回路８を用
いてエラーを含むパリティを作成し、メモリ５のもとの
アドレスに書き込み、エラーポインタについては、ポイ
ンタセット回路７を用いて、ポインタ読みだし後にメモ
リ５内の記憶内容を更新して、すべてのアドレスのデー
タにエラーがあるようにエラーポインタを１にする。。
これらの回路の構成および目的は、第１図に示した実施
例の場合と同じである。

本実施例では、メモリ５はID信号の検出に無関係に全
アドレスに書き込まれるため、データ読みし後にポイン
タを１にしておいても全ポインタが更新されてしまう。
そのため、メモリ５′からデータを読みだしたあとにメ
モリ５′内の内符号パリティを破壊しておき、メモリ
５′内のデータが更新されない場合には初段の誤り訂正
回路３で訂正不能でエラーポインタに１が出力されるよ
うにしている。そのため、外符号による誤り訂正回路６
ではパリティを無視した訂正を行い、訂正不能として、
エラーポインタとともに出力されるため、古いデータが
正しいデータとして出力されることはない。また、ポー
ズ再生、スロー再生のように同一積符号を複数回読みだ
す場合には、メモリ５′の伝送データ部分のデータは、
ID信号が正しく検出されたブロックのみ更新され、ID信
号が正しく検出されなかったブロックは前回のデータが
残るため、複数回再生した信号のうちIDが正しく検出さ
れたブロックを集めて保存していることになるため、こ
れらのデータを用いて外符号による誤り訂正を行うこと
により、より正しいデータを得ることができる。

［発明の効果］ 以上の説明にあるように本発明では、データ並び替え
用メモリ内のパリティ部分のデータだけを読みだし後に
破壊することにより、１ブロック全部のIDが再生でき
ず、メモリの中のデータが全く更新されない場合を想定
しても、古いデータが誤って出力されることはない。

また、画像をつくる情報信号は破壊されていないため
に、ポーズ再生、スロー再生では、同一トラックから複
数回再生された信号のうち誤りのない信号を集めて積符
号ブロックを作成することができるため、誤りの少ない
画像を得ることが可能となる。

【図面の簡単な説明】 第１図は、本発明の一実施例の誤り訂正装置の信号処理
回路のブロック図、第２図は、本発明の誤り訂正装置の
入力信号である積符号ブロックの概略図、第３図及び第
４図は、本発明の他の実施例による誤り訂正装置の信号
処理回路のブロック図、第５図は、従来例の誤り訂正装
置の信号処理回路のブロック図である。 １……SYNC,ID検出回路、 ２……ID保護回路、 ３……内符号による誤り訂正回路、 ４……メモリコントロール回路、 ５……メモリ、 ６……外符号による誤り訂正回路、 ７……ポインタセット回路、 ８……誤り発生回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル情報信号の所定量毎を、複数個
   の第一の配列状態の信号ブロックに分割し、各々の信号
   ブロックに対して誤り検出、訂正のために外符号パリテ
   ィを付加し、さらに第一の配列状態の信号ブロックとは
   信号の分割方法が異なり、かつ、前記外符号パリティを
   含むことも許される第二の配列状態の信号ブロックに分
   割し、この信号ブロックに対して誤り検出、訂正のため
   の内符号パリティを付加して構成する積符号ブロックか
   らなるデータを、所定の順序で記録し、再生時に再生さ
   れる前記データから前記第一、第二の配列状態の信号ブ
   ロックを形成するために信号記憶手段を用いる誤り訂正
   装置において、 再生時に前記信号記憶手段から前記データを読みだした
   後、前記信号記憶手段の中の前記外符号パリティの部分
   のデータ内容を変更または消去する手段を具備したこと
   を特徴とする誤り訂正装置。
2. 【請求項２】ディジタル情報信号の所定量毎を、複数個
   の第一の配列状態の信号ブロックに分割し、各々の信号
   ブロックに対して誤り検出、訂正のために外符号パリテ
   ィを付加し、さらに第一の配列状態の信号ブロックとは
   信号の分割方法が異なり、かつ、前記外符号パリティを
   含むことも許される第二の配列状態の信号ブロックに分
   割し、この信号ブロックに対して誤り検出、訂正のため
   の内符号パリティを付加して構成する積符号ブロックか
   らなるデータを、所定の順序で記録し、再生時に再生さ
   れる前記データから前記第一、第二の配列状態の信号ブ
   ロックを形成するために信号記憶手段を用いる誤り訂正
   装置において、 再生時に前記信号記憶手段から前記データを読みだした
   後、前記信号記憶手段の中の前記外符号パリティ、内符
   号パリティの部分のデータ内容を変更または消去する手
   段を具備したことを特徴とする誤り訂正装置。