JPH0770177B2 - ディジタル信号再生装置 - Google Patents
ディジタル信号再生装置Info
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- JPH0770177B2 JPH0770177B2 JP59010098A JP1009884A JPH0770177B2 JP H0770177 B2 JPH0770177 B2 JP H0770177B2 JP 59010098 A JP59010098 A JP 59010098A JP 1009884 A JP1009884 A JP 1009884A JP H0770177 B2 JPH0770177 B2 JP H0770177B2
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- Japan
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- signal
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- digital signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディジタル信号の記録方法に係り、特にPCM
レコーダに好適な誤り検出訂正符号の付加方法に関す
る。
レコーダに好適な誤り検出訂正符号の付加方法に関す
る。
アナログ信号をディジタル信号に変換し、このディジタ
ル信号を磁気テープ上に記録するPCMレコーダは、従来
のアナログテープレコーダに比較して飛躍的な音質向上
が可能である。しかし、伝送情報量は約50倍となり、ト
ラック数を増やすか回転ヘッドを用いてテープとヘッド
の相対速度を上げることにより単位時間当りの伝送情報
量を増加させる必要がある。
ル信号を磁気テープ上に記録するPCMレコーダは、従来
のアナログテープレコーダに比較して飛躍的な音質向上
が可能である。しかし、伝送情報量は約50倍となり、ト
ラック数を増やすか回転ヘッドを用いてテープとヘッド
の相対速度を上げることにより単位時間当りの伝送情報
量を増加させる必要がある。
第１図は回転ヘッド方式PCMレコーダの記録パターンで
ある。回転ヘッド方式PCMレコーダでは、記録信号は回
転ヘッドによりテープ１上に斜めに記録される。トラッ
ク２上には、数ワード例えば16ワードを１ブロックとし
た数ブロック、例えば256ブロックのデータが記録され
ている。３は１ブロックを示している。また、第２図は
マルチトラック方式PCMレコーダの記録パターンであ
る。マルチトラック方式PCMレコーダでは、データを複
数のトラック例えば20トラックに分割してテープ１上に
記録する。各トラック２上では、データは数ワードずつ
のブロック３に分割されている。
ある。回転ヘッド方式PCMレコーダでは、記録信号は回
転ヘッドによりテープ１上に斜めに記録される。トラッ
ク２上には、数ワード例えば16ワードを１ブロックとし
た数ブロック、例えば256ブロックのデータが記録され
ている。３は１ブロックを示している。また、第２図は
マルチトラック方式PCMレコーダの記録パターンであ
る。マルチトラック方式PCMレコーダでは、データを複
数のトラック例えば20トラックに分割してテープ１上に
記録する。各トラック２上では、データは数ワードずつ
のブロック３に分割されている。
第３図は、回転ヘッド方式PCMレコーダまたはマルチト
ラック方式PCMレコーダにおけるブロック構成である。
４は同期信号であり、再生時の基準となる。５は制御信
号であり、サンプリング周波数、量子化ビット数等PCM
信号に関連した信号を記録する。６はブロックアドレス
である。すなわち、各ブロックにアドレスを付加してお
くことにより、再生時にデータを順序正しく再生するこ
とができる。８はPCM信号であり、例えばW0〜W15の16ワ
ードを１ブロック内に記録する。
ラック方式PCMレコーダにおけるブロック構成である。
４は同期信号であり、再生時の基準となる。５は制御信
号であり、サンプリング周波数、量子化ビット数等PCM
信号に関連した信号を記録する。６はブロックアドレス
である。すなわち、各ブロックにアドレスを付加してお
くことにより、再生時にデータを順序正しく再生するこ
とができる。８はPCM信号であり、例えばW0〜W15の16ワ
ードを１ブロック内に記録する。
７は制御信号５及びブロックアドレス６に付加された誤
り検出符号であり、例えば単純パリティを用いる。すな
わち、を２を法とする加算とすると、 PC＝Ｃ＆ＤADR によりPCを生成する。また、ｇはPCM信号８に付加され
た誤り検出訂正符号であり、例えば宮川他著「符号理
論」（昭晃堂）に示されるようなリード・ソロモン符号
を用いる。すなわちαをガロア体上の原始元とすると、
第４図に示した行列式を満足するようにP0,P1を決め
る。
り検出符号であり、例えば単純パリティを用いる。すな
わち、を２を法とする加算とすると、 PC＝Ｃ＆ＤADR によりPCを生成する。また、ｇはPCM信号８に付加され
た誤り検出訂正符号であり、例えば宮川他著「符号理
論」（昭晃堂）に示されるようなリード・ソロモン符号
を用いる。すなわちαをガロア体上の原始元とすると、
第４図に示した行列式を満足するようにP0,P1を決め
る。
このように、PCM信号８の他に制御信号５やブロックア
ドレス６にも誤り検出符号７を付加することにより、制
御信号５及びブロックアドレス６の誤りを検出すること
ができ、PCM信号を正しく再生することができる。しか
し、単純パリティ程度の誤り検出符号では検出もれの可
能性がある。例えば、８ビットのパリティを用いる場合
には、検出もれの確率は1/255となり、かなりの頻度で
検出もれが発生する。特に、ブロックアドレス６が誤っ
た場合にはデータの順序がずれてしまい、すなわちイン
ターリーブずれが発生し、異常音の発生の原因となる。
ドレス６にも誤り検出符号７を付加することにより、制
御信号５及びブロックアドレス６の誤りを検出すること
ができ、PCM信号を正しく再生することができる。しか
し、単純パリティ程度の誤り検出符号では検出もれの可
能性がある。例えば、８ビットのパリティを用いる場合
には、検出もれの確率は1/255となり、かなりの頻度で
検出もれが発生する。特に、ブロックアドレス６が誤っ
た場合にはデータの順序がずれてしまい、すなわちイン
ターリーブずれが発生し、異常音の発生の原因となる。
本発明の目的は、ブロックアドレスが誤った場合にもイ
ンターリーブずれによる異常音の発生を防止できるディ
ジタル信号再生装置を提供することにある。
ンターリーブずれによる異常音の発生を防止できるディ
ジタル信号再生装置を提供することにある。
〔発明の概要） 本発明は、ブロックアドレスに誤り検出符号を付加する
と同時にディジタル信号に付加する誤り検出訂正符号に
もブロックアドレスを含ませて記録された信号を再生す
る再生装置において、ブロックアドレスの誤り検出時に
検出もれが発生してもディジタル信号の誤り検出訂正時
にその検出もれを検知し、異常音の発生を防止するもの
である。
と同時にディジタル信号に付加する誤り検出訂正符号に
もブロックアドレスを含ませて記録された信号を再生す
る再生装置において、ブロックアドレスの誤り検出時に
検出もれが発生してもディジタル信号の誤り検出訂正時
にその検出もれを検知し、異常音の発生を防止するもの
である。
以下、本発明の一実施例を第５図により説明する。
第５図は、本発明の誤り検出訂正符号９を生成するため
の行列式である。誤り検出訂正符号P0,P1は、第５図の
行列式を満足するように決定する。すなわち、P0,P1は
ブロックアドレス６及びPCM信号８により生成する。生
成方法としては、まず、 S0＝ADR＋W0＋W1＋………＋W15 S1＝α18・ADR＋α17・W0＋α16・W1＋…α２・W15 を求める。そうすれば、第５図より となり、上式を計算することによりP0、P1を生成するこ
とができる。
の行列式である。誤り検出訂正符号P0,P1は、第５図の
行列式を満足するように決定する。すなわち、P0,P1は
ブロックアドレス６及びPCM信号８により生成する。生
成方法としては、まず、 S0＝ADR＋W0＋W1＋………＋W15 S1＝α18・ADR＋α17・W0＋α16・W1＋…α２・W15 を求める。そうすれば、第５図より となり、上式を計算することによりP0、P1を生成するこ
とができる。
このように、誤り検出訂正符号９を生成する符号ブロッ
クにブロックアドレス６を含めることにより、ブロック
アドレス６に誤りがあり、誤り検出符号７による誤り検
出時に検出もれが生じても、誤り検出訂正符号９による
誤り検出時に検出することができる。
クにブロックアドレス６を含めることにより、ブロック
アドレス６に誤りがあり、誤り検出符号７による誤り検
出時に検出もれが生じても、誤り検出訂正符号９による
誤り検出時に検出することができる。
第６図は、本発明によりPCM信号の記録を行なう記録装
置の一例である。第６図において11は同期信号生成回
路、12は制御信号生成回路、13はRAM、14はRAMのアドレ
ス制御回路、15はPC生成回路、17はP0,P1生成回路、1
6、18は信号切換回路、19は記録回路である。入力端子1
0より入力されたPCM信号８は、まずRAM13に記憶され
る。そして、記録時にW0,W1,………,W15の順序でRAM13
より読み出される。アドレス制御回路14は、RAM13をア
クセスする時のアドレスを生成する回路である。また、
ブロックアドレス６もこの回路により生成する。すなわ
ち、RAM13よりPCM信号８を読み出す時のアドレスよりど
のブロックのデータを読み出しているかわかるため、ブ
ロックアドレス６を生成することができる。PC生成回路
15では、制御信号生成回路12で生成された制御信号５及
びアドレス制御回路14で生成されたブロックアドレス６
より誤り検出符号PCを生成する。また、P0,P1生成回路1
7では、ブロックアドレス６及びRAM13より読み出される
PCM信号８より誤り検出訂正符号P0,P1を生成する。信号
切換回路18は、上記各回路の出力を順次切換えて第３図
に示した１ブロックのデータを構成するためのものであ
る。
置の一例である。第６図において11は同期信号生成回
路、12は制御信号生成回路、13はRAM、14はRAMのアドレ
ス制御回路、15はPC生成回路、17はP0,P1生成回路、1
6、18は信号切換回路、19は記録回路である。入力端子1
0より入力されたPCM信号８は、まずRAM13に記憶され
る。そして、記録時にW0,W1,………,W15の順序でRAM13
より読み出される。アドレス制御回路14は、RAM13をア
クセスする時のアドレスを生成する回路である。また、
ブロックアドレス６もこの回路により生成する。すなわ
ち、RAM13よりPCM信号８を読み出す時のアドレスよりど
のブロックのデータを読み出しているかわかるため、ブ
ロックアドレス６を生成することができる。PC生成回路
15では、制御信号生成回路12で生成された制御信号５及
びアドレス制御回路14で生成されたブロックアドレス６
より誤り検出符号PCを生成する。また、P0,P1生成回路1
7では、ブロックアドレス６及びRAM13より読み出される
PCM信号８より誤り検出訂正符号P0,P1を生成する。信号
切換回路18は、上記各回路の出力を順次切換えて第３図
に示した１ブロックのデータを構成するためのものであ
る。
記録時には、まず、信号切換回路18で同期信号生成回路
11、制御信号生成回路12、アドレス制御回路14のブロッ
クアドレス出力、PC生成回路15を順次選択して第３図の
４〜７のデータを出力する。この時、信号切換回路16は
アドレス制御回路14のブロックアドレス出力を選択して
おり、P0,P1生成回路17にはブロックアドレス６が入力
される。次に、信号切換回路18でRAM13を選択し、RAM13
よりW0,W1,………,W15を順次読み出す。この時、信号切
換回路16はRAM13を選択しており、P0,P1生成回路17にも
W0,W1,………,W15が入力される。そして、W15が入力さ
れ終わった時点でP0及びP1が生成される。最後に、信号
切換回路18でP0,P1生成回路17を選択し、P0,P1を出力す
る。このようにして第３図のようなブロックに構成され
た信録信号は、記録回路19により変調等の所定の処理を
行なった後に記録ヘッド20により磁気テープ上に記録さ
れる。
11、制御信号生成回路12、アドレス制御回路14のブロッ
クアドレス出力、PC生成回路15を順次選択して第３図の
４〜７のデータを出力する。この時、信号切換回路16は
アドレス制御回路14のブロックアドレス出力を選択して
おり、P0,P1生成回路17にはブロックアドレス６が入力
される。次に、信号切換回路18でRAM13を選択し、RAM13
よりW0,W1,………,W15を順次読み出す。この時、信号切
換回路16はRAM13を選択しており、P0,P1生成回路17にも
W0,W1,………,W15が入力される。そして、W15が入力さ
れ終わった時点でP0及びP1が生成される。最後に、信号
切換回路18でP0,P1生成回路17を選択し、P0,P1を出力す
る。このようにして第３図のようなブロックに構成され
た信録信号は、記録回路19により変調等の所定の処理を
行なった後に記録ヘッド20により磁気テープ上に記録さ
れる。
第７図は、本発明により記録された記録信号の再生を行
なう再生装置の一例である。第７図において、23は再生
回路、24は同期信号検出回路、26は誤り演出回路、27は
フラグRAM、28は誤り訂正回路、29は信号処理回路であ
る。
なう再生装置の一例である。第７図において、23は再生
回路、24は同期信号検出回路、26は誤り演出回路、27は
フラグRAM、28は誤り訂正回路、29は信号処理回路であ
る。
再生ヘッド22で再生された信号は、再生回路23で信号増
幅、復調等の処理を行なった後に、バスライン25を通し
て同期信号検出回路24、誤り検出回路26及びRAM13に入
力される。同期信号検出回路24では、同期信号４の検出
を行なう。この同期信号４は再生時の各動作の基準とな
るものである。誤り検出回路26では、制御信号５、ブロ
ックアドレス６及び誤り検出符号７を入力し、誤り検出
符号７による誤り検出を行なう。そして、誤り無しと判
断された場合には、制御信号５は信号処理回路29に、ブ
ロックアドレス６はアドレス制御回路14に出力される。
アドレス制御回路14では、上記ブロックアドレスを基に
してRAM13の所定の位置にPCM信号８及び誤り検出訂正符
号９を記憶する。RAM13に一旦記憶されたPCM信号８及び
誤り検出訂正符号９は、その後に読み出されて誤り検出
訂正回路28に入力される。また、読み出し時のRAMアド
レスよりブロックアドレスを生成し、同時に誤り検出訂
正回路28に入力する。そして、誤り検出訂正符号９によ
り誤り検出を行ない、訂正が可能であれば誤り訂正を行
なう。この時、誤りが検出された場合、あるいは訂正不
能となった場合には、誤り検出フラグをフラグRAM27に
記憶する。誤り検出訂正回路28における誤り検出訂正が
終わった後に、PCM信号８は信号処理回路27に入力さ
れ、フラグRAM27に記憶されている誤り検出フラグを用
いた誤り補正、制御信号５による信号処理等を行なった
後に出力端子30に出力される。なお、誤り検出訂正符号
９の他に第２の誤り検出訂正符号がPCM符号８に付加さ
れている場合には、この信号処理回路で第２の誤り検出
訂正符号及び誤り検出フラグを用いた第２の誤り訂正を
行なうことになる。
幅、復調等の処理を行なった後に、バスライン25を通し
て同期信号検出回路24、誤り検出回路26及びRAM13に入
力される。同期信号検出回路24では、同期信号４の検出
を行なう。この同期信号４は再生時の各動作の基準とな
るものである。誤り検出回路26では、制御信号５、ブロ
ックアドレス６及び誤り検出符号７を入力し、誤り検出
符号７による誤り検出を行なう。そして、誤り無しと判
断された場合には、制御信号５は信号処理回路29に、ブ
ロックアドレス６はアドレス制御回路14に出力される。
アドレス制御回路14では、上記ブロックアドレスを基に
してRAM13の所定の位置にPCM信号８及び誤り検出訂正符
号９を記憶する。RAM13に一旦記憶されたPCM信号８及び
誤り検出訂正符号９は、その後に読み出されて誤り検出
訂正回路28に入力される。また、読み出し時のRAMアド
レスよりブロックアドレスを生成し、同時に誤り検出訂
正回路28に入力する。そして、誤り検出訂正符号９によ
り誤り検出を行ない、訂正が可能であれば誤り訂正を行
なう。この時、誤りが検出された場合、あるいは訂正不
能となった場合には、誤り検出フラグをフラグRAM27に
記憶する。誤り検出訂正回路28における誤り検出訂正が
終わった後に、PCM信号８は信号処理回路27に入力さ
れ、フラグRAM27に記憶されている誤り検出フラグを用
いた誤り補正、制御信号５による信号処理等を行なった
後に出力端子30に出力される。なお、誤り検出訂正符号
９の他に第２の誤り検出訂正符号がPCM符号８に付加さ
れている場合には、この信号処理回路で第２の誤り検出
訂正符号及び誤り検出フラグを用いた第２の誤り訂正を
行なうことになる。
誤り検出回路26における誤り検出で誤りが検出された場
合には制御信号５及びブロックアドレス６が得られな
い。また、検出もれが生じた場合には、制御信号５また
はブロックアドレス６が誤ったまま出力されることにな
る。制御信号５については、同じ情報を異なるブロック
に多重書きしておくことで対処できる。しかし、ブロッ
クアドレス６は各ブロックで値が異なるため、多重書き
による対処はできない。そこで、ブロックアドレス６が
得られない場合には、それ以前に求められたブロックア
ドレスにより推定した値を用いることになる。この値が
誤っている場合あるいは検出もれによって誤ったブロッ
クアドレスがアドレス制御回路14に入力された場合に
は、データをRAM13上の誤った位置に書き込むことにな
る。すなわち、再生信号の順序がずれてしまうが、誤り
検出訂正符号９はブロックアドレス６も含めて生成され
ているため、誤り検出訂正回路28における誤り検出でブ
ロックアドレスの誤りを検出することができる。そし
て、誤った位置に書き込まれたデータには誤り検出フラ
グが付加されるため、順序のずれているデータがそのま
ま出力されてしまうのを、あるいは、順序のずれている
データによって第２の訂正を行なったために誤訂正が生
じてしまうのを防止することができる。
合には制御信号５及びブロックアドレス６が得られな
い。また、検出もれが生じた場合には、制御信号５また
はブロックアドレス６が誤ったまま出力されることにな
る。制御信号５については、同じ情報を異なるブロック
に多重書きしておくことで対処できる。しかし、ブロッ
クアドレス６は各ブロックで値が異なるため、多重書き
による対処はできない。そこで、ブロックアドレス６が
得られない場合には、それ以前に求められたブロックア
ドレスにより推定した値を用いることになる。この値が
誤っている場合あるいは検出もれによって誤ったブロッ
クアドレスがアドレス制御回路14に入力された場合に
は、データをRAM13上の誤った位置に書き込むことにな
る。すなわち、再生信号の順序がずれてしまうが、誤り
検出訂正符号９はブロックアドレス６も含めて生成され
ているため、誤り検出訂正回路28における誤り検出でブ
ロックアドレスの誤りを検出することができる。そし
て、誤った位置に書き込まれたデータには誤り検出フラ
グが付加されるため、順序のずれているデータがそのま
ま出力されてしまうのを、あるいは、順序のずれている
データによって第２の訂正を行なったために誤訂正が生
じてしまうのを防止することができる。
第８図及び第９図は、本発明の第２の誤り検出訂正を付
加した場合の符号構成の一実施例である。
加した場合の符号構成の一実施例である。
第８図は、回転ヘッド方式PCMレコーダの符号構成であ
る。第８図は、１トラックのデータ（例えば、256ブロ
ックのデータ）を示しており、31が第３図に示した１ブ
ロックである。第２の誤り検出訂正符号Q0,Q1,Q2,Q3はQ
33の部分、すなわち所定のブロックの８の部分に記録さ
れており、第２の符号ブロックは32のように、例えば12
ワードのPCM信号及びQ0,Q1,Q2,Q3により構成されてい
る。
る。第８図は、１トラックのデータ（例えば、256ブロ
ックのデータ）を示しており、31が第３図に示した１ブ
ロックである。第２の誤り検出訂正符号Q0,Q1,Q2,Q3はQ
33の部分、すなわち所定のブロックの８の部分に記録さ
れており、第２の符号ブロックは32のように、例えば12
ワードのPCM信号及びQ0,Q1,Q2,Q3により構成されてい
る。
第９図は、マルチトラック方式PCMレコーダの符号構成
である。第９図の実施例では、PCM信号８は24ワードで
１ブロックを構成している。マルチトラック方式PCMレ
コーダでは、所定のトラックの８部分に第２の誤り検出
訂正符号が記録されており、テープの幅方向の各ワード
によって、例えば16トラックのPCM信号及び４トラック
のQ0,Q1,Q2,Q3により第２の符号ブロックが構成されて
いる。
である。第９図の実施例では、PCM信号８は24ワードで
１ブロックを構成している。マルチトラック方式PCMレ
コーダでは、所定のトラックの８部分に第２の誤り検出
訂正符号が記録されており、テープの幅方向の各ワード
によって、例えば16トラックのPCM信号及び４トラック
のQ0,Q1,Q2,Q3により第２の符号ブロックが構成されて
いる。
第10図は、第９図の符号構成にさらにインターリーブを
行なったものである。第10図では、１区画が第９図の31
に示した１ブロックを示している。第９図の32に示した
第２の符号ブロックは、L0,L1,……,L7,R0,R1,……R7,Q
0,Q1,Q2,Q3の各ブロックに含まれるデータによって構成
される。このように、第２の誤り検出訂正符号を付加す
る時にインターリーブを行なうことにより、ドロップア
ウト等によって生じるバーストエラーに対処することが
できる。
行なったものである。第10図では、１区画が第９図の31
に示した１ブロックを示している。第９図の32に示した
第２の符号ブロックは、L0,L1,……,L7,R0,R1,……R7,Q
0,Q1,Q2,Q3の各ブロックに含まれるデータによって構成
される。このように、第２の誤り検出訂正符号を付加す
る時にインターリーブを行なうことにより、ドロップア
ウト等によって生じるバーストエラーに対処することが
できる。
以上述べたように、P0,P1の他に第２の誤り検出訂正符
号を付加し、また、インターリーブを行なうことによ
り、誤り検出能力及び誤り訂正能力を向上させることが
できるが、前述したように、ブロックアドレスの誤りに
よってブロック31の順序がずれてしまった場合には、第
２の符号ブロック内に異なる符号ブロックのデータが入
ってきてしまい、第２の誤り訂正において誤訂正が発生
しやすくなる。しかし、本発明によれば、異なる符号ブ
ロックのデータには誤り検出フラグが付加されているた
め、第２の誤り訂正においてそのデータを検出すること
ができ誤訂正を防止することができる。
号を付加し、また、インターリーブを行なうことによ
り、誤り検出能力及び誤り訂正能力を向上させることが
できるが、前述したように、ブロックアドレスの誤りに
よってブロック31の順序がずれてしまった場合には、第
２の符号ブロック内に異なる符号ブロックのデータが入
ってきてしまい、第２の誤り訂正において誤訂正が発生
しやすくなる。しかし、本発明によれば、異なる符号ブ
ロックのデータには誤り検出フラグが付加されているた
め、第２の誤り訂正においてそのデータを検出すること
ができ誤訂正を防止することができる。
本発明によれば、ブロックアドレスに付加されている誤
り検出符号による誤り検出に検出もれが生じ、データの
順序がずれてしまった場合でも、PCM信号の誤り検出訂
正時にそのずれを検出することができ、順序のずれたデ
ータをそのまま出力してしまう、あるいは、順序のずれ
たデータによる誤り訂正を行なったために生じる誤訂正
を防止することができる。
り検出符号による誤り検出に検出もれが生じ、データの
順序がずれてしまった場合でも、PCM信号の誤り検出訂
正時にそのずれを検出することができ、順序のずれたデ
ータをそのまま出力してしまう、あるいは、順序のずれ
たデータによる誤り訂正を行なったために生じる誤訂正
を防止することができる。
第１図は回転ヘッド方式PCMレコーダの記録パターン
図、第２図はマルチトラック方式PCMレコーダの記録パ
ターン図、第３図はPCMレコーダのブロック構成図、第
４図は従来の誤り検出訂正符号を生成するための行列を
示す図、第５図は本発明の誤り検出訂正符号を生成する
ための行列を示す図、第６図は本発明による記録を行な
う記録装置の図、第７図は再生装置の図、第８図は回転
ヘッドPCMレコーダの符号構成図、第９図はマルチトラ
ック方式PCMレコーダの符号構成図、第10図はマルチト
ラック方式PCMレコーダのインターリーブ図である。 ４……同期信号 ５……制御信号 ６……ブロックアドレス ７……誤り検出符号 ８……PCM信号 ９……誤り検出訂正符号 11……同期信号生成回路 12……制御信号生成回路 13……RAM 14……アドレス制御回路 15……PC生成回路 17……P0,P1生成回路 16,18……信号切換回路
図、第２図はマルチトラック方式PCMレコーダの記録パ
ターン図、第３図はPCMレコーダのブロック構成図、第
４図は従来の誤り検出訂正符号を生成するための行列を
示す図、第５図は本発明の誤り検出訂正符号を生成する
ための行列を示す図、第６図は本発明による記録を行な
う記録装置の図、第７図は再生装置の図、第８図は回転
ヘッドPCMレコーダの符号構成図、第９図はマルチトラ
ック方式PCMレコーダの符号構成図、第10図はマルチト
ラック方式PCMレコーダのインターリーブ図である。 ４……同期信号 ５……制御信号 ６……ブロックアドレス ７……誤り検出符号 ８……PCM信号 ９……誤り検出訂正符号 11……同期信号生成回路 12……制御信号生成回路 13……RAM 14……アドレス制御回路 15……PC生成回路 17……P0,P1生成回路 16,18……信号切換回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 20/18 ５７４ Ｋ 9074−5Ｄ Ｈ 9074−5Ｄ (72)発明者 荒井 孝雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (56)参考文献 特開 昭58−19712（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ディジタル信号に、再生時の基準となる同
期信号と、上記ディジタル信号の順序を識別する識別信
号と、上記識別信号の誤りを検出する誤り検出符号と、
上記ディジタル信号と上記識別信号の誤り検出または／
及び誤り訂正を行う誤り検出訂正符号を付加して記録さ
れたディジタル信号を再生する再生装置において、 前記誤り検出符号により再生された識別信号の誤りを検
出する誤り検出装置と、 前記検出装置によって誤りが検出されない場合には再生
ディジタル信号及び誤り検出訂正符号を前記再生された
識別信号の値に対応した所定の位置に記憶し、前記検出
装置によって誤りが検出された場合には再生ディジタル
信号及び誤り検出訂正符号をそれ以前に再生された識別
信号の値より推定した識別信号の値に対応した所定の位
置に記憶する記憶装置と、 前記記憶装置に記憶されているディジタル信号と上記再
生された識別信号または推定した識別信号を上記誤り検
出訂正符号を用いて上記ディジタル信号の誤り検出また
は／及び誤り訂正を行い、前記再生された識別信号また
は推定した識別信号に誤りが検出された場合には対応し
たディジタル信号が誤っていることを示す情報を付加す
る誤り検出訂正装置を設けたことを特徴とするディジタ
ル信号再生装置。 - 【請求項２】上記誤り検出訂正装置では、上記記憶装置
に記憶されたディジタル信号と上記記憶装置のアドレス
と上記誤り検出訂正符号を用いて上記ディジタル信号の
誤り検出または／及び誤り訂正を行うことを特徴とする
特許請求の範囲第１項記載のディジタル信号再生装置。
Priority Applications (4)
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|---|---|---|---|
| JP59010098A JPH0770177B2 (ja) | 1984-01-25 | 1984-01-25 | ディジタル信号再生装置 |
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| EP85100696A EP0150811B1 (en) | 1984-01-25 | 1985-01-24 | Method and apparatus for recording digital signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010098A JPH0770177B2 (ja) | 1984-01-25 | 1984-01-25 | ディジタル信号再生装置 |
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|---|---|
| JPS615477A JPS615477A (ja) | 1986-01-11 |
| JPH0770177B2 true JPH0770177B2 (ja) | 1995-07-31 |
Family
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Family Applications (1)
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|---|---|---|---|
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Country Status (4)
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| JP (1) | JPH0770177B2 (ja) |
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