JPH043526A - 誤り訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ディジタルＶＴＲなどに用いられるディジタ
ル情報信号の符号誤り訂正装置に関わり、特に符号誤り
が多く発生する場合にでも誤信号が出力されることのな
いような誤り訂正装置に係わる。

［従来の技術］ 従来の訂正能力の高い誤り訂正装置は、特開昭５７−１
０５６１号公報記載のように、伝送データを２重に符号
化し、第二の誤り訂正ブロックを復号した後、訂正でき
ない誤りについては、そのブロック内の各ワードにポイ
ンタを付加し、第一の誤り訂正ブロック復号時に、この
ポインタの状態を判別することにより誤り訂正能力を高
め、誤り検出ミス、誤訂正の発生を防止していた。

第５図に本従来技術による信号処理回路の一例を示す。

本従来例の回路に入力されるデータは、第２図に示すよ
うな積符号ブロックを構成している。第２図中１３は伝
送データ群、１４は外符号パリティ群、１５は内符号パ
リティ群である。マトリックス状に整理された伝送デー
タ群１３の図中縦方向第一列に並んでいる信号要素ａ１
１．　α２１、−１重ｍｌに対して、リードソロモン符
号等の規則に従い、外符号パリティα１１、α２１−α
に１が付加されている。第二列以下の信号要素に対して
も、同様の規則に従い外符号パリティが付加されている
。一方、伝送データ群Ｉ３の図中水平方向に並んでいる
信号要素、ａ　１．１、ａｌ２−ａｌ、ｎに対して、や
はりリードソロモン符号等の規則に従い内符号パリティ
β１１β１１が付加されている。内符号パリティは、第
二列以下、および外符号パリティ１４に対しても付加さ
れている。この伝送データ群１３、外符号パリティ１４
、および内符号パリティ１５より、積符号ブロックが構
成されている。ここでは、同図中縦方向の信号配列１１
を第一の信号配列とし、横方向の信号配列１２を第二の
信号配列として以下説明する。

第５図に示した本従来回路に入力される信号は、信号ブ
ロックの先頭を示す５ＹＮＣ信号、積符号中の信号の位
置を示すＩＤ信号、第二の配列状態に並んだ伝送データ
および内符号パリティから成る。外符号パリティは所定
のブロック中の伝送データの位置に配置されている。第
二の配列状態で再生された信号は、５ＹＮＣ，ＩＤ検出
回路１でブロックごとに区切られ、初段の誤り訂正回路
３で内符号パリティを用いてブロック単位に誤り訂正が
なされる。訂正回路３からは、訂正後のデータ、外符号
パリティ、エラーポインタが出力される。エラーポイン
タは、０の場合には入力ブロックが誤り訂正可能で訂正
後の出力にエラーが無いことを示し、１の場合には入力
ブロックが訂正不可能で訂正後の出力にエラーがあるこ
とを示している。訂正回路３の出力である伝送データ、
外符号パリティ、エラーポインタは、並びかえのために
メモリ５に格納される。格納されるアドレスは、データ
に付随しているＩＤ信号を用いてメモリコントロール回
路４で生成されるが、ＩＤ検出回路１で検出されたＩＤ
をＩＤ保護回路２で検証して、その周期性などから正し
いＩＤと判断された場合のみデータの書き込みが行われ
る。次に、メモリ５から書き込み時とは異なる順序で信
号を読みだし、第一の配列状態にした上で、次段の誤り
訂正回路６にて外符号パリティを用いて誤り訂正を行う
。その際、上記のポインタを用いて誤り箇所を特定する
ことにより、誤り訂正能力を高め誤訂正の可能性を低く
することができる。すなわち、リードソロモン符号では
、誤り箇所が判っていない信号を訂正する場合にはパリ
ティワード数の半分のワード数の誤りまでしか訂正でき
ないのに対し、あらかじめ誤り位置がわかっている場合
には、パリティのワード数だけの誤りを訂正することが
可能であるため、ポインタの数がパリティ数以下であれ
ばポインタ位置のデータを訂正することが可能であり、
ポインタの数がそれ以上であっても、ポインタの位置の
データでも正しい可能性があるため、ポインタを無視す
ることでパリティ数の半分の誤りまでは訂正可能となる
。本従来技術では、この２種類の訂正方法をポインタの
数に応じて切り替えて使用し、誤り訂正能力を向上させ
ている。

二の従来技術は、符号誤りが比較的多い場合においても
誤り検出ミス、誤訂正の発生を防止することにより、再
生信号に重大な影響がでないようにするに留まるもので
ある。そのため、上記ＩＤ信号が誤りであった場合には
メモリ上の誤ったアドレス位置にデータを書き込むこと
になるため、誤検出が増加し、さらに本来書き込むはず
のアドレスには１ブロツク前のデータが残り、このデー
タにエラーポインタがない場合には正しいデータとして
扱われるため、訂正ミスの原因となっていた。現在実用
化されているヘリカルスキャンディジタルオーディオテ
ープレコーダー（Ｒ−ＤＡＴ）では、この点を改良する
ために、メモリ中のポインタを読み出すたびに１にセッ
トして前ブロックのデータであることを表示し、さらに
、ポインタを無視した訂正でもエラーと判断されるよう
に、特開平１−２５１９２２号公報にあるように１ブロ
ツクのデータ処理が終了する毎にメモリ中のデータをす
べて消去し、前ブロックのデータが出力されることを防
止する方法が考案されている。

［発明が解決しようとする課題］ 上記改良方法は、Ｒ−ＤＡＴの再生処理では有効な手段
である。しかし、ディジタルＶＴＲではスロー再生、ポ
ーズ再生などのように、テープが静止あるいは通常走行
に比して非常にゆるやかに走行している場合は同一フロ
ックのデータを連続して複数回再生処理する場合がある
ため、上記従来方法をそのまま適用すると、スロー再生
、ポーズ再生で再生画像の画質が劣化する原因となる。

すなわち、スロー再生、ポーズ再生では同一トラックの
データを複数回再生するため、１回目の再生で誤りであ
った信号でも、２回目以降の再生で正しく再生される可
能性があり、１回目、２回目の再生データから正しいデ
ータを集めて積符号ブロックを形成し誤り訂正を行うこ
とにより、より多くの正しいデータを得ることができる
。ポーズ再生、スロー再生では通常速再生よりもデータ
エラーが多くなるため、こうした処理が必要となる。

しかし上記従来方法では、データを読み出すごとにメモ
リ内のデータを消去するため、二回目以降の再生時に一
回目のデータを利用できず、誤りの多い画像データとな
り画質劣化を生しる。

本発明の目的は、上述のようなポーズ再生、スロー再生
での画質劣化をおこすことなく、かつＩＤ信号が検出で
きない場合でも誤訂正をなくし誤った信号の出力を防ぐ
ことにある。

［課題を解決するための手段］ 上記目的は、データを書き込む前に、メモリ中のポイン
タをセットしておくともに、メモリ内のパリティの部分
のデータを消去または破壊しておき、外符号パリティに
よるポインタを無視した訂正で誤りと判断されるように
することにより、達成される。

［作用］ 本方法によれば、１ブロック全部のＩＤが再生できず、
メモリの中のデータが全く更新されない場合を想定して
も、外符号パリティは破壊されているために外符号パリ
ティによるポインタを無視した訂正ですべて誤りと判断
され、古いデータが正しいデータと誤認識されて出力さ
れることばなしＡｏ また、画像をつくる情報信号は破壊されていないために
、ポーズ再生、スロー再生では、同一トラックから複数
回再生された信号のうち誤りのない信号を集めて積符号
ブロックを作成することができるため、誤りの少ない画
像を得ることが可能となる。

［実施例］ 本発明の実施例を図面を用いて説明する。

第１図は、本発明の一実施例による誤り訂正回路のブロ
ック図である。本実施例の回路に入力される信号は、前
述の従来例回路に入力される信号と同一の書式に従う信
号であり、第２図に示しである。この信号は、テープ上
に第２の配列状態の順番に記録されている。第二の配列
状態で再生された信号は、５ＹＮＣ，ＩＤ検出回路１で
ブロックごとに区切られ、初段の誤り訂正回路３で内符
号パリティを用いてブロック単位に誤り訂正がなされる
。初段の訂正回路３からは、訂正後の伝送データ、外符
号パリティ、エラーポインタが出力される。エラーポイ
ンタは、Ｏの場合には入力ブロックが誤り訂正可能で訂
正後の出力にエラーが無いことを示し、１の場合には入
力ブロックが訂正不可能で訂正後の出力にエラーがある
ことを示している。初段の訂正回路３の出力である伝送
データ、外符号パリティ、エラーポインタは、並びかえ
のためにメモリ５に格納される。格納されるアドレスは
、データに付随しているＩＤ信号を用いてメモリコント
ロール回路４で生成されるが、ＩＤ検出回路１で検出さ
れたＩＤをＩＤ保護回路２で検証して、その周期性など
から正しいＩＤと判断された場合のみデータの書き込み
が行われる。

次に、メモリ５から書き込み時とは異なる順序で信号を
読みだし、第一の配列状態にした上で、次段の誤り訂正
回路６にて外符号パリティおよびエラーポインタを用い
て誤り訂正を行う。ここでは。

１ブロツク中のエラーポインタの数がパリティワード数
以下の所定量以下であればポインタ位置のデータを訂正
して出力し、それ以上のエラーポインタを含む場合には
ポインタを無視した訂正を行い、訂正できる場合には訂
正し訂正できない場合はエラーポインタを付加してデー
タを出力する。

データを読みだしたあとのメモリ５の内容は、外符号パ
リティについては、メモリ５から読みだした後、誤り発
生回路８を用いてエラーを含むパリティを作成し、メモ
リ５のもとのアドレスに書き込む。誤り発生回路８は、
一部のビットまたはすべてのビットを反転させる構成に
より実現可能であるが１回路の簡略化のためには、一部
のビットまたはすべてのビットをＯまたは１に固定する
ことによってもほぼ同等の効果を得ることは可能である
。さらに外符号パリティのアドレスのメモリを独立して
設け、このメモリ全体を消去することにより、より容易
に外符号パリティを破壊することができる。エラーポイ
ンタについては、ポインタセット回路７を用いて、ポイ
ンタ読みだし後にメモリ５内の記憶内容を更新して、す
べてのアドレスのデータにエラーがあるようにポインタ
を１にする。外符号パリティの破壊、ニラ−ポインタの
セットは、メモリからの読みだし直後にアドレスを変更
せずに行うことにより特別なアドレス発生回路を設けず
に実現可能であるが、高速で読み出す必要のある場合に
は積符号ブロックのすべてのデータを読みだした後にデ
ータを書き換えることも有効である。

本実施例では、ＩＤが正確に検出されないためにメモリ
５中のデータが全く更新されない場合には、メモリ中の
エラーポインタが全て１であるため、外符号による誤り
訂正回路６ではポインタを無視した訂正がなされ、外符
号パリティが破壊されているために全て誤った信号と判
断され、古いデータが正しいデータとして出力されるこ
とが無くなる。また、ポーズ再生、スロー再生のように
同一積符号を複数回読みだす場合には、伝送データ部分
はＩＤ信号が正しく検出されたブロックのみ更新され、
ＩＤ信号が正しく検出されなかったブロックは前回のデ
ータが残るため、複数回再生した信号のうちＩＤが正し
く検出されたブロックを集めて保存していることになる
ため、これらのデータを用いて外符号による誤り訂正を
行うことにより、より正しいデータを得ることができる
。

第３図は、本発明の他の実施例による誤り訂正回路のブ
ロック図であり、ＩＤ信号と伝送データの両方に対して
内符号パリティが付加されている例である。第二の配列
状態で再生された信号は、５ＹＮＣ検出回路９でブロッ
クごとに区切られ、初段の誤り訂正回路３で内符号パリ
ティを用いてブロック単位に誤り訂正がなされる。訂正
回路３からは、訂正後のＩＤ、伝送データ、外符号パリ
ティ、エラーポインタが出力される。このうち、ＩＤデ
ータのみをＩＤ検出、保護回路１０で検出し、ＩＤの周
期性などから正しいＩＤであるかを判断する。その際に
、初段の訂正回路３から出力されるエラーポインタを参
照することにより、よりが正しいかどうかをより正確に
判断することが可能となる。初段の訂正回路３の出力で
あるデータ、外符号パリティ、ポインタは、並びかえの
ためにメモリ５に格納される。格納されるアドレスは、
ＩＤ検出保護回路１０の出力のＩＤ信号を用いてメモリ
コントロール回路４で生成される。次に、メモリ５から
書き込み時とは異なる順序で信号を読みだし、第一の配
列状態にした上で、次段の誤り訂正回路６にて外符号パ
リティおよびニラ−ポインタを用いて誤り訂正を行う。

ここでは、ｌブロック中のエラーポインタの数がパリテ
ィワード゛数似下の所定量以下であればポインタ位置の
データを訂正して出力し、それ以上のエラーポインタを
含む場合にはポインタを無視した訂正を行い、訂正でき
る場合には訂正し訂正できない場合はエラーポインタを
つけてデータを出力する。

データを読みだしたあとのメモリ５の内容は、外符号パ
リティについては、メモリ５から読みだした後、誤り発
生回路８を用いてエラーを含むパリティを作成し、メモ
リ５のもとのアドレスに書き込み、エラーポインタにつ
いては、ポインタセット回路７を用いて、ポインタ読み
だし後にメモリ５内の記憶内容を更新して、すべてのア
ドレスのデータにエラーがあるようにエラーポインタを
１にする。これらの回路の構成および目的は、第１図に
示した実施例の場合と同じである。この回路構成では、
ＩＤ信号に対しても内符号パリティが付加されている場
合でも第１図の実施例と同等の効果を得られる。

第４図は、本発明の他の実施例による誤り訂正回路のブ
ロック図である６本実施例は、第２の配列状態とは異な
る順番でテープ上に記録されている信号を再生、誤り訂
正する訂正装置に関するものであり、本回路内に再生時
の信号配列を第２の信号配列に並びかえるためのメモリ
５′を備えている。この様な順番に記録すると、テープ
上のバーストエラーが複数の内符号ブロックに分散され
るため、第２の配列のまま記録再生する場合に比較して
訂正しやすくなる。本回路の入力信号は、５ＹＮＣ１Ｉ
Ｄ信号によって所定ブロック毎に区切られており、ＩＤ
信号をもとにデータを所定の規則に従い再配列して第２
の信号配列に並び替え、内符号、外符号の誤り訂正を行
う。入力信号は、５ＹＮＣ，ＩＤ検出回路１で信号ブロ
ック単位に分割されてメモリ５′に格納される。格納さ
れるアドレスは、データに付随しているＩＤ信号を用い
てメモリコントロール回路４“で生成されるが、ＩＤ検
出回路１て検出されたＩＤを■Ｄｓ護回路２で検証して
、その周期性などから正しいＩＤと判断された場合のみ
データの書き込みが行われる。

次に、メモリ５から書き込み時とは異なる順序で信号を
読みだし、第２の配列状態にした上で、初段の誤り訂正
回路３にて内符号パリティを用いて誤り訂正を行う。デ
ータを読みだしたあとのメモリ５′の内容は、内符号パ
リティについては、メモリ５から読みだした後、誤り発
生回路８′を用いてエラーを含む内符号パリティを作成
し、メモリ５′のもとのアドレスに書き込む。誤り発生
回路８′の構成は、第２図の従来例で述べた誤り発生回
路８と同様であり、内符号パリティを破壊することにり
、メモリ５′内のデータが更新されないブロックのデー
タは初段の誤り訂正回路３で訂正不能と判断されるよう
にする。初段の訂正回路３の出力である伝送データ、外
符号パリティ、ポインタは、並びかえのためにメモリ５
に格納される。メモリ５の書き込みアドレスは、メモリ
５′の読みだしアドレスから一意に決まる。次に、メモ
リ５から書き込み時とは異なる順序で信号を読みだし、
第一の配列状態にした上で、次段の誤り訂正回路６にて
外符号パリティおよびエラーポインタを用いて誤り訂正
を行う。ここでは、ｌブロック中のエラーポインタの数
がパリティワード数以下の所定量以下であればポインタ
位置のデータを訂正して出力し、それ以上のエラーポイ
ンタを含む場合にはポインタを無視した訂正を行い、訂
正できる場合には訂正し訂正できない場合はニラ−ポイ
ンタをつけてデータを出力する。データを読みだしたあ
とのメモリ５の内容は、外符号パリティについては、メ
モリ５から読みだした後、誤り発生回路８を用いてエラ
ーを含むパリティを作成し、メモリ５のもとのアドレス
に書き込み、エラーポインタについては、ポインタセッ
ト回路７を用いて、ポインタ読みだし後にメモリ５内の
記憶内容を更新して、す入てのアドレスのデータにエラ
ーがあるようにエラーポインタを１にする。。

これらの回路の構成および目的は、第１図に示した実施
例の場合と同じである、 本実施例では、メモリ５はＩＤ信号の検出に無関係に全
アドレスに書き込まれるため、データ読みだし後にポイ
ンタを１にしておいても全ポインタが更新されてしまう
。そのため、メモリ５′からデータを読みだしたあとに
メモリ５′内の内符号パリティを破壊しておき、メモリ
５′内のデータが更新されない場合には初段の誤り訂正
回路３で訂正不能でエラーポインタに１が出力されるよ
うにしている。そのため、外符号による誤り訂正回路６
ではパリティを無視した訂正を行い、訂正不能として、
エラーポインタとともに出力されるため、古いデータが
正しいデータとして出力されることはない。また、ポー
ズ再生、スロー再生のように同一積符号を複数回読みだ
す場合には、メモリ５′の伝送データ部分のデータは、
ＩＤ信号が正しく検出されたブロックのみ更新され、Ｉ
Ｄ信号が正しく検出されなかったブロックは前回のデー
タが残るため、複数回再生した信号のうちよりが正しく
検出されたブロックを集めて保存していることになるた
め、これらのデータを用いて外符号による誤り訂正を行
うことにより、より正しいデータを得ることができる。

［発明の効果コ 以上の説明にあるように本発明では、データ並び替え用
メモリ内のパリティ部分のデータだけを読みだし後に破
壊することにより、１ブロック全部のＩＤが再生できず
、メモリの中のデータが全く更新されない場合を想定し
ても、古いデータが誤って出力されることはない。

また、画像をつくる情報信号は破壊されていないために
、ポーズ再生、スロー再生では、同一トラックから複数
回再生された信号のうち誤りのない信号を集めて積符号
ブロックを作成することができるため、誤りの少ない画
像を得ることが可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例の誤り訂正装置の信号処理
回路のブロック図、第２図は、本発明の誤り訂正装置の
入力信号である積符号ブロックの概略図、第３図及び第
４図は、本発明の他の実施例による誤り訂正装置の信号
処理回路のブロック図、第５図は、従来例の誤り訂正装
置の信号処理回路のブロック図である。 １−　Ｓ　Ｙ　Ｎ　Ｃ、Ｉ　Ｄ検出回路。 ２・　ＩＤ保護回路、 ３・・内符号による誤り訂正回路、 ４・・・メモリコントロール回路、 ５・・メモリ、 ６・・・外符号による誤り訂正回路、 ７・・・ポインタセット回路、 ８　・誤り発生回路。 Ｍや 晃 ハ 圓 狐や、 羽や

Claims (1)

1. 【特許請求の範囲】 １、ディジタル情報信号の所定量毎を、複数個の第一の
   配列状態の信号ブロックに分割し、各々の信号ブロック
   に対して誤り検出、訂正のために外符号パリテイを付加
   し、さらに第一の配列状態の信号ブロックとは信号の分
   割方法が異なり、かつ、外符号パリテイを含むことも許
   される第二の配列状態の信号ブロックに分割し、この信
   号ブロックに対して誤り検出、訂正のための内符号パリ
   テイを付加して構成する積符号ブロックを、所定の順序
   で記録し、再生される積符号ブロックから第一、第二の
   配列状態の信号ブロックを形成するために信号記憶手段
   を用いる誤り訂正装置において、 上記信号記憶手段からデータを読みだした 後、記憶手段の中の外符号パリテイ部分のデータの内容
   を変更または消去する手段を具備したことを特徴とする
   誤り訂正装置。 ２、ディジタル情報信号の所定量毎を、複数個の第一の
   配列状態の信号ブロックに分割し、各々の信号ブロック
   に対して誤り検出、訂正のために外符号パリテイを付加
   し、さらに第一の配列状態の信号ブロックとは信号の分
   割方法が異なり、かつ、外符号パリテイを含むことも許
   される第二の配列状態の信号ブロックに分割し、この信
   号ブロックに対して誤り検出、訂正のための内符号パリ
   テイを付加して構成する積符号ブロックを、所定の順序
   で記録し、再生される積符号ブロックから第一、第二の
   配列状態の信号ブロックを形成するために信号記憶手段
   を用いる誤り訂正装置において、 上記信号記憶手段からデータを読みだした 後、記憶手段の中の外符号パリテイ、内符号パリテイ部
   分のデータの内容を変更または消去する手段を具備した
   ことを特徴とする誤り訂正装置。