JPH0320832B2 - - Google Patents
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- JPH0320832B2 JPH0320832B2 JP55132874A JP13287480A JPH0320832B2 JP H0320832 B2 JPH0320832 B2 JP H0320832B2 JP 55132874 A JP55132874 A JP 55132874A JP 13287480 A JP13287480 A JP 13287480A JP H0320832 B2 JPH0320832 B2 JP H0320832B2
- Authority
- JP
- Japan
- Prior art keywords
- correction
- circuit
- arithmetic
- word
- error correction
- Prior art date
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- Expired - Lifetime
Links
- 238000012937 correction Methods 0.000 claims description 56
- 238000001514 detection method Methods 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims description 4
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、PCMレコーダの訂正回路を対象と
し、同期信号不良により生ずる誤訂正を防ぎ異常
音発生を防ぐようになしたエラー訂正制御回路に
関するものである。
し、同期信号不良により生ずる誤訂正を防ぎ異常
音発生を防ぐようになしたエラー訂正制御回路に
関するものである。
日本電子機械工業会技術フアイルSTC−007
「民生用PCMエンコーダ・デコーダ」に統一規格
化された再生、訂正を用いた従来例を述べる。
「民生用PCMエンコーダ・デコーダ」に統一規格
化された再生、訂正を用いた従来例を述べる。
統一規格によるPCM信号の再生では、VTRよ
り再生する際に水平同期区間毎に、インターリー
ブされた６個の標本化信号ワード（以下情報デー
タという）と２個の誤り訂正ワード（以下訂正デ
ータという）Ｐ、Ｑからなる１データブロツクの
データ群の正誤を誤り検出ワード（以下CRCと
いう）により監視し、誤りデータにはエラーフラ
グを付加しながらデインターリーブ用のRAMへ
転送する。出力信号としてDA変換器に出力する
に先立つて、RAMよりデータを読み出し訂正を
行ない再度RAMへ訂正結果を書き込む事によ
り、DA変換器へは訂正されたデータが出力され
るものである。
り再生する際に水平同期区間毎に、インターリー
ブされた６個の標本化信号ワード（以下情報デー
タという）と２個の誤り訂正ワード（以下訂正デ
ータという）Ｐ、Ｑからなる１データブロツクの
データ群の正誤を誤り検出ワード（以下CRCと
いう）により監視し、誤りデータにはエラーフラ
グを付加しながらデインターリーブ用のRAMへ
転送する。出力信号としてDA変換器に出力する
に先立つて、RAMよりデータを読み出し訂正を
行ない再度RAMへ訂正結果を書き込む事によ
り、DA変換器へは訂正されたデータが出力され
るものである。
第１図に訂正演算のフローチヤートを示す。訂
正演算から訂正結果の書き込みまでを、１水平同
期区間に行なうと、VTRのスキユーにより水平
同期区間が短縮した場合訂正演算に喰い込んで訂
正されない場合が多くなる。そこで訂正演算を２
水平同期区間以上に分けて行なう方法がとられ
る。訂正演算を第１図のフローチヤートに示す演
算Ａと演算Ｂとに分け、各々引き続く水平同期区
間で実行する場合を考える。演算Ａの結果はラツ
チにより保持され演算Ｂが次の水平同期区間で実
行される。
正演算から訂正結果の書き込みまでを、１水平同
期区間に行なうと、VTRのスキユーにより水平
同期区間が短縮した場合訂正演算に喰い込んで訂
正されない場合が多くなる。そこで訂正演算を２
水平同期区間以上に分けて行なう方法がとられ
る。訂正演算を第１図のフローチヤートに示す演
算Ａと演算Ｂとに分け、各々引き続く水平同期区
間で実行する場合を考える。演算Ａの結果はラツ
チにより保持され演算Ｂが次の水平同期区間で実
行される。
今スキユーの影響で演算Ａを実行している水平
同期区間が短縮して、演算Ａが終了しないうちに
結果がラツチされ演算Ｂを実行すると、誤つたデ
ータをもつて訂正を行なうため誤訂正となり、こ
れが訂正結果としてRAMに書き込まれ出力デー
タとなる。誤訂正されたデータは、Ｑ符号を用い
て行つた性質上全振巾の音響データになる可能性
が有り、出力データとしてＤ／Ａに出力されると
異常音となる。
同期区間が短縮して、演算Ａが終了しないうちに
結果がラツチされ演算Ｂを実行すると、誤つたデ
ータをもつて訂正を行なうため誤訂正となり、こ
れが訂正結果としてRAMに書き込まれ出力デー
タとなる。誤訂正されたデータは、Ｑ符号を用い
て行つた性質上全振巾の音響データになる可能性
が有り、出力データとしてＤ／Ａに出力されると
異常音となる。
本発明の目的は、PCMレコーダの再生におけ
る異常音の発生原因のうちスキユーなどで訂正演
算が短縮されて生ずる誤訂正を減らし、異常音の
発生を防止する、高品質PCM再生装置のための
訂正回路を提供するにある。
る異常音の発生原因のうちスキユーなどで訂正演
算が短縮されて生ずる誤訂正を減らし、異常音の
発生を防止する、高品質PCM再生装置のための
訂正回路を提供するにある。
本発明は、訂正開始信号でクリアされ訂正演算
の基本タイミングを作るカウンタに、次に訂正開
始信号が入る時の上記カウンタの位置をデコード
して演算の終了具合を監視し、訂正未終了の場合
は演算結果を出力しないようになしたことを特徴
とする。なお、この場合、訂正用データ（RAM
に残つている）には誤り検出符号によるエラーフ
ラグが付加されているので、出力に際してはこれ
を用いて前置保持などの補正を行なうことが可能
である。
の基本タイミングを作るカウンタに、次に訂正開
始信号が入る時の上記カウンタの位置をデコード
して演算の終了具合を監視し、訂正未終了の場合
は演算結果を出力しないようになしたことを特徴
とする。なお、この場合、訂正用データ（RAM
に残つている）には誤り検出符号によるエラーフ
ラグが付加されているので、出力に際してはこれ
を用いて前置保持などの補正を行なうことが可能
である。
以下図面に示した実施例によつて本発明を詳細
に説明する。
に説明する。
第２図は本発明の一実施例のブロツク図であ
る。第１図において右に付記した円内の数字が演
算に要するステツプ数で、演算Ａは14ステツプ、
演算Ｂは18ステツプを必要とする。第２図の計数
回路１は、演算開始信号Ａによりクリアされ18ス
テツプカウントする計数回路であり、この出力に
より生成したタイミングで第１図に従つて演算す
る。なおＣはクロツクである。隣接する２つのデ
ータブロツクに対し、各々演算ＡとＢが同時に進
行するため、演算Ａは演算開始信号Ａが入つてか
ら14ステツプで終り、同じくＢは18ステツプで終
了する。ここで誤り検出符号の結果より誤りが１
つでＰ符号のみで訂正できる場合は、演算Ａは
SPの生成つまり７ステツプ目までで訂正可能で
ある（但し誤りデータがRAMに収納される際に
全て“０”にしてある）。
る。第１図において右に付記した円内の数字が演
算に要するステツプ数で、演算Ａは14ステツプ、
演算Ｂは18ステツプを必要とする。第２図の計数
回路１は、演算開始信号Ａによりクリアされ18ス
テツプカウントする計数回路であり、この出力に
より生成したタイミングで第１図に従つて演算す
る。なおＣはクロツクである。隣接する２つのデ
ータブロツクに対し、各々演算ＡとＢが同時に進
行するため、演算Ａは演算開始信号Ａが入つてか
ら14ステツプで終り、同じくＢは18ステツプで終
了する。ここで誤り検出符号の結果より誤りが１
つでＰ符号のみで訂正できる場合は、演算Ａは
SPの生成つまり７ステツプ目までで訂正可能で
ある（但し誤りデータがRAMに収納される際に
全て“０”にしてある）。
スキユーの影響などで演算開始信号Ａの間が縮
んだ時、訂正演算監視回路２により計数回路１の
内容が６ステツプ以下では演算データは使えない
ものとして、書き込み制御回路７によりRAM８
へ再書き込みしない。計数回路１が７〜13ステツ
プでは１データ誤りの場合、演算B5のwi書き込
みを書き込み制御回路７で許可する。計数回路１
が14ステツプを越えた場合は、Ｐ・Ｑ訂正が完了
するのでwi、wjの書き込みを許可する。以上の
制御により、演算時間が足りなかつた事により生
ずる誤訂正データは、出力データとしてRAM８
に書き込まれることはなくなる。
んだ時、訂正演算監視回路２により計数回路１の
内容が６ステツプ以下では演算データは使えない
ものとして、書き込み制御回路７によりRAM８
へ再書き込みしない。計数回路１が７〜13ステツ
プでは１データ誤りの場合、演算B5のwi書き込
みを書き込み制御回路７で許可する。計数回路１
が14ステツプを越えた場合は、Ｐ・Ｑ訂正が完了
するのでwi、wjの書き込みを許可する。以上の
制御により、演算時間が足りなかつた事により生
ずる誤訂正データは、出力データとしてRAM８
に書き込まれることはなくなる。
出力に際しては、訂正前に誤り検出符号の結果
により付加されRAM８に書き込まれたフラグを
用いて前置保持を行なうことで補正する。これに
より誤訂正データを出力することによる異常音発
生が防止される。実際の再生状態では、1P訂正
の場合が2P訂正が必要な場合に比べて圧倒的に
多く生ずる。本方式に依れば演算時間の短縮に対
し2P訂正より1P訂正が強く保護されるため、不
要に演算結果の停止を行なうものではない。
により付加されRAM８に書き込まれたフラグを
用いて前置保持を行なうことで補正する。これに
より誤訂正データを出力することによる異常音発
生が防止される。実際の再生状態では、1P訂正
の場合が2P訂正が必要な場合に比べて圧倒的に
多く生ずる。本方式に依れば演算時間の短縮に対
し2P訂正より1P訂正が強く保護されるため、不
要に演算結果の停止を行なうものではない。
なお第２図において、３は演算ステツプのタイ
ミングを発生するためのタイミング発生回路、４
は第１図における演算Ａを行なう第１の演算回
路、５は該第１の演算回路の演算出力をラツチす
るラツチ回路、６は第１図における演算Ｂを行な
う第２の演算回路である。
ミングを発生するためのタイミング発生回路、４
は第１図における演算Ａを行なう第１の演算回
路、５は該第１の演算回路の演算出力をラツチす
るラツチ回路、６は第１図における演算Ｂを行な
う第２の演算回路である。
アナログオーデイオ信号をデイジタル化して記
録・再生するPCM信号記録・再生システムに於
いて、クリツクノイズを発生させることは極めて
有害となる。誤訂正によるクリツクノイズもその
一つであり、本発明によれば誤訂正の発生確率を
大きく低減することができ、安定した音を再生す
ることが可能となつた。
録・再生するPCM信号記録・再生システムに於
いて、クリツクノイズを発生させることは極めて
有害となる。誤訂正によるクリツクノイズもその
一つであり、本発明によれば誤訂正の発生確率を
大きく低減することができ、安定した音を再生す
ることが可能となつた。
第１図は訂正演算のフローチヤートを示し、第
２図は本発明によるエラー訂正制御回路の一実施
例ブロツク図である。 １：計数回路、２：演算監視回路、３：タイミ
ング発生回路、４：第１の演算回路、５：ラツチ
回路、６：第２の演算回路、７：書き込み制御回
路、８：RAM。
２図は本発明によるエラー訂正制御回路の一実施
例ブロツク図である。 １：計数回路、２：演算監視回路、３：タイミ
ング発生回路、４：第１の演算回路、５：ラツチ
回路、６：第２の演算回路、７：書き込み制御回
路、８：RAM。
Claims (1)
- 【特許請求の範囲】 １ 複数個の標本化信号ワードと該標本化信号ワ
ードより生成された複数個の誤り訂正ワードとか
ら構成されたデータブロツク中の標本化信号ワー
ドの誤りを誤り訂正ワードを用いて訂正する回路
であつて、 訂正演算開始信号により計数を開始する計数回
路と、 この計数回路の出力より訂正演算タイミングを
発生する演算タイミング発生回路と、 該演算タイミング発生回路により発生される訂
正演算タイミングに基いて順次進行するステツプ
で上記標本化信号ワードに対する訂正演算を行う
訂正演算回路と、 該訂正演算回路の演算出力が書き込まれる記憶
手段と、 上記訂正演算回路が実行するステツプの進行を
監視して、上記計数回路が上記訂正演算開始信号
の到来により計数を開始して次の訂正演算開始信
号が到来するまでのワード誤り訂正期間中に、訂
正演算回路が訂正演算を完了するのに必要なステ
ツプ数の不足に伴う未終了状態を検知したとき検
出信号を発生する演算監視手段と、 この演算監視手段が検出信号を発生したワード
誤り訂正期間においては上記訂正演算回路からの
演算出力が記憶手段に対して書き込まれるのを停
止する制御回路と、 からなることを特徴とするエラー訂正制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132874A JPS5758210A (en) | 1980-09-26 | 1980-09-26 | Error correction range controlling circuit |
| EP81107526A EP0048933B1 (en) | 1980-09-26 | 1981-09-22 | Circuit for correcting error in digital information signal |
| DE8181107526T DE3173715D1 (en) | 1980-09-26 | 1981-09-22 | Circuit for correcting error in digital information signal |
| US06/305,375 US4408326A (en) | 1980-09-26 | 1981-09-24 | Circuit for correcting error in digital information signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132874A JPS5758210A (en) | 1980-09-26 | 1980-09-26 | Error correction range controlling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758210A JPS5758210A (en) | 1982-04-07 |
| JPH0320832B2 true JPH0320832B2 (ja) | 1991-03-20 |
Family
ID=15091568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132874A Granted JPS5758210A (en) | 1980-09-26 | 1980-09-26 | Error correction range controlling circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4408326A (ja) |
| EP (1) | EP0048933B1 (ja) |
| JP (1) | JPS5758210A (ja) |
| DE (1) | DE3173715D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5864608A (ja) * | 1981-10-15 | 1983-04-18 | Victor Co Of Japan Ltd | デイジタル信号記録再生方式 |
| CA1196106A (en) * | 1982-04-28 | 1985-10-29 | Tsuneo Furuya | Method and apparatus for error correction |
| JPS58198935A (ja) * | 1982-05-15 | 1983-11-19 | Sony Corp | デ−タ伝送方法 |
| JPS6050669A (ja) * | 1983-08-29 | 1985-03-20 | Hitachi Ltd | デ−タ復調方式 |
| JPH0680491B2 (ja) * | 1983-12-30 | 1994-10-12 | ソニー株式会社 | 有限体の演算回路 |
| JPS62120670A (ja) * | 1985-11-20 | 1987-06-01 | Sony Corp | デ−タの誤り訂正方法 |
| US6330240B1 (en) | 1987-04-24 | 2001-12-11 | Hitachi, Ltd. | ATM cell switching system |
| US5365519A (en) * | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| JP2865692B2 (ja) * | 1989-02-22 | 1999-03-08 | 株式会社日立製作所 | スイッチングシステム及びその構成方法 |
| USRE36751E (en) * | 1987-07-15 | 2000-06-27 | Hitachi, Ltd. | ATM switching system connectable to I/O links having different transmission rates |
| USRE36716E (en) * | 1987-07-15 | 2000-05-30 | Hitachi, Ltd. | Switching system for switching cells having error detection apparatus |
| US5229893A (en) * | 1989-05-31 | 1993-07-20 | Bts Broadcast Television Systems Gmbh | Circuit apparatus for deriving synchronizing pulses from playbacks of a video tape recording |
| US5267248A (en) * | 1990-12-24 | 1993-11-30 | Eastman Kodak Company | Method and apparatus for selecting an optimum error correction routine |
| JP3250260B2 (ja) * | 1992-06-17 | 2002-01-28 | ソニー株式会社 | 画像データ記録装置及び画像データ再生装置 |
| US5495491A (en) * | 1993-03-05 | 1996-02-27 | Motorola, Inc. | System using a memory controller controlling an error correction means to detect and correct memory errors when and over a time interval indicated by registers in the memory controller |
| JPH0795538A (ja) * | 1993-09-17 | 1995-04-07 | Canon Inc | 画像記録再生装置 |
| DE102017208826A1 (de) * | 2017-05-24 | 2018-11-29 | Wago Verwaltungsgesellschaft Mbh | Eingebettete zyklische Redundanzprüfungswerte |
Citations (1)
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Family Cites Families (11)
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| JPS5857836B2 (ja) * | 1976-02-10 | 1983-12-22 | ソニー株式会社 | メモリ−装置 |
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| JPS5556744A (en) * | 1978-10-23 | 1980-04-25 | Sony Corp | Pcm signal transmission device |
| US4211997A (en) * | 1978-11-03 | 1980-07-08 | Ampex Corporation | Method and apparatus employing an improved format for recording and reproducing digital audio |
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| GB2042228B (en) * | 1979-01-31 | 1983-09-14 | Tokyo Shibaura Electric Co | Data correcting system |
| US4254500A (en) * | 1979-03-16 | 1981-03-03 | Minnesota Mining And Manufacturing Company | Single track digital recorder and circuit for use therein having error correction |
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| DE3026473A1 (de) * | 1980-07-12 | 1982-02-04 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zum ausgleich von zeitfehlern |
-
1980
- 1980-09-26 JP JP55132874A patent/JPS5758210A/ja active Granted
-
1981
- 1981-09-22 EP EP81107526A patent/EP0048933B1/en not_active Expired
- 1981-09-22 DE DE8181107526T patent/DE3173715D1/de not_active Expired
- 1981-09-24 US US06/305,375 patent/US4408326A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549504A (en) * | 1977-06-24 | 1979-01-24 | Hitachi Ltd | Error check method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0048933B1 (en) | 1986-02-05 |
| US4408326A (en) | 1983-10-04 |
| DE3173715D1 (en) | 1986-03-20 |
| EP0048933A1 (en) | 1982-04-07 |
| JPS5758210A (en) | 1982-04-07 |
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