JPH0434231B2 - - Google Patents
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- JPH0434231B2 JPH0434231B2 JP57008150A JP815082A JPH0434231B2 JP H0434231 B2 JPH0434231 B2 JP H0434231B2 JP 57008150 A JP57008150 A JP 57008150A JP 815082 A JP815082 A JP 815082A JP H0434231 B2 JPH0434231 B2 JP H0434231B2
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- 238000001514 detection method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/102—Programmed access in sequence to addressed parts of tracks of operating record carriers
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
この発明は、デイジタルビデオ信号を記録再生
するデイジタルVTRに対して適用されるブロツ
クアドレス信号処理回路に関する。
するデイジタルVTRに対して適用されるブロツ
クアドレス信号処理回路に関する。
デイジタルVTRによつて記録再生されるデー
タは、例えば第１図に示すように、ブロツク同期
信号SYNCが先頭に付加され、その後にアドレス
コードAD及び識別用コードIDが付加され、更に
その後にデータ（デイジタルビデオ信号又はエラ
ー訂正コード）が位置し、最後にエラー検出用の
CRCコードが付加されてなる１ブロツク単位の
構成とされている。アドレスコードは、例えば回
転ヘツドにより磁気テープに斜めに形成された１
トラツク中でそのブロツクのデータが占める位置
を示すものである。このブロツクアドレスは、再
生データの処理にとつて重要である。
タは、例えば第１図に示すように、ブロツク同期
信号SYNCが先頭に付加され、その後にアドレス
コードAD及び識別用コードIDが付加され、更に
その後にデータ（デイジタルビデオ信号又はエラ
ー訂正コード）が位置し、最後にエラー検出用の
CRCコードが付加されてなる１ブロツク単位の
構成とされている。アドレスコードは、例えば回
転ヘツドにより磁気テープに斜めに形成された１
トラツク中でそのブロツクのデータが占める位置
を示すものである。このブロツクアドレスは、再
生データの処理にとつて重要である。
この発明の目的は、再生時のドロツプアウトや
ランダムノイズなどの伝送エラーが発生しても、
ブロツクアドレスを正確に復号することにある。
ランダムノイズなどの伝送エラーが発生しても、
ブロツクアドレスを正確に復号することにある。
従来のデイジタルVTRでは、再生データ中の
アドレスコードを読み取る回路とは別に、トラツ
クの始めに設けられているプリアンプルパターン
或いは同期パターンによつて補間用のアドレスカ
ウンタをリセツトし、このカウンタの出力と読み
取られたアドレスコードとを照合しながら、両者
が不一致のときは、アドレスカウンタの出力を採
用し、これと共に、不一致の回数がある閾値を越
えると、頭出しの失敗或いはドロツプアウトが生
じているものと判定し、アドレスカウンタにアド
レス読取り出力をロードするようにしていた。
アドレスコードを読み取る回路とは別に、トラツ
クの始めに設けられているプリアンプルパターン
或いは同期パターンによつて補間用のアドレスカ
ウンタをリセツトし、このカウンタの出力と読み
取られたアドレスコードとを照合しながら、両者
が不一致のときは、アドレスカウンタの出力を採
用し、これと共に、不一致の回数がある閾値を越
えると、頭出しの失敗或いはドロツプアウトが生
じているものと判定し、アドレスカウンタにアド
レス読取り出力をロードするようにしていた。
この従来の構成では、頭出しの失敗や、トラツ
クの始端でドロツプアウトが生じると、しばらく
の間、信頼できる状態に入れない。また、デイジ
タルVTRによつて高速再生を行なう場合には、
回転ヘッドが複数本のトラツクを横切つて、再生
するために、補間用のアドレスカウンタは、全く
用をなさない。そのため、アドレス読取回路の出
力に頼るしかなく、ランダムエラーなどにより、
アドレスの復号が誤る状態が多発する。更にアド
レスコードに対してエラー検出、訂正用のコード
を付加することは、冗長度の増加と記録回路及び
再生回路の構成の複雑化をもたらすので、好まし
くない。
クの始端でドロツプアウトが生じると、しばらく
の間、信頼できる状態に入れない。また、デイジ
タルVTRによつて高速再生を行なう場合には、
回転ヘッドが複数本のトラツクを横切つて、再生
するために、補間用のアドレスカウンタは、全く
用をなさない。そのため、アドレス読取回路の出
力に頼るしかなく、ランダムエラーなどにより、
アドレスの復号が誤る状態が多発する。更にアド
レスコードに対してエラー検出、訂正用のコード
を付加することは、冗長度の増加と記録回路及び
再生回路の構成の複雑化をもたらすので、好まし
くない。
この発明は、上述の従来の構成が有する問題点
を除去するようにしたものである。
を除去するようにしたものである。
以下、この発明を第１図に示すデータ構成の信
号を回転ヘツドによつて記録再生するデイジタル
VTRに対して適用した一実施例について説明す
る。
号を回転ヘツドによつて記録再生するデイジタル
VTRに対して適用した一実施例について説明す
る。
第２図は、この発明の一実施例の構成を示し、
同図において、１で示す入力端子にアドレス読取
回路（図示せず）からの再生アドレスコードAiが
並列に供給され、２で示す入力端子にブロツク同
期抽出回路（図示せず）からの再生ブロツクパル
スBLKが供給される。このブロツクパルスBLK
は、再生データと同期するブロツク周期のもので
カウンタ３に供給され、カウンタ３から＋１ずつ
歩進するコードPiが発生する。アドレスコードAi
は正常に再生された場合には、＋１ずつ増加する
ので、アドレスコードAiからカウンタ３の出力Pi
を減算回路４により減算したもの（Ai−Pi）は、
一定値となるはずである。この減算回路４の出力
が多数決回路５に供給され、連続する奇数個のう
ちで最も多いデータQiが取り出され、これがラツ
チ６を介して加算器７に供給される。加算器７に
は、カウンタ３の出力Piが遅延回路８で位相を合
わされて供給され、加算器７から復号されたアド
レスコードが現れ、これがラツチ９を介して出力
端子１０に取り出される。
同図において、１で示す入力端子にアドレス読取
回路（図示せず）からの再生アドレスコードAiが
並列に供給され、２で示す入力端子にブロツク同
期抽出回路（図示せず）からの再生ブロツクパル
スBLKが供給される。このブロツクパルスBLK
は、再生データと同期するブロツク周期のもので
カウンタ３に供給され、カウンタ３から＋１ずつ
歩進するコードPiが発生する。アドレスコードAi
は正常に再生された場合には、＋１ずつ増加する
ので、アドレスコードAiからカウンタ３の出力Pi
を減算回路４により減算したもの（Ai−Pi）は、
一定値となるはずである。この減算回路４の出力
が多数決回路５に供給され、連続する奇数個のう
ちで最も多いデータQiが取り出され、これがラツ
チ６を介して加算器７に供給される。加算器７に
は、カウンタ３の出力Piが遅延回路８で位相を合
わされて供給され、加算器７から復号されたアド
レスコードが現れ、これがラツチ９を介して出力
端子１０に取り出される。
第３図に多数決回路５の一例が示されている。
減算回路４のｎビツトの出力（Ai−Pi）の連続す
る例えば３個のものがラツチ１７，１８，１９に
取り込まれ、夫々の最上位ビツトMSB、２番目
の上位ビツト、……最下位ビツトLSB同士が
ROM２０1，２０2，……２０oに供給される。
ROM２０1〜２０oは、入力の３ビツトのうちで
２ビツト又は３ビツトを占める値（“１”又は
“０”）を夫々出力し、これがラツチ２１に取り込
まれ、このラツチ２１の出力に出力コードQiが発
生する。
減算回路４のｎビツトの出力（Ai−Pi）の連続す
る例えば３個のものがラツチ１７，１８，１９に
取り込まれ、夫々の最上位ビツトMSB、２番目
の上位ビツト、……最下位ビツトLSB同士が
ROM２０1，２０2，……２０oに供給される。
ROM２０1〜２０oは、入力の３ビツトのうちで
２ビツト又は３ビツトを占める値（“１”又は
“０”）を夫々出力し、これがラツチ２１に取り込
まれ、このラツチ２１の出力に出力コードQiが発
生する。
一例として第４図Ａに示す再生アドレスコード
Aiが再生データから読取られ、カウンタ３から同
図Ｃに示す出力Piが発生しているものとすると、
減算回路４から第４図Ｂに示す出力（Ai−Pi）が
発生する。図示の場合では、再生アドレスコード
138の値がエラーデータであつて、このため、減
算回路４から一定値３と異なる値125が発生する。
しかし、多数決回路５からは、第４図Ｄに示すよ
うに、一定値の出力コードQiが発生する。したが
つて、加算回路７から、第４図Ｅに示すようにエ
ラーを含まないアドレスコードが復号されること
になる。なお、第４図のタイムチヤートでは、簡
単のため、ラツチによる遅れを無視している。
Aiが再生データから読取られ、カウンタ３から同
図Ｃに示す出力Piが発生しているものとすると、
減算回路４から第４図Ｂに示す出力（Ai−Pi）が
発生する。図示の場合では、再生アドレスコード
138の値がエラーデータであつて、このため、減
算回路４から一定値３と異なる値125が発生する。
しかし、多数決回路５からは、第４図Ｄに示すよ
うに、一定値の出力コードQiが発生する。したが
つて、加算回路７から、第４図Ｅに示すようにエ
ラーを含まないアドレスコードが復号されること
になる。なお、第４図のタイムチヤートでは、簡
単のため、ラツチによる遅れを無視している。
基本的には、上述のようにして、エラーが訂正
されたアドレスコードを発生させることができ
る。この一実施例では、更に、アドレスコードが
誤つたものとなるおそれを少なくするようにして
おり、そのために、コントローラ１１を設けてい
る。このコントローラ１１に対して端子１２から
トラツクの始端を示すタイミング信号BGN（回転
ヘツドの回転位相を磁気的に検出することで形成
できる）が供給され、また端子１３からブロツク
同期信号の検出状況を表わす検出信号RFSが供
給され、更に、端子１４からVTRの動作状態
（ノーマル再生状態か非ノーマル再生状態）を示
すモード信号MODEが供給され、ブロツクパル
スBLKも供給される。また、前述の多数決回路
５の出力とラツチ６の出力とが比較回路１５に供
給され、その出力が単安定マルチバイブレータ１
６を介してコントローラ１１に供給される。この
コントローラ１１は、カウンタ３及びラツチ６に
対するクリア信号とラツチ６及び加算器７に対す
る制御信号MDFY及びWINHとを発生する。制
御信号MDFYが“１”でラツチ６には、多数決
回路５の出力Qiがラツチされることが可能とな
り、また制御信号WINHが“１”になると、加
算器７の出力が全ビツト“１”のものに変換され
る。これば、この一実施例では、全ビツト“１”
のアドレスを使用してないためで、このようなア
ドレスが出力端子１０に生じることによつて再生
データの書き込みが禁止されることになる。これ
と異なり、制御信号WINHを直接後段に送出し
て書き込み禁止を指示するようにしても良い。
されたアドレスコードを発生させることができ
る。この一実施例では、更に、アドレスコードが
誤つたものとなるおそれを少なくするようにして
おり、そのために、コントローラ１１を設けてい
る。このコントローラ１１に対して端子１２から
トラツクの始端を示すタイミング信号BGN（回転
ヘツドの回転位相を磁気的に検出することで形成
できる）が供給され、また端子１３からブロツク
同期信号の検出状況を表わす検出信号RFSが供
給され、更に、端子１４からVTRの動作状態
（ノーマル再生状態か非ノーマル再生状態）を示
すモード信号MODEが供給され、ブロツクパル
スBLKも供給される。また、前述の多数決回路
５の出力とラツチ６の出力とが比較回路１５に供
給され、その出力が単安定マルチバイブレータ１
６を介してコントローラ１１に供給される。この
コントローラ１１は、カウンタ３及びラツチ６に
対するクリア信号とラツチ６及び加算器７に対す
る制御信号MDFY及びWINHとを発生する。制
御信号MDFYが“１”でラツチ６には、多数決
回路５の出力Qiがラツチされることが可能とな
り、また制御信号WINHが“１”になると、加
算器７の出力が全ビツト“１”のものに変換され
る。これば、この一実施例では、全ビツト“１”
のアドレスを使用してないためで、このようなア
ドレスが出力端子１０に生じることによつて再生
データの書き込みが禁止されることになる。これ
と異なり、制御信号WINHを直接後段に送出し
て書き込み禁止を指示するようにしても良い。
コントローラ１１は、スキヤン状態とホールド
状態との２つの状態をとりうるようになされ、非
ノーマル再生時では、スキヤン状態となる。スキ
ヤン状態では、単安定マルチバイブレータ１６の
出力及びタイミング信号BGNを用いず、検出信
号RFSを用いて制御信号MDFY及びWINHが形
成される。但し、ノーマル再生時のカウンタ３及
びラツチ６のクリアのためには、タイミング信号
BGNが用いられる。第５図は、スキヤン状態の
タイムチヤートであつて、同図Ａがブロツクパル
スBLKを示す。まず、ブロツク同期信号を読み
取ることができない悪い状態（RFS＝“０”）で
は、第５図Ｃ及び同図Ｄに示すように、制御信号
MDFYが“０”でラツチ６に対して多数決回路
５の出力コードQiがラツチされず、また、制御信
号WINHが“１”で加算回路７の出力が全て
“１”のコードとされ、データのメモリーへの書
き込みが禁止されている。次に、状態が良くな
り、ブロツクパルスBLKと同期してRFSが“１”
になると、多数決回路６から正しい出力が現れる
までの時間に相当する例えば２ブロツク区間だけ
遅れて、制御信号MDFYが“１”になると共に、
WINHが“０”となる。これによつて、ラツチ
６に対してコードQiがラツチされることが可能と
なると共に、出力端子１０に発生するブロツクア
ドレスと対応するメモリーのアドレスに再生デー
タが書き込まれる。再び、状態が悪くなると、検
出信号RFSが立下がつてから２ブロツクの区間
後に、制御信号MDFY及びWINHが反転する。
状態との２つの状態をとりうるようになされ、非
ノーマル再生時では、スキヤン状態となる。スキ
ヤン状態では、単安定マルチバイブレータ１６の
出力及びタイミング信号BGNを用いず、検出信
号RFSを用いて制御信号MDFY及びWINHが形
成される。但し、ノーマル再生時のカウンタ３及
びラツチ６のクリアのためには、タイミング信号
BGNが用いられる。第５図は、スキヤン状態の
タイムチヤートであつて、同図Ａがブロツクパル
スBLKを示す。まず、ブロツク同期信号を読み
取ることができない悪い状態（RFS＝“０”）で
は、第５図Ｃ及び同図Ｄに示すように、制御信号
MDFYが“０”でラツチ６に対して多数決回路
５の出力コードQiがラツチされず、また、制御信
号WINHが“１”で加算回路７の出力が全て
“１”のコードとされ、データのメモリーへの書
き込みが禁止されている。次に、状態が良くな
り、ブロツクパルスBLKと同期してRFSが“１”
になると、多数決回路６から正しい出力が現れる
までの時間に相当する例えば２ブロツク区間だけ
遅れて、制御信号MDFYが“１”になると共に、
WINHが“０”となる。これによつて、ラツチ
６に対してコードQiがラツチされることが可能と
なると共に、出力端子１０に発生するブロツクア
ドレスと対応するメモリーのアドレスに再生デー
タが書き込まれる。再び、状態が悪くなると、検
出信号RFSが立下がつてから２ブロツクの区間
後に、制御信号MDFY及びWINHが反転する。
第６図は、コントローラ１１の具体的構成を示
し、２２は、スキヤン状態とホールド状態とに応
じた出力を発生するSRラツチを示す。ANDゲー
ト２３の出力が“０”で、その出力Ｑが“１”と
なり、コントローラ１１がスキヤン状態となり、
NANDゲート２４の出力が“０”でその出力
が“１”となり、コントローラ１１がホールド状
態となる。ANDゲート２３及びNANDゲート２
４には、モード信号MODEが供給されており、
したがつて非ノーマル再生時（MODE＝“０”）
には、必らずスキヤン状態となる。また、SRラ
ツチ２２の出力がフリツプフロツプ２５のクリ
ア入力とされ、スキヤン状態でクリア状態とさ
れ、このフリツプフロツプ２５の出力が常に
“０”とされる。非ノーマル再生時（モード信号
MODE＝“０”）には、検出信号RFSが遅延回路
２６によつて２ブロツク区間遅延され、ANDゲ
ート２３及びORゲート２８を介して制御信号
MDFYとして取り出されると共に、反転され、
ANDゲート２９を介して制御信号WINHが取り
出される。
し、２２は、スキヤン状態とホールド状態とに応
じた出力を発生するSRラツチを示す。ANDゲー
ト２３の出力が“０”で、その出力Ｑが“１”と
なり、コントローラ１１がスキヤン状態となり、
NANDゲート２４の出力が“０”でその出力
が“１”となり、コントローラ１１がホールド状
態となる。ANDゲート２３及びNANDゲート２
４には、モード信号MODEが供給されており、
したがつて非ノーマル再生時（MODE＝“０”）
には、必らずスキヤン状態となる。また、SRラ
ツチ２２の出力がフリツプフロツプ２５のクリ
ア入力とされ、スキヤン状態でクリア状態とさ
れ、このフリツプフロツプ２５の出力が常に
“０”とされる。非ノーマル再生時（モード信号
MODE＝“０”）には、検出信号RFSが遅延回路
２６によつて２ブロツク区間遅延され、ANDゲ
ート２３及びORゲート２８を介して制御信号
MDFYとして取り出されると共に、反転され、
ANDゲート２９を介して制御信号WINHが取り
出される。
次に、モード信号MODEが“１”のノーマル
再生時のコントローラ１１の動作について説明す
ると、トラツクの始端で発生するタイミング信号
BGNによつてカウンタ３及びラツチ６がクリア
されると共に、SRラツチ２２の出力Ｑが“１”
となりスキヤン状態となる。回転ヘツド式の
VTRでは、トラツクの始端又は終端付近におけ
るヘツドの当りが悪くなるため、この区間でエラ
ーが多くなり、検出信号RFSが“０”の場合が
多い。そして、再生状態が良くなり、検出信号
RFSが“１”となると、SRラツチ２２の出力
が“１”となり、スキヤン状態が解除され、ホー
ルド状態に移る。
再生時のコントローラ１１の動作について説明す
ると、トラツクの始端で発生するタイミング信号
BGNによつてカウンタ３及びラツチ６がクリア
されると共に、SRラツチ２２の出力Ｑが“１”
となりスキヤン状態となる。回転ヘツド式の
VTRでは、トラツクの始端又は終端付近におけ
るヘツドの当りが悪くなるため、この区間でエラ
ーが多くなり、検出信号RFSが“０”の場合が
多い。そして、再生状態が良くなり、検出信号
RFSが“１”となると、SRラツチ２２の出力
が“１”となり、スキヤン状態が解除され、ホー
ルド状態に移る。
このSRラツチ２２の出力の立上りで単安定
マルチバイブレータ３０がトリガーされ、その出
力がNORゲート３１を介してイベントカウンタ
３２のロードパルスとされる。このロードパルス
によつてイベントカウンタ３２に対してスレツシ
ヨルド数NTHがプリセツトされる。NORゲート
３１には、フリツプフロツプ２５からフイードバ
ツクされた信号が供給され、イベントカウンタ３
２の出力によつてスレツシヨルド数NTHが再度プ
リセツトできるようにされている。ANDゲート
３３には、単安定マルチバイブレータ１６（第２
図参照）からの不一致信号が端子３４から供給さ
れると共に、モード信号MODEが供給され、ノ
ーマル再生時にのみ、イベントカウンタ３２によ
つて不一致信号が計数される。
マルチバイブレータ３０がトリガーされ、その出
力がNORゲート３１を介してイベントカウンタ
３２のロードパルスとされる。このロードパルス
によつてイベントカウンタ３２に対してスレツシ
ヨルド数NTHがプリセツトされる。NORゲート
３１には、フリツプフロツプ２５からフイードバ
ツクされた信号が供給され、イベントカウンタ３
２の出力によつてスレツシヨルド数NTHが再度プ
リセツトできるようにされている。ANDゲート
３３には、単安定マルチバイブレータ１６（第２
図参照）からの不一致信号が端子３４から供給さ
れると共に、モード信号MODEが供給され、ノ
ーマル再生時にのみ、イベントカウンタ３２によ
つて不一致信号が計数される。
ホールド状態において、ドロツプアウト或いは
何等かのトラブルにより大きなバーストエラーが
生じた場合、このバーストエラーの後に、稀にブ
ロツクアドレスが跳躍的に狂うことがある。その
際、以前に保持していたラツチ６の内容と違つた
コードQiが多数決回路５から発生することにな
り、比較回路１５から不一致出力が発生し、イベ
ントカウンタ３２によつてこれが計数される。こ
の計数値がスレツシヨルド数NTHに到達すると、
フリツプフロツプ２５の出力が“１”となり、
ORゲート２８を介して制御信号MDFYとして取
り出され、ラツチ６の内容を新たなコード信号Qi
に変更する。回転ヘツドが１スキヤンを終えて、
次のトラツクの始端を走査すると、再びタイミン
グ信号BGNが発生し、上述と同様の動作が繰り
返される。ノーマル再生時には、制御信号
WINHを特に使用していない。
何等かのトラブルにより大きなバーストエラーが
生じた場合、このバーストエラーの後に、稀にブ
ロツクアドレスが跳躍的に狂うことがある。その
際、以前に保持していたラツチ６の内容と違つた
コードQiが多数決回路５から発生することにな
り、比較回路１５から不一致出力が発生し、イベ
ントカウンタ３２によつてこれが計数される。こ
の計数値がスレツシヨルド数NTHに到達すると、
フリツプフロツプ２５の出力が“１”となり、
ORゲート２８を介して制御信号MDFYとして取
り出され、ラツチ６の内容を新たなコード信号Qi
に変更する。回転ヘツドが１スキヤンを終えて、
次のトラツクの始端を走査すると、再びタイミン
グ信号BGNが発生し、上述と同様の動作が繰り
返される。ノーマル再生時には、制御信号
WINHを特に使用していない。
なお、不一致信号の計数値をスレツシヨルド数
NTHと比較しているのは、データに対する強力な
エラー訂正回路が設けられており、したがつて普
通の長さのバーストエラーが生じても、エラー訂
正される場合が殆どあるので、ラツチ６の内容と
多数決回路５の出力コードQiとが一致しなくて
も、即座にラツチ６の内容を変えないようにする
ためである。
NTHと比較しているのは、データに対する強力な
エラー訂正回路が設けられており、したがつて普
通の長さのバーストエラーが生じても、エラー訂
正される場合が殆どあるので、ラツチ６の内容と
多数決回路５の出力コードQiとが一致しなくて
も、即座にラツチ６の内容を変えないようにする
ためである。
上述の一実施例の説明から理解されるように、
この発明に依れば、多数決回路を用いて読み取ら
れたアドレスコードから正しい可能性が高いアド
レスコードを復号することができる。したがつて
従来の構成のように、頭出しの失敗や、トラツク
の始端でドロツプアウトが生じると、しばらくの
間、信頼できる状態に入れなかつたり、非ノーマ
ル再生状態でアドレスカウンタが用をなさなくな
り、アドレスの復号が誤る状態が多発する欠点を
除去することができる。尚、この実施例では、デ
イジタル信号を例に説明しているが、これに限定
されるものではなく、ブロツク分割して伝送され
得るアナログ信号に適用してもよい。
この発明に依れば、多数決回路を用いて読み取ら
れたアドレスコードから正しい可能性が高いアド
レスコードを復号することができる。したがつて
従来の構成のように、頭出しの失敗や、トラツク
の始端でドロツプアウトが生じると、しばらくの
間、信頼できる状態に入れなかつたり、非ノーマ
ル再生状態でアドレスカウンタが用をなさなくな
り、アドレスの復号が誤る状態が多発する欠点を
除去することができる。尚、この実施例では、デ
イジタル信号を例に説明しているが、これに限定
されるものではなく、ブロツク分割して伝送され
得るアナログ信号に適用してもよい。
第１図はこの発明を適用しうる１ブロツクのデ
ータ構成を示す略線図、第２図はこの発明の一実
施例のブロツク図、第３図はこの発明の一実施例
における多数決回路の具体的構成の一例のブロツ
ク図、第４図はこの発明の一実施例の説明に用い
るタイムチヤート、第５図及び第６図はこの発明
の一実施例におけるコントローラの動作説明に用
いるタイムチヤート及びコントローラの一例の構
成を示すブロツク図である。 １……再生アドレスコードの入力端子、３……
カウンタ、４……減算回路、５……多数決回路、
１０……出力端子、１１……コントローラ。
ータ構成を示す略線図、第２図はこの発明の一実
施例のブロツク図、第３図はこの発明の一実施例
における多数決回路の具体的構成の一例のブロツ
ク図、第４図はこの発明の一実施例の説明に用い
るタイムチヤート、第５図及び第６図はこの発明
の一実施例におけるコントローラの動作説明に用
いるタイムチヤート及びコントローラの一例の構
成を示すブロツク図である。 １……再生アドレスコードの入力端子、３……
カウンタ、４……減算回路、５……多数決回路、
１０……出力端子、１１……コントローラ。
Claims (1)
- 【特許請求の範囲】 １ ブロツクに分割されると共に、ブロツク同期
信号とブロツクアドレス信号とを付加して伝送さ
れた受信信号から上記ブロツク同期信号とブロツ
クアドレス信号を検出する手段と、 上記検出されたブロツク同期信号の数を順次計
数する計数手段と、 上記計数手段の出力値と上記検出されたブロツ
クアドレス信号のアドレス値との差を検出する差
検出手段と、 上記差検出手段の連続する所定数の出力値につ
いて多数決をとり、この多数決により決まる値を
上記差検出手段の出力値として出力する多数決手
段と、 上記多数決手段の出力と上記計数手段の出力と
を加算する加算手段と、 を備え、上記加算手段の出力を上記受信信号の
ブロツクのアドレス値として得るようにしたこと
を特徴とするブロツクアドレス信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008150A JPS58125208A (ja) | 1982-01-21 | 1982-01-21 | ブロックアドレス信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008150A JPS58125208A (ja) | 1982-01-21 | 1982-01-21 | ブロックアドレス信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125208A JPS58125208A (ja) | 1983-07-26 |
| JPH0434231B2 true JPH0434231B2 (ja) | 1992-06-05 |
Family
ID=11685282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008150A Granted JPS58125208A (ja) | 1982-01-21 | 1982-01-21 | ブロックアドレス信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125208A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120680A (ja) * | 1983-12-02 | 1985-06-28 | Canon Inc | デ−タ処理システム |
| JPH0727684B2 (ja) * | 1987-08-28 | 1995-03-29 | 松下電器産業株式会社 | ブロックアドレス発生装置 |
| JP2900507B2 (ja) * | 1990-04-26 | 1999-06-02 | ソニー株式会社 | デジタルデータ再生装置 |
-
1982
- 1982-01-21 JP JP57008150A patent/JPS58125208A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125208A (ja) | 1983-07-26 |
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