JPH0680491B2

JPH0680491B2 - 有限体の演算回路

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Publication number: JPH0680491B2
Application number: JP58248204A
Authority: JP
Inventors: 典久代田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-12-30
Filing date: 1983-12-30
Publication date: 1994-10-12
Anticipated expiration: 2009-10-12
Also published as: US4697248A; DE3482766D1; JPS60144834A; EP0152702A3; EP0152702B1; EP0152702A2

Description

【発明の詳細な説明】「産業上の利用分野」この発明は，エラー訂正符号の符号器，複号器に適用さ
れる有限体の演算回路に関する。

「背景技術とその問題点」デイジタルビデオ信号，デイジタルオーデイオ信号など
を記録再生する時に，エラー訂正符号として，隣接符
号，リードソロモン符号などが実用化されている。これ
らのエラー訂正符号の符号器では，パリテイデータ（冗
長データ）の発生がなされ，複号器では，パリテイデー
タを含む受信語からシンドロームを発生し，このシンド
ロームを用いてエラー訂正がなされる。このパリテイ発
生回路，シンドローム発生回路及びエラー訂正回路のハ
ードウエアとして，有限体の演算回路が用いられる。有
限体とは，次数ｍの概約多項式Ｐ（ｘ）から導かれたpm
個の元を有する体であり，エラー訂正符号については，
（ｐ−２）の場合が重要であり，したがつて，この発明
は，（ｐ−２）の有限体に適用される。

符号器及び復号器に用いられる従来の有限体の演算回路
は，有限体の元の乗算を行なう場合，例えば（αｉ・α
ｊ）の場合，αｉをROMに入力し指数ｉを得，同様にα
ｊをROMに入力し，指数ｊを得，加算回路により，（ｉ
＋ｊ）を発生し，この指数（ｉ＋ｊ）をROMに入力し，
αi⁺jに変換するような処理を行なつていた。有限体（G
F2m）の演算において，加算（減算は加算と同じ）は，
エクスクルーシブORゲートにより簡単に実現できるが，
乗除算を行なうには，上述の例から明かなように,ROM及
びレジスタを多く必要とし，回路規模が大きくなる欠点
があつた。また，従来の有限体演算回路は，生成多項式
又は演算の種類ごとに専用のハードウエアの構成とさ
れ，汎用性を欠くものであつた。

「発明の目的」したがつて，この発明の目的は,ROM,レジスタなどのメ
モリの必要量が減少され，回路規模が小さくされた有限
体の演算回路を提供することにある。

この発明の他の目的は，有限体の任意の元の乗算，除
算，べき乗などの演算を行なうことができる有限体の演
算回路を提供することにある。

この発明の更に他の目的は，エラー訂正符号の符号器及
び復号器に好適な有限体の演算回路を提供することにあ
る。

「発明の概要」この発明は，有限体GF（2m）の元がベクトル表現された
ｍビツトの第１の入力をマトリクス表現の各要素に変換
し，このマトリクス表現の各要素と有限体GF（2m）の元
がベクトル表現されたｍビツトの第２の入力とを乗算
し，第１及び第２の入力の乗算出力を有限体GF（2m）の
ベクトル表現で得るようにした有限体の演算回路であ
る。

「実施例」この発明の一実施例の理解を容易とするため，以下に,G
F（2m）について説明する。

最初に生成多項式ｇ（ｘ）とGF（2m）上の元αｉとの関
係を説明する。一例として，（ｇ（ｘ）＝x⁴＋ｘ＋１）
とする。この生成多項式ｇ（ｘ）の係数を降べきの順に
書くと（1,0,0,1,1）となる。この係数と対応して，フ
イードバツクループを有する第１図Ａに示すシフトレジ
スタ回路を構成することができる。第１図Ａにおいて，
初段のレジスタと次段のレジスタとの間に挿入された加
算回路は，（mod.2）の加算回路である。

このシフトレジスタ回路に，第１図Ｂに示すように，
（1000）を初期値として設定し，順次，シフト動作を行
なわせると，各レジスタの内容は，第１図Ｂに示すよう
に変化する。ここで,g（ｘ）＝０の根をα（＝α^１）と
おくと，（α^４＋α＋１＝０）から，（α^４＝α＋１）
である。したがつて，第１図Ｂに示すレジスタの内容の
変化は，下記に示すように，αのべき乗で表わされる。

α⁰:（1000） α⁸:（1010） α¹:（0100） α⁹:（0101） α²:（0010） α¹⁰:（1110） α³:（0001） α¹¹:（0111） α⁴:（1100） α¹²:（1111） α⁵:（0110） α¹³:（1011） α⁶:（0011） α¹⁴:（1001） α⁷:（1101） α¹⁵:（1000） α^４以上の元は，（α^４＝α＋１）の式を用いて，α⁰,
α¹,α²,α^３の線形結合として表現される。

つまり， α^４＝α＋１ α^５＝α・α^４＝α（α＋１）＝α^２＋α α^６＝α^２・α^４＝α^２（α＋１）＝α^３＋α^２ α^８＝α^４・α^４＝（α＋１）（α＋１）＝α^２＋１となる。このように，α^０〜α^３のベクトル表現を用い
て，α^４以上を表わすと，第１図Ｂに示す内容と同一に
なる。

次に，αとマトリクスＴとの関係について説明する。随
伴行列Ｔは，（ｇ（ｘ）＝x⁴＋ｘ＋１）とする時にとなるものである。第１図Ｂのαｉを縦ベクトルとする
と，Ｔ＝〔α¹,α²,α³,α^４〕の関係がある。T²はとなり，αｉを使つて表現すると,T²＝〔α²,α³,α⁴,
α^５〕となることが分かる。即ち， Ti＝〔αi,αi⁺¹,αi⁺²,αi⁺³〕と表現できる。但し，（ｉ＝0,1,2,……14）で,i＋1,i
＋2,i＋３は，（mod.15）で計算した値をとる。言い換
えると,Tiの第１列はαのベクトル表現αｉと同一であ
る。

次に，（αｉ×αｊ＝αi⁺j）について説明する。

ベクトル同士の乗算は不可能であるが，マトリクスとベ
クトルの乗算は可能である。しがつて，αｉをマトリク
ス表現Tiに変換することにより乗算が可能となる。Ｔと
αの乗算はこれより，（ｉ＝２）以上の場合Ｔ×αｉ＝Ｔ×α×αi^-1＝α^２×αi^-1＝αi⁺¹ となり，一般に（Ｔαｉ＝αi⁺¹）ということが解る。
逆に，この関係から α^４＝Ｔα^３＝T²α^２＝T³α^１＝T⁴α^０という関係も成り立つ。一般（αi⁺j＝Ti・αｊ）が成
立する。これらの検討から，αｉとTiは，乗算の時は全
く同一視でき，（αｉ×αｊ）を計算するには，（Ti×
αｊ）を計算すれば良い。

前述のように,Ti＝〔α¹,αi⁺¹,αi⁺²,αi⁺³〕と表現で
きるので，αｉから他のベクトルを発生できれば，マト
リクスTiの全ての要素が分かつたことになるので，この
要素とαｊを乗算すれば，（αｉ×αｊ）の乗算を実行
できる。

第２図は，ベクトル表現されたα^１をマトリクス表現T¹
に変換する回路（但し,g（ｘ）＝x⁴＋ｘ＋１）を示すも
のである。第１図Ａに示すフイードバツクループを有す
るシフトレジスタ回路で，各レジスタαｉをセツトし,3
回シフト動作させることで，αi⁺¹,αi⁺²,αi⁺³を順次
発生することができる。したがつて，第２図における４
個のレジスタ1,2,3,4にαｉ例えばα^１を外部から取り
入れ,3回のシフト動作を行なうのと等価な接続によつ
て，入力のレジスタの出力と第２図において破線の位置
とに夫々マトリクスT¹の各要素を同時に発生させること
ができる。即ち，レジスタ１〜４の出力を１ビツトずつ
下側にずらすと共に，このシフト後の最上位ビツト及び
最下位ビツトを（mod.2）の加算器22,23,24により加算
する構成とされる。

第３図は，この発明の一実施例の構成を示し，入力（LS
Bからa₀,a₁,a₂,a₃）としてαｉが供給される。また，生
成多項式ｇ（ｘ）の係数giがレジスタ5,6,7の縦続接続
に供給され，各レジスタ5,6,7の夫々から係数g₃,g₂,g₁
が取り出される。（ｇ（ｘ）＝x⁴＋ｘ＋１）の時は，
（g₁＝1,g₂＝g₃＝０）となる。係数g₁がANDゲート8,11,
14に供給され，係数g₂がANDゲート9,12,15に供給され，
係数g₃がANDゲート10,13,16に供給される。

ANDゲート8,9,10の出力が夫々エクスクルーシプORゲー
ト（以下,EXORゲートと略す）22,32,42にその一方の入
力として供給される。ANDゲート11,12,13の出力がEXOR
ゲート23,32,43にその一方の入力として供給される。AN
Dゲート14,15,16の出力がEXORゲート24,34,44にその一
方の入力として供給される。各列ごとの３個のANDゲー
トの組には，前の列の夫々からMSBが共通に供給され
る。この各列ごとの３個のANDゲートは，生成多項式の
係数giのうちで,0のものが供給される時に常に０とな
り,1のものが供給される時にフイードバツクデータをEX
ORゲートに供給する。例えば（g₁＝1,g₂＝g₃＝０）の時
には,EXORゲート22,23,24が（mod.2）の加算器として動
作し，残りの他のEXORゲートは，単に入力を通過させる
だけである。

したがつて，前の列のMSBとEXORゲート22,23,24……,44
の各出力とは，入力a₀〜a₃と対応するマトリクスの全て
の要素を構成する。このマトリクス表現に変換された入
力と乗算される他のGF（2m）上の元は，入力b₀,b₁,b₂,b
₃として供給され，レジスタ51,52,53,54に取り込まれ
る。両者の乗算，即ちの出力をc₀,c₁,c₂,c₃とすると，これらは，下式のもの
となる。

c₀＝T₁₁b₀＋T₁₂b₁＋T₁₃b₂＋T₁₄b₃ c₁＝T₂₁b₀＋T₂₂b₁＋T₂₃b₂＋T₂₄b₃ c₂＝T₃₁b₀＋T₃₂b₁＋T₃₃b₂＋T₃₄b₃ c₃＝T₄₁b₀＋T₄₂b₁＋T₄₃b₂＋T₄₄b₃ 上述の出力c₀を発生するための乗算は,ANDゲート61,62,
63,64によつてなされ，加算は,EXORゲート65,66,67によ
つてなされ,EXORゲート67の出力がc₀としてレジスタ101
に貯えられる。

また，出力c₁を発生するための乗算は,ANDゲート71,72,
73,74によつてなされ，加算は,EXORゲート75,76,77によ
つてなされ,EXORゲート77の出力がc₁としてレジスタ102
に貯えられる。同様に,ANDゲート81,82,83,84及びEXOR
ゲート85,86,87によつて形成された出力c₂がレジスタ10
3に貯えられ,ANDゲート91,92,93,94及びEXORゲート95,9
6,97によつて形成された出力c₃がレジスタ104に貯えら
れる。

以上のようにして，第３図に示す構成は,GF（2m）上の
ベクトル表現された２個の元の乗算を行ない，乗算出力
を発生すること並びに生成多項式ｇ（ｘ）を変更するこ
とが可能なものである。

上述のこの発明の一実施例において，（a₀,a₁,a₂,a₃）
を入力Ａとし，（b₀,b₁,b₂,b₃）を入力Ｂとし，（c₀,
c₁,c₂,c₃）を出力Ｃとすると,A入力として，α^Ｎを供給
すれば，α^Ｎ・Ｂの出力Ｃを得ることができる。ここ
で,Nは，（0,1,2,……,2m−２）の中で任意に設定され
た値であり、テーブルが格納されたROMのアドレスとし
てＮを供給することにより，α^Ｎを形成できる。同様
に，他のROMにより，α^-Nを発生し，α^-N・Ｂの出力Ｃ
を形成でき，更に他のROMにより，α^-iを発生し，α^-i
・Ｂの出力Ｃを形成することができる。

第４図に示すこの発明の他の実施例は，第３図に示す乗
算回路を応用し,ROMを用いずに，上述のような種々の演
算を行なえるようにした演算回路である。

第４図において,111及び121は，ベクトル表現の入力デ
ータをマトリクスＴの要素に変換する変換回路を示し,1
12及び122は，変換回路111及び121の入力が貯えられる
ｍビツトのレジスタを示す。変換回路111及び121には，
シフトレジスタ117から生成多項式の係数が供給され
る。シフトレジスタ117は，クロツクCKGによりシフト動
作を行なう。113及び123は，変換回路111及び121からの
マトリクスＴの要素とベクトル表現のｍビツトのデータ
のマトリクス乗算を行なう乗算ゲートである。この乗算
ゲート113及び123には，レジスタ114及び124からｍビツ
トのデータが供給される。

レジスタ112への入力データは，マルチプレクサ115によ
り選択されたもので，マルチプレクサ115は，セレクト
信号S₁により制御される。レジスタ114への入力データ
は，マルチプレクサ116により選択されたもので，マル
チプレクサ116は，セレクト信号S₂により制御される。
同様に，レジスタ122及び124には，マルチプレクサ125
及び126により選択されたデータが供給される。これら
のマルチプレクサ125及び126は，セレクト信号S₃及びS₄
により制御される。乗算ゲート113の乗算出力がEXORゲ
ート118に供給されると共に，乗算ゲート123の乗算出力
がANDゲート119を介してEXORゲート118に供給される。A
NDゲート119には，制御信号SAが供給され，この制御信
号SAが１の時に，乗算ゲート113及び乗算ゲート123の両
者の出力の（mod.2）の加算出力が出力信号Ｃとして取
り出される。制御信号SAが０の時には，乗算ゲート113
の出力が出力信号Ｃとなる。

マルチプレクサ115,116,125,126の夫々の一方のｍビツ
トの入力データとして,E,A,F,Bが供給される。マルチプ
レクサ115,116,125の夫々の他方の入力データとして，
出力データＣがフイードバツクされる。更に，マルチプ
レクサ126の他方の入力データとして，乗算ゲート123の
乗算出力がフイードバツクされる。乗算ゲート123の出
力が出力データＰとして取り出される。

第４図に示す演算回路において，セレクト信号S₁〜S₄及
び制御信号SAによつて設定される演算モードについて説
明する。

最初に，セレクト信号S₁,S₂,S₃,S₄を全て０とし，制御
信号SAを１とした時の演算モードについて説明する。こ
の場合では，マルチプレクサ115,116,125,126の夫々に
よつて，入力データE,A,F,Bが選択され,ANDゲート119を
介して乗算ゲート123の乗算出力がEXORゲート118に供給
される。したがつて，変換回路111及び121の夫々のマト
リクスをT₁及びT₂とすると，（Ｃ＝T₁A＋T₂B）の出力デ
ータＣが得られる。入力データＥ及びＦを夫々αi,αｊ
とすると，（T₁＝Ti・T₂＝Tj）となり，したがつて，Ｃ＝Ti・Ａ＋Tj・Ｂという演算を行なうことができる。この演算は，パリテ
イ発生や，エラー訂正回路を実現するうえで必要とされ
る。

第２に，β^Ｎの演算について説明する。一般のべき数Ｎ
は,2進数で与えられるので，（ｍ＝４）のGF（2⁴）上で
考えるとすると，べき数ＮはＮ＝n₀・2⁰＋n₁・2¹＋n₂・2²＋n₃・2³ として表わすことができる。したがつて，β^Ｎの演算は（但し,n₀,n₁,n₂,n₃は０又は１である。）として計算で
きる。したがつて，与えられたβからβ²,β⁴,β^８を形
成し，べき数に従つて累積演算をすれば良い。

このβ^Ｎの演算を行なう時の動作を第５図を参照して説
明する。第５図Ａは，演算回路のクロツクを示し,t₁,t₂
の時刻まで，セレクト信号S₁及びS₂は，第５図Ｂ及び第
５図Ｃに示すように,0とされる。入力データＥとして４
ビツトのデータβが入力され，入力データA,F,Bとし
て，α^０（＝1000）が入力される。そして，時刻t₃から
セレクト信号S₁及びS₂が１とされ，計算が始められる。

第５図Ｄ及び第５図Ｅに夫々示すように，マルチプレク
サ115及び116から入力データβ及びα^０が出力され，レ
ジスタ112及び114からは，第５図Ｆ及び第５図Ｇに夫々
示すように,1クロツク遅れてこれらのデータが出力され
る。時刻t₃では，レジスタ112の出力がβとなり，レジ
スタ114の出力がα^０となる。制御信号SAが０とされて
おり，乗算ゲート113の出力βがマルチプレクサ115及び
116を通りレジスタ112及び114にフイードバツクされる
ので，時刻t₄では，レジスタ112及び114の出力がβとな
る。次の時刻t₅では，レジスタ112及び114の出力がβ^２
となり，以下，β⁴,β⁶,β^８と変化する。第５図Ｈは，
乗算ゲート113の出力を示す。

この乗算ゲート113の出力がEXORゲート118を介してマル
チプレクサ125に供給される。マルチプレクサ125のセレ
クト信号S₃は，第５図Ｉに示すように，指数Ｎの２進表
現（n₀,n₁,n₂,n₃）の夫々に対応して１クロツク毎に切
り替えられる。セレクト信号S₃が０の時は，入力データ
Ｆ（＝α^０）が選択され，セレクト信号S₃が１の時は，
乗算ゲート113の出力データが選択される。したがつ
て，マルチプレクサ125の出力として，第５図Ｋに示す
ように，が順次現れ，レジスタ122の出力は，マルチプレクサ125
の出力が１クロツク遅らされた第５図Ｍに示すものとな
る。

セレクト信号S₄は，第５図Ｊに示すように，時刻t₄から
１とされ，時刻t₄以降は，入力データＢ（＝α^０）から
乗算ゲート123の出力を選択する状態となる。第５図Ｌ
は，マルチプレクサ126の出力を示し，このマルチプレ
クサ126の出力がレジスタ124に取り込まれ，レジスタ12
4から第５図Ｎに示す出力が現れる。時刻t₄では，レジ
スタ122からのとレジスタ124からのα^０とが乗算ゲート123に供給さ
れ，第５図０に示すの出力データＰが発生する。時刻t₅では，乗算ゲート12
3への入力がとなるので，乗算ゲート123の出力Ｐがとなる。同様に，時刻t₆・t₇の夫々に乗算ゲート123に
供給される入力によつて，乗算ゲート123からは，の出力Ｐが得られる。図示せずも，出力データＰをレジ
スタを介することで，クロツクと同期させ，時刻t⁸で
は，β^８の値が出力される。

第３に，β^-1の演算モードについて説明する。

GF（2⁴）の有限体では,0でない任意の元βは β¹⁵＝１であるから， β^-1＝β¹⁴ である。つまり，（Ｎ＝14）とすれば良く,N＝（0111）
をセレクト信号S₃として入力することにより，出力デー
タＰとしてβ^-1が出力される。一般に、mod.（2m−１）
の計算では,Nを−Ｎに変えたい時には,Nの２進表示の値
をすべて反転すれば良い。

したがつて，β^-Nの第４の演算モードは，べき数Ｎの２
進表示を反転するだけで良いので，入力データＥとして
βを供給し，入力データA,F,Bとしてα^０を供給し，セ
レクト信号S₃として，反転されたべき数をLSBから順
次供給すれば，出力データＰとしてβ^-Nを得ることがで
きる。

第５の演算モード（β^Ｎ×γ，β^-N×γ）について説明
する。これは，第２及び第３の演算モードと殆ど同じで
あるが，入力データＢとして，α^０の代わりに，γを入
力すれば良い。

第６の演算モード（αｉ×γ，α^-i×γ）について説明
する。この場合は，入力データＥとしてαを供給し，入
力データＡ及びＦとしてα^０を供給し，入力データＢと
してγを供給し，マルチプレクサ125のセレクト信号S₃
として，指数ｉ又は−ｉの２進数表示データをLSBから
順次供給すれば良い。

第６図に示すように，ベクトル表現されたGF（2⁴）上の
元同士の乗算を行なう場合，一方の元のマトリクス表現
した時の全要素（16ビツト）を入力端子131から直列に
シフトレジスタ回路に入力し，この16ビツトの要素とベ
クトル（b₀,b₁,b₂,b₃）とを乗算するようにしても良
い。第６図では，シフトレジスタ回路の各レジスタにマ
トリクスの各要素のサフイツクスが記入され，乗算ゲー
トを構成するANDゲート及びEXORゲートの夫々には，第
３図中のものと対応して同一の参照符号が付されてい
る。

「発明の効果」この発明に依れば，ベクトル表現された有限体の元の乗
算をメモリを用いずに行なうことができる。また，この
発明に依れば，有限体上の任意の元β，γに関して，β
＋γは勿論のこと，β×γ，β^N,β^-N,β^Ｎγ，β^-Nγ
などの演算を行なうことができる汎用性のある回路を小
さな規模のハードウエアで実現することができる。した
がつて，この発明は，エラー訂正符号の符号器及び復号
器に適用して好適なものである。

【図面の簡単な説明】

第１図は有限体上の元とマトリクス表現との関係の説明
に用いる略線図，第２図はベクトル表現されたデータを
マトリクス表現の各要素に変換する変換回路の接続図，
第３図はこの発明の一実施例の接続図，第４図はこの発
明の他の実施例のブロツク図，第５図はこの発明の他の
実施例の動作説明に用いるタイムチヤート，第６図はこ
の発明の更に他の実施例の接続図である。 1,2,3,4……一方の入力データを貯えるレジスタ、51,5
2,53,54……他方の入力データを貯えるレジスタ,101,10
2,103,104……出力データを貯えるレジスタ,111,121…
…変換回路,113,123……乗算ゲート,115,116,125,126…
…マルチプレクサ。

Claims

【特許請求の範囲】

【請求項１】ベクトル表現された２つの入力データから
１つの入力データを選択する第１から第４の選択手段
と、前記第１の選択手段によって選択された入力データを、
生成多項式の係数に基づいて第１のマトリクス要素に変
換する第１の変換手段と、前記第１のマトリクス要素と前記第２の選択手段によっ
て選択された入力データとのマトリクス演算を行う第１
の乗算手段と、前記第３の選択手段によって選択された入力データを、
前記生成多項式の係数に基づいて第２のマトリクス要素
に変換する第２の変換手段と、前記第２のマトリクス要素と前記第４の選択手段によっ
て選択された入力データとのマトリクス演算を行う第２
の乗算手段と、前記第１の乗算手段の出力と前記第２の乗算手段の出力
との加算演算を、前記第２の乗算手段の出力を加算する
か否かを示す制御信号に基づいて行う加算手段と、を備
えた有限体の演算回路であって、前記第１から第３の選択手段は、それぞれ、有限体GF
（2m）の元がベクトル表現されたｍビットの入力データ
と前記加算手段の出力データから、演算モードによって
定まる選択信号に基づいて１つのデータを選択し、前記第４の選択手段は、有限体GF（2m）の元がベクトル
表現されたｍビットの入力データと前記第２の乗算手段
の出力データから、前記選択信号に基づいて１つのデー
タを選択する、ことを特徴とする有限体の演算回路。