JP2842947B2 - ガロアフィールド多項式乗算／除算回路およびそれを組込むディジタル信号プロセッサ - Google Patents

ガロアフィールド多項式乗算／除算回路およびそれを組込むディジタル信号プロセッサ

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Description

【発明の詳細な説明】 技術分野 この発明は、ガロアフィールド多項式乗算／除算回路
であって、第１の複数の２進信号を第２の複数の２進信
号によって乗算または除算することができるものに関す
る。この発明はさらに、このような回路を含むディジタ
ル信号プロセッサに関する。
発明の背景 ガロアフィールド多項式乗算／除算回路は技術分野に
おいてよく知られている。このような回路において、第
１の複数の２進信号を第２の複数の２進信号によって乗
算または除算することが所望される。ガロアフィールド
乗算／除算回路は通信におけるCRC（サイクリックリダ
ンダンシチェック）ビット信号およびコンボルーション
エンコーディング信号を計算するための用途などに用い
られる。
典型的な先行技術のガロアフィールド乗算／除算回路
においては、動作を行なうためにシフトレジスタが用い
られる。典型的な先行技術のガロアフィールド乗算回路
においては、動作を行なうために、加算器および乗算器
を備えた複数のシフトレジスタが用いられる。先行技術
のガロアフィールド乗算回路においては、第１の複数の
２進信号の各ビットがシフトレジスタへシフトされ、複
数の第２の２進信号によって乗算され、加算されるとい
うように続く。したがって、乗算動作を行なうために少
なくともＮ＋１個の数のクロックサイクルが必要である
という点で、動作は性質的に「連続的」である。ただし
ここでＮは第１の複数の２進信号のビット数である。
同様に、典型的な先行技術のガロアフィールド除算回
路においては、動作を行なうためにシフトレジスタと加
算器と乗算器とが用いられる。動作を行なうために必要
なシフトまたはサイクルの数は、多項式のデータに１を
足したものの数に等しい。ここでもまた、先行技術のガ
ロアフィールド乗算回路と同じように、先行技術のガロ
アフィールド除算回路は性質的に「連続的」である。
先行技術の除算回路の一例についてはたとえば米国特
許第5,341,322号を、さらに先行技術の乗算／除算回路
の一例については米国特許第5,270,962号を参照された
い。
発明の概要 この発明において、乗算／除算回路は第１の複数の２
進信号と第２の複数の２進信号とを受取り、制御信号に
応答して、その乗算または除算を行なう。乗算／除算回
路は、第１および第２の複数の２進信号を受取り、かつ
それらに応答して第３の複数の２進信号を発生するため
の手段を有する。第３の複数の２進信号は前記第１およ
び第２の複数の２進信号の排他的ORであり、かつ最上位
ビット（MSB）を有する。第１のマルチプレクサ手段は
第３の複数の２進信号と第２の複数の２進信号とを受取
り、第１のマルチプレクス信号に応答して第４の複数の
２進信号を発生する。第４の複数の２進信号もまたMSB
を有する。第１のアキュムレータ手段は第４の複数の２
進信号を受取り、かつそれらをストアする。第１のシフ
ト手段は第１のアキュムレータ手段にストアされた第４
の複数の２進信号を受取り、第２の複数の２進信号を発
生し、さらに第２の複数の２進信号を受取手段に与え
る。第２の複数の２進信号は、第４の複数の２進信号を
２で乗算したものを表わす１つの２進桁信号だけシフト
された第４の複数の２進信号である。第１のインバータ
手段は第３の複数の２進信号のMSBを受取り、第１のビ
ット信号を発生する。第２のマルチプレクサ手段は、第
１のビット信号と第４の複数の２進信号のMSBと制御信
号とを受取り、制御信号に応答して第２のビット信号を
発生する。第２のアキュムレータ手段は複数のビット信
号をストアし、かつ最下位ビット（LSB）とMSBとを有す
る。第２のアキュムレータ手段はLSBとしての第２のビ
ット信号を受取り、ストアされた第２のビット信号をMS
B位置に１桁分シフトする。第２のインバータ手段は第
２のアキュムレータ手段にストアされたMSBを受取り、
それに応答して第４のビット信号を発生する。第３のマ
ルチプレクサ手段は第４のビット信号と第３の複数の２
進信号のMSBと制御信号とを受取り、制御信号に応答し
て第５のビット信号を発生する。第５のビット信号は、
第１のマルチプレクス信号として第１のマルチプレクサ
手段に与えられる。乗算を行なうよう制御信号が乗算／
除算回路を制御する場合、乗算動作の結果は第１のアキ
ュムレータ手段にストアされる。除算を行なうよう制御
信号が乗算／除算回路を制御する場合、除算動作の結果
は第１および第２のアキュムレータ手段にストアされ
る。
この発明はまた、乗算のみを行なうことのできる前述
の乗算／除算回路および除算のみを行なうことのできる
前述の乗算／除算回路に関する。さらにこの発明は、前
述の乗算／除算回路を組込むディジタル信号プロセッサ
に関する。
図面の簡単な説明 図１は、メモリと相互作用するこの発明のディジタル
信号プロセッサ（DSP）の概略的なブロックレベル図で
ある。
図２は、この発明の乗算／除算回路の概略的なブロッ
クレベル図である。
図３は、この発明の除算回路の概略的なブロックレベ
ル図である。
図４は、この発明の乗算回路の概略的なブロックレベ
ル図である。
図面の詳細な説明 図１を参照して、この発明のディジタル信号プロセッ
サ（DSP）10のブロックレベル図が示される。この発明
のDSP10はアドレスバス14およびデータバス16を通して
メモリモジュール12と相互作用する。技術分野において
は周知であるように、アドレス信号はアドレスバス14に
沿ってメモリ12のアドレス部分に与えられてそこからデ
ータ信号を取出してそれらをデータバス16に与えさらに
DSP10の中に与えるか、またはDSP10からのデータバス16
上のデータ信号を、アドレスバス14によって選択された
アドレスの中に書込む。
この発明のDSP10は通信動作に特に適する。技術分野
において周知であるように、特に通信においては、コン
ボルーションエンコーディング信号およびサイクリック
リダンダンシチェック（CRC）信号を計算する必要はな
い。
図２を参照して、概略的なブロックレベル図には、こ
の発明の乗算／除算回路20を組込むこの発明のDSP10の
一部分が示されている。技術分野においては周知である
ように、DSP10は命令デコーダ（図示せず）およびメモ
リアドレスレジスタ（図示せず）などといった他の機能
回路を有し得る。この発明の乗算／除算回路20にはDSP1
0の一部分しか含まれていない。
先に述べたように、DSP10はアドレスバス14に与えら
れたアドレス場所のメモリ12から、データバス16を介し
てデータ信号を受取る。データ信号をDSP10に与えるデ
ータバス16はＭビットのバス幅を有する。DSP10は第１
のアキュムレータ22を含む。第１のアキュムレータ22は
Ｎビットをストアすることができる。データバス16から
のＭビットおよび第１のアキュムレータ22からのＮビッ
トは第１のマルチプレクサ24に与えられる。Ｍビットま
たはＮビットのいずれかを含む第１のマルチプレクサ24
の出力は第１のシフタ26に与えられる。好ましい実施例
において、データバス16からのＭビットは16に等しい。
第１のアキュムレータ22からのＮビットは40に等しい。
第１のシフタ26はさらに40ビットをストアすることがで
きる。したがって、データバス16に沿ってメモリ12から
データが与えられる場合、第１のシフタ26を完全に満た
すためには３つのメモリフェッチ動作が必要である。第
１のアキュムレータ22からデータが与えられる場合は、
第１のシフタ26は、第１のアキュムレータ22からのデー
タすべてを単一ロードサイクルにおいて保持することが
できる。除算／除算回路20は第１のシフタ26からデータ
信号を受取る。したがって、第１のシフタ26は始めは、
乗算／除算回路20による動作に必要な第１の複数の２進
信号および第２の複数の２進信号の両方をストアするこ
とができる。
好ましい実施例における乗算／除算回路20は演算論理
ユニット（ALU）30を含む。しかしながら、見られるよ
うに、乗算／除算回路20の動作には、ALU30の機能的能
力のうち一部分しか用いられない。乗算／除算回路20が
DSP10に用いられるため、ALUもまた用いられる。しかし
ながら、見られるように乗算／除算回路20はDSPに用い
られる必要がないため、乗算／除算回路20の動作に用い
られる、ALU30の機能のみを設ける必要がある。この機
能は排他的OR回路32を含む。排他的OR回路32は第１のシ
フタ26からの第１の複数の２進信号27および（その機能
および動作を後により詳細に説明することとなる）第２
のシフタ34からの第２の複数の２進信号を受取る。排他
的OR回路32の出力は第３の複数の２進信号36である。第
３の複数の２進信号36は、第１の複数の２進信号27およ
び第２の複数の２進信号33の、対応する位置にある２進
信号の排他的OR結果である。もし第１のシフタ26からの
第１の複数の２進信号27が下記のビットストリームを含
み、 abcde かつ第２のシフタ34からの第２の複数の２進信号33が
下記のビットストリームを含むならば、 tuvwx 第３の複数の２進信号36である、排他的OR回路32の出
力は下記のものを含むこととなる。
第３の複数の２進信号36は単一ビットを含み、最上位
ビット（MSB）を有し得る。第２の複数の２進信号33お
よび第３の複数の２進信号36は第２のマルチプレクサ40
に与えられる。第２のマルチプレクサ40は第１のマルチ
プレクサ信号42に応答して、その出力として第４の複数
の２進信号44を与える。第４の複数の２進信号44は第２
のアキュムレータ46に与えられてストアされる。さら
に、第４の複数の２進信号44もまた最上位ビット（MS
B）を有する。
第５の複数の２進信号48は第２のアキュムレータ46の
出力を含む。第５の複数の２進信号48は第２のシフタ34
に与えられる。第２のシフタ34は第５の複数の２進信号
48を受取って、それを、１つの２進桁分左に、または第
５の複数の２進信号48を２で乗算したものを表わす最上
位位置にシフトする。第２のシフタ34の出力は第２の複
数の信号33であり、これは、先に述べたように排他的OR
回路32に与えられる。
第３の複数の２進信号のMSBは第１のインバータ50に
よって反転され、この第１のインバータ50はその出力と
して第１のビット信号52を発生する。第４の複数の２進
信号44のMSBおよび第１のビット信号52は第３のマルチ
プレクサ54に与えられる。第３のマルチプレクサ54は乗
算／除算制御信号56であって、乗算の機能または除算の
機能のうちいずれかを行なうよう乗算／除算回路20にコ
マンドするものによって制御される。それに応答して、
第３のマルチプレクサ54の出力は第２のビット信号58で
ある。第２のビット信号58は第３のアキュムレータ60の
最下位ビット（LSB）位置に与えられる。LSBまたは最下
位ビット位置は一般的に最右ビット位置である。第３の
アキュムレータ60はさらに、２進信号のＮビットをスト
アすることができる。第３のアキュムレータ60のＮビッ
トはN,N−1,N−２…１を含む。第３のアキュムレータ60
はその出力として、Ｎ−1,N−２…１の位置にストアさ
れた２進信号をとり、それらの２進信号を、N,N−1,N−
２…２の位置において第３のアキュムレータ60の中にロ
ードして戻す。この、第３のアキュムレータ60の出力を
それ自身へロードして戻すことは、第２のビット信号58
をLSB位置にロードして戻す度に、その後に起こる。し
たがって、この動作により、第２のビット信号58を第３
のアキュムレータ60のLSB位置にロードして、その後第
３のアキュムレータ60からのＮ−１ビットをそれ自身上
にロードして戻すことにより、LSB位置にロードされた
第２のビット信号58がMSB位置の方に１つの２進位置分
だけシフトされる。
第３のアキュムレータ60のMSB信号は第３のビット信
号62として第２のインバータ64に与えられ、このインバ
ータ64はその出力として第４のビット信号66を発生す
る。第４のビット信号66および第３の複数の２進信号36
のMSBは第４のマルチプレクサ68に与えられる。第４の
マルチプレクサ68は、第３のマルチプレクサ54を制御す
るものと同じ乗算／除算制御信号56によって制御され
る。第４のマルチプレクサ68の出力は第１のマルチプレ
クス信号42であり、これは、第２のマルチプレクサ40を
制御するのに用いられる 乗算／除算回路20を制御して乗算モードまたは除算動
作のいずれかで動作する際の乗算／除算制御信号56の機
能は、図３および図４を参照して最もよく理解できる。
図３は、専用除算回路120を示す。機能的には、除算回
路120は、乗算／除算制御信号56が除算動作モードに設
定されるときには乗算／除算回路20と同じように動作す
る。
図２において説明されかつ示された乗算／除算回路20
と同様に、図３に示される除算回路120はDSP10の一部分
として用いることができる。この点に関連して、DSP10
は、メモリ12または第１のアキュムレータ22のいずれか
から与えられ、かつ第１のマルチプレクサ24を通して第
１のシフタ26の中にシフトされた第１の複数の２進信号
および第２の複数の２進信号を受取ることとなる。第１
のシフタ26からの第１の複数の２進信号27は、排他的OR
回路32を含むALU30に与えられる。排他的OR回路32はそ
の入力として第２のシフタ34からの第２の複数の２進信
号33を受取る。排他的OR回路32の出力は第３の複数の２
進信号36である。
第３の複数の２進信号36はMSB信号を有する。第２の
複数の２進信号33および第３の複数の２進信号36は第２
のマルチプレクサ40に与えられ、この第２のマルチプレ
クサ40は第３の複数の２進信号36のMSB2進信号によって
制御される。第２のマルチプレクサ40の出力は第４の複
数の２進信号44であり、この第４の複数の２進信号44は
第２のアキュムレータ46に与えられてストアされる。第
５の複数の２進信号は第２のアキュムレータ46の出力か
らのものであり、かつ第２のシフタ34に与えられる。第
２のシフタ34は第５の複数の２進信号48を受取り、かつ
それを１つの２進位置分だけ左に、または最上位位置に
シフトし、それにより第５の２進信号を２で乗算する。
第２のシフタ34の結果は、第２の複数の２進信号33であ
り、この第２の複数の２進信号33はALU30の排他的OR回
路32に与えられる。
第３の複数の２進信号36のMSB2進信号は第１のインバ
ータ50に与えられ、この第１のインバータ50はその出力
として第１のビット信号52を発生する。第１のビット信
号52は第３のアキュムレータ60の最下位ビット位置に与
えられる。第３のアキュムレータ60からの、位置Ｎ−1,
N−２…１にストアされた２進信号は、N,N−１…２の位
置において第３のアキュムレータ60に戻され、それによ
り第３のアキュムレータ60の最下位ビット位置にストア
された第２のビット信号を１だけMSB位置にシフトす
る。
除算動作の結果は、第３のアキュムレータ60にストア
された商および第２のアキュムレータ46にストアされた
剰余である。
同様に、除算／除算回路20に乗算動作を行なわせるよ
う乗算／除算制御信号56が設定される場合、結果として
生じる専用乗算回路が図４に示される。専用乗算回路22
0はスタンドアロンモードにおいて用いられるか、また
はDSP10の一部として用いることができる。乗算回路220
は、乗算回路220がDSP10の一部分として用いられる場合
にはALU30を含む。ALU30は、第１のシフタ26からの第１
の複数の２進信号27および第２のシフタ34からの第２の
複数の２進信号33を受取る。ALU30は排他的OR回路32を
含み、この排他的OR回路32は第１の複数の２進信号27お
よび第２の複数の２進信号33を受取り、かつその出力と
して第３の複数の２進信号36を発生し、この第３の複数
の２進信号36は第１の複数の２進信号27および第２の複
数の２進信号33における、対応するビット信号の排他的
ORである。第２の複数の２進信号33および第３の複数の
２進信号36は第２のマルチプレクサ40に与えられる。第
２のマルチプレクサ40は第１のマルチプレクス信号42に
よって制御され、かつその出力として第４の複数の２進
信号44を発生する。第４の複数の２進信号44は、それと
関連したMSB2進信号を有する。
第４の複数の２進信号44は第２のアキュムレータ46に
与えられてストアされる。第５の複数の２進信号48は第
２のアキュムレータ46の出力である。第５の複数の２進
信号48は第２のシフタ34に与えられ、この第２のシフタ
34は第５の複数の２進信号48を１つの２進ビット位置だ
けMSB位置にシフトし、それにより２の乗算を行なう。
第２のシフタ34の出力は第２の複数の２進信号33であ
り、この第２の複数の２進信号33はALU30に与えられ
る。
第４の複数の２進信号44のMSB2進信号は、第３のアキ
ュムレータ60の最下位ビット位置に与えられる。第３の
アキュムレータ60の位置Ｎ−1,N−２…１からの、Ｎ−
１の２進信号は第３のアキュムレータ60に戻されて、第
３のアキュムレータ60の２進位置N,N−１…２にストア
される。これにより、最下位ビット位置にストアされた
信号が１だけ左に、またはMSB位置にシフトされる。第
３のアキュムレータ60のMSB2進信号は、第２のインバー
タ64に与えられ、この第２のインバータ64はその出力と
して第１のマルチプレクス信号42を発生し、この第１の
マルチプレクス信号42は第２のマルチプレクサ40を制御
するために用いられる。
乗算動作の結果は、第３のアキュムレータ60にストア
される。
この発明の動作の理論は以下のとおりである。図２に
示される乗算／除算回路20が乗算モードで動作する場合
には、乗算／除算制御信号56が第３のマルチプレクサ54
および第４のマルチプレクサ68に送られて、その信号の
流れを制御して、図４に示される機能または回路が得ら
れるようにする。第１の多項式２進信号がメモリ12か、
または第１のアキュムレータ22かのいずれかから取出さ
れ、排他的OR回路32を通して与えられ、第２のアキュム
レータ46にストアされる。次に、第２のアキュムレータ
46からの第１の多項式２進信号が第２のシフタ34によっ
て１ビット分シフトされ、第２の複数の２進信号33とし
て排他的OR回路32に与えられる。第２の多項式２進信号
がメモリ12または第１のアキュムレータ22からさらに取
出され、第１のシフタ26を通して与えられて第１の複数
の２進信号27として排他的OR回路32に与えられる。第１
の複数の２進信号27および第２の複数の２進信号33の排
他的ORの動作の結果は第３の複数の２進信号36であり、
この第３の複数の２進信号36のMSBビットは第３のアキ
ュムレータ60のLSB位置にロードされる。第３の複数の
２進信号36のMSB信号の各々が排他的OR回路32によって
発生すると、第３のアキュムレータ60のLSB位置に、新
しいMSB信号の各々が与えられる。Ｎ＋１動作の後、第
３のアキュムレータ60にストアされた結果は、以下の理
論的根拠に従って、第１の複数の２進信号27および第２
の複数の２進信号33を乗算したものである。
多項式の乗算 多項式の乗算は一般的な乗算とほぼ同じであるが、係
数の加算が排他的OR動作によって行なわれるという点で
異なる。
この例＃２において、実数の乗算とは異なり、２つの
「Ｘ」項または２つの「１」項は除去される。
乗算モードで動作しているときの乗算／除算回路20
は、第２の複数の２進信号33によってコンボルーション
エンコードされた第１の複数の２進信号27のコンボルー
ションエンコーディング動作を行なうことが所望される
ときには、通信分野における特定的な用途に用いられ
る。
除算モードにおいて乗算／除算回路20を動作するのが
所望されるときには、乗算／除算制御信号56が第３のマ
ルチプレクサ54および第４のマルチプレクサ68に与えら
れ、それにより、結果として生じたハードウェア回路
が、図３に示される実施例に実質的に従って機能するよ
うにする。この実施例において、第２の複数の２進信号
または除数がメモリ12またはアキュムレータ22から取出
されて、第２のアキュムレータ46にストアされる。第２
の複数の２進信号は第２のシフタ34に与えられて第２の
複数の２進信号33を発生する。第１の複数の２進信号も
またメモリ12またはアキュムレータ22から取出されて、
除数としての第１の複数の２進信号27として、排他的OR
回路32に与えられる。第１の複数の２進信号27によって
除算された第２の複数の２進信号33の動作の結果は、商
として第３のアキュムレータ60にストアされた複数の２
進信号であり、剰余は第２のアキュムレータ46にストア
されている。動作の原理は以下のとおりである。
多項式の除算 多項式の除算は一般的な除算とほぼ同じであるが、係
数の加算が排他的OR動作によって行なわれるという点で
異なる。
乗算／除算回路20がテレコミュニケーションの用途に
用いられる場合には、除算回路220は、COC信号は第２の
アキュムレータ46にストアされる状態で第１の複数の２
進信号27によってチェックされ第２の複数の２進信号33
のCRCを計算するに際して特定的な用途を見い出す。こ
の場合、第３のアキュムレータ60にストアされた商の結
果は用いられない。
以上のことからわかるように、乗算／除算回路は小型
であり、DSPにおいてALUとともに用いられる場合には、
テレコミュニケーション分野において特定的な用途を有
する。
フロントページの続き (56)参考文献 特開 昭55−66038（ＪＰ，Ａ) 特開 昭60−223333（ＪＰ，Ａ) 特開 昭63−229531（ＪＰ，Ａ) 特開 昭62−122333（ＪＰ，Ａ) 特開 昭62−159922（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/10 G06F 7/60 H03M 13/00

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の複数の２進信号および第２の複数の
    ２進信号を受取り、かつ制御信号に応答してその乗算ま
    たは除算を行なうための乗算／除算回路であって、前記
    装置は、 前記第１および第２の複数の２進信号を受取り、かつそ
    れに応答して第３の複数の２進信号を発生するための手
    段を含み、前記第３の複数の２進信号は前記第１および
    第２の複数の２進信号の排他的ORであり、前記第３の複
    数の２進信号は最上位ビット（MSB）を有し、さらに、 前記第３の複数の２進信号および前記第２の複数の２進
    信号を受取り、かつ第１のマルチプレクス信号に応答し
    て第４の複数の２進信号を発生するための第１のマルチ
    プレクサ手段を含み、前記第４の複数の２進信号はMSB
    を有し、さらに、 前記第４の複数の２進信号を受取り、かつストアするた
    めの第１のアキュムレータ手段と、 前記第１のアキュムレータ手段にストアされた前記第４
    の複数の２進信号を受取り、前記第２の複数の２進信号
    を発生し、かつ前記受取手段に前記第２の複数の２進信
    号を与えるための第１のシフト手段とを含み、前記第２
    の複数の２進信号は、前記第４の複数の２進信号を２で
    乗算したものを表わす１つの２進数字信号によってシフ
    トされた前記第４の複数の２進信号であり、さらに、 前記第３の複数の２進信号の前記MSBを受取り、かつ第
    １のビット信号を発生するための第１のインバータ手段
    と、 前記第１のビット信号と前記第４の複数の２進信号の前
    記MSBと前記制御信号とを受取り、かつ前記制御信号に
    応答して第２のビット信号を発生するための第２のマル
    チプレクサ手段と、 複数のビット信号をストアし、最下位ビット（LSB）とM
    SBとを有し、かつ前記LSBとしての前記第２のビット信
    号を受取って前記ストアされた第２のビット信号を１桁
    分前記MSBにシフトするための第２のアキュムレータ手
    段と、 前記第２のアキュムレータ手段にストアされた前記MSB
    を受取り、かつそれに応答して第４のビット信号を発生
    するための第２のインバータ手段と、 前記第４のビット信号と前記第３の複数の２進信号の前
    記MSBと前記制御信号とを受取り、かつ前記制御信号に
    応答して第５のビット信号を発生するための第３のマル
    チプレクサ手段と、 前記第１のマルチプレクス信号として前記第１のマルチ
    プレクサ手段に前記第５のビット信号を与えるための手
    段とを含み、 前記乗算動作の結果が前記第１のアキュムレータ手段に
    ストアされ、かつ前記除算動作の結果が前記第１および
    第２のアキュムレータ手段にストアされる、乗算／除算
    回路。
  2. 【請求項２】前記回路が、除算動作を行なわせる前記制
    御信号に応答してガロアフィールド除算動作を行なう、
    請求項１に記載の回路。
  3. 【請求項３】前記除算回路の商の結果が前記第２のアキ
    ュムレータ手段にストアされ、かつ前記除算回路の剰余
    の結果が、前記第３のアキュムレータ手段にストアされ
    る、請求項２に記載の回路。
  4. 【請求項４】前記回路がCRC計算を行ない、前記CRC計算
    の結果が前記第１のアキュムレータ手段にストアされ
    る、請求項２に記載の回路。
  5. 【請求項５】前記回路が、乗算動作を行なわせる前記制
    御信号に応答してガロアフィールド乗算を行なう、請求
    項１に記載の回路。
  6. 【請求項６】前記回路が、前記第１のアキュムレータ手
    段にストアされた前記エンコーディング動作の結果によ
    ってコンボルーションエンコーディング動作を行なう、
    請求項５に記載の回路。
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