JP2000172520A

JP2000172520A - ガロア体演算プロセッサ

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Publication number: JP2000172520A
Application number: JP10345463A
Authority: JP
Inventors: Shunsuke Kamijo; 俊介上條
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-04
Filing date: 1998-12-04
Publication date: 2000-06-23
Also published as: US6523054B1

Abstract

(57)【要約】【課題】簡単な構成で高速動作が可能でReed-Solomon
復号処理などをすべて処理できる実用的なガロア体演算
プロセッサの実現。【解決手段】命令デコーダ１と、少なくともガロア体
ベクトル加算器３１とガロア体ベクトル乗算器３２を有
し、第１及び第２オペランドに対してガロア体演算を実
行する演算ユニット３０とを備えるガロア体演算プロセ
ッサにおいて、第２オペランドを、指数表現からベクト
ル表現に変換する指数−ベクトル変換回路２２を備え、
ベクトル表現された第１オペランドと指数表現された第
２オペランドに対してガロア体演算を行う命令を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種のガロア体の
演算を行えるガロア体演算プロセッサに関する。

【０００２】

【従来の技術】近年、通信のディジタル化や記憶装置の
信頼正の向上などの点から、誤り訂正符号技術が注目さ
れている。現在、モデムなどの通信やＣＤなどの記憶媒
体にデータを記憶する際に誤り訂正符号技術が使用され
ている。特に、ディジタルテレビ放送などの普及が望ま
れる２１世紀においては、誤り訂正符号技術はなくては
ならない技術になると予想される。

【０００３】この誤り訂正符号の中核をなすのが、ガロ
ア体ＧＦ（２⁸）の演算である。例えば、ガロア体ＧＦ
（２⁸）のReed-Solomon符号は、ＡＤＳＬや衛星放送な
どの標準規格にも採用されて、将来的には地上波のディ
ジタルテレビなどにも採用されるものと思われる。

【０００４】

【発明が解決しようとする課題】従来、ガロア体演算を
行う符号器や復号器は、専用回路で実現するのが一般的
であった。しかし、専用回路の場合、異なる仕様の信号
には対処できないという問題がある。誤り訂正符号は、
用途によって符号長や訂正の多重度が異なり、専用回路
で実現する場合、様々な仕様に対応することが難しとい
う問題があった。

【０００５】ガロア体演算命令を有するプロセッサは、
これまでほとんどなかったが、近年一部の限られた処理
を行うガロア体演算プロセッサが登場している。しか
し、このプロセッサは、例えばReed-Solomon復号などを
一貫して処理できるものではなく、その処理の一部を実
行するものである。そのため、乗算がガロア体ベクトル
表現の乗算か、指数表現の算術演算のいずれか一方のみ
をサポートしているだけで、必要な処理を行うためには
プロセッサに入力するデータに各種の前処理を施す必要
があった。プロセッサの命令のみで柔軟にプログラムす
る場合、一貫してプログラムを実行できるだけの性能と
命令体系が必要である。プロセッサと一部の処理を行う
専用回路とを連携させるのは、制御が難しく性能の低下
も問題になる。プロセッサでガロア体演算の処理系を実
現する場合には、処理の高速化、専用回路以上に回路規
模の低減、既存のパイプラインへの親和正を両立させる
ことが課題である。

【０００６】また、累乗演算に関しては、（αⁱ）^j＝
α^i*jのように、指数同士の２５５を法とする算術演算
を行うのが一般的であり、シンドローム演算などを行う
場合には、演算結果を次の演算に仕様する場合変換が必
要であり、プロセッサのみでは処理できなかった。累乗
演算を指数同士の乗算で行う場合、演算器の増大が問題
となる。つまり、ガロア体ＧＦ（２⁸）演算器の中に、
２５５を法とする算術乗算器という特殊回路を含める必
要があるため、ハードウエアの利用効率の点で非常に不
利であるという問題があった。

【０００７】本発明は、以上のような問題点を解決した
実用的なプロセッサを簡単な構成で実現することを目的
とする。

【０００８】

【課題を解決するための手段】図１は、本発明のガロア
体演算プロセッサの第１原理構成図である。図示のよう
に、本発明のガロア体演算プロセッサは、データの変換
回路を、一つのオペランドに対してのみ行うように設
け、異なる表現のオペランドをそのまま演算できるよう
にしたことを特徴とする。

【０００９】すなわち、本発明のガロア体演算プロセッ
サは、命令デコーダ１と、ガロア体ベクトル加算器３１
やガロア体ベクトル乗算器３２やガロア体指数加減算器
３３などを有し、第１及び第２オペランドに対してガロ
ア体演算を実行する演算ユニット３０とを備えるガロア
体演算プロセッサである。例えば、演算ユニット３０
が、少なくともガロア体ベクトル加算器３１とガロア体
ベクトル乗算器３２を有する場合には、第２オペランド
を指数表現からベクトル表現に変換する指数−ベクトル
変換回路２２を設け、ベクトル表現された第１オペラン
ドと指数表現された第２オペランドに対してガロア体演
算を行う命令を設けることを特徴とする。この構成であ
れば、第１オペランドとしてベクトル表現されたデータ
が、第２オペランドとして指数表現されたデータが入力
された場合に、第２オペランドが変換回路によりベクト
ル表現に変換された後、ガロア体ベクトル加算器又はガ
ロア体ベクトル乗算器で演算が行われる。このような機
能は、例えば、ベクトル表現のｒと指数表現のｉからｒ
＊Ｇαⁱを演算する時に有効であり、プロセッサにこの
ような演算を１命令で実行する命令を実現できる。

【００１０】第２オペランドと指数−ベクトル変換回路
２２の出力のいずれかを選択して第２オペランドとして
演算ユニット３０に供給するセレクタ５５を設ければ、
第２オペランドとして、ベクトル表現されたデータと指
数表現されたデータのいずれも入力可能になり、プロセ
ッサにベクトル表現された２つのデータに対してガロア
体演算を行う命令を設けることができる。更に、第２オ
ペランドと演算結果のいずれかを選択して第２オペラン
ドとして出力する第２入力データセレクタ５１を設けれ
ば、変換の必要な演算結果に対しても繰り返し演算が行
える。

【００１１】また、演算ユニット３０が少なくともガロ
ア体指数加減算器３３を有する演算ユニットを有する場
合には、第２オペランドをベクトル表現から指数表現に
変換するベクトル−指数変換回路２１を設け、指数表現
された第１オペランドとベクトル表現された第２オペラ
ンドに対してガロア体演算を行う命令を備えたことを特
徴とする。この構成であれば、第１オペランドとして指
数表現されたデータが、第２オペランドとしてベクトル
表現されたデータが入力された場合に、第２オペランド
が変換回路により指数表現に変換された後、ガロア体指
数加減算器で演算が行われる。ＧＦ（２⁸）の場合に
は、この加減算は２５５を法として、例えば以下のよう
に行われる。

【００１２】（１００＋３０）ｍｏｄ２５５＝（１３
０）ｍｏｄ２５５＝１３０（２００＋５７）ｍｏｄ２５５＝（２５７）ｍｏｄ２５
５＝２（５７−２００）ｍｏｄ２５５＝（−１４３）ｍｏｄ２
５５＝１１２このような機能は、例えば、ベクトル表現のａ（αⁱ）
と指数表現のｊからｉ＋Ａｊ又はｉ−Ａｊ（指数ｉとｊ
の加減算）を演算する時に有効であり、プロセッサにこ
のような演算を１命令で実行する命令を実現できる。更
に、ｊ＝０とすれば、単なるベクトル表現から指数表現
への変換となる。

【００１３】同様にセレクタ５５を設けて、第２オペラ
ンドとベクトル−指数変換回路２１の出力のいずれかを
選択し、第２オペランドとして演算ユニット３０に供給
するようにすれば、第２オペランドとして、指数表現さ
れたデータとベクトル表現されたデータのいずれも入力
可能にし、プロセッサに指数表現された２つのデータに
対してガロア体演算を行う命令を設けることができる。

【００１４】上記の構成では、変換テーブルを一方のオ
ペランドに対してのみ設けるだけであるため、第１及び
第２オペランドの表現が規制されるが、表現に応じて入
力するオペランドを選択すればよいので、十分に様々な
演算に対応でき、実用上は問題ない。本発明の構成であ
れば、両方のオペランドに対して変換を行う必要はほと
んどなく、またあったとしても２つの命令を組み合わせ
ることで対処できる。もし、より汎用性が必要であれ
ば、上記の２つの構成を合わせて、図１に示すように、
演算ユニット３０にガロア体ベクトル加算器３１とガロ
ア体ベクトル乗算器３２とガロア体指数加減算器３３を
設け、更にベクトル−指数変換回路２１と指数−ベクト
ル変換回路２２を設ければ、より多数の演算命令が実現
できる。なお、参照番号１１は第１オペランドを一時的
に保持する第１オペランドレジスタであり、１２は第２
オペランドを一時的に保持する第２オペランドレジスタ
であり、６１は第１オペランドレジスタ１１の出力と前
の演算結果のいずれかを選択して演算ユニット３０に第
１オペランドとして出力する第１演算データセレクタで
あり、６２はセレクタ５５の出力と前の演算結果のいず
れかを選択して演算ユニット３０に第２オペランドとし
て出力する第２演算データセレクタであり、これらによ
り変換の必要のない演算結果の繰り返し演算が行える。
また、参照番号６５は使用した演算器の出力を選択する
セレクタである。

【００１５】図２は、本発明のガロア体演算プロセッサ
の第２の原理構成図である。このプロセッサは、演算ユ
ニットがガロア体指数加減器３３を有し、変換テーブル
としてベクトル−指数変換回路２１を有するもので、更
に入力される第１及び第２オペランドを選択する第１入
力セレクタ５２と、第１及び第２オペランドを選択する
第２入力セレクタ５３とを備えることを特徴とする。こ
のような構成により、ベクトル表現のａ（αⁱ）と指数
表現のｊが与えられた時に、上記のように、ｉ＋Ａｊ又
はｉ−Ａｊ（指数ｉとｊの加減算）だけでなく、ｊ＋Ａ
ｉ又はｊ−Ａｉを演算できるようにする。ｊ−Ａｉの演
算で、ｊ＝０とすることによりベクトル表現のａ
（αⁱ）の逆元の指数表示を１命令で実行できる命令を
実現できる。例えば、図１の構成に図２の構成を加え、
上記のようにして求めたベクトル表現のａの逆元の指数
表示を、図１の構成において第２オペランドとして入力
すれば、２命令でガロア体の除算を実行できる。これま
ではベクトル表現の逆元を求める場合には、逆元テーブ
ルを設けていたが、このテーブルはその目的にのみ使用
するだけであり、その分回路規模が大きくなるという問
題があったが、本発明ではそのような問題を生じない。

【００１６】図３は、本発明のガロア体演算プロセッサ
の第３の原理構成図である。図示のように、このプロセ
ッサは、第３オペランドが入力され、演算ユニット３０
は、第１及び第２演算データがガロア体ベクトル乗算器
３２に入力され、ガロア体ベクトル乗算器３２の出力と
第３オペランドがガロア体ベクトル加算器３４に出力さ
れるように構成されていることを特徴とする。図３の構
成では、更にガロア体ベクトル加算器３４の出力を一時
的に保持するアキュームレータ３５と、第１オペランド
の出力とアキュームレータ３５の出力のいずれかを選択
して第１オペランドとしてガロア体ベクトル乗算器３２
に出力する第１オペランドセレクタ６２と、第３オペラ
ンドとアキュームレータ３５の出力のいずれかを選択し
て第３オペランドとしてガロア体ベクトル加算器３４に
出力する第３オペランドセレクタ６３が設けられてい
る。また、第３オペランドレジスタ１３は、第３オペラ
ンド一時的に保持する。

【００１７】図３に示すような構成により、（第１オペ
ランド）＊Ｇ（第２オペランド）＋Ｇ（第３オペラン
ド）→第１オペランドや通常の（第１オペランド）＊Ｇ
（第２オペランド）の積和の演算が可能になる。例え
ば、Reed-Solomon符号で誤り訂正を行う時のシンドロー
ム演算では、次のような演算が必要である。

【００１８】

【数１】この演算では、（第１オペランド）＊Ｇ（第２オペラン
ド）＋Ｇ（第３オペランド）→第１オペランドの演算が
有効である。この演算で、αⁱはガロア体ＧＦ（２⁸）
のベクトル表現で与えられる場合と、指数で与えられる
場合があり、本発明であればどちらの表現でも対応でき
る。この演算であれば第３オペランドセレクタ６３は必
要ないが、第３オペランドセレクタ６３を設けることに
より通常の積和演算が可能になる。この場合は、第１オ
ペランドセレクタ６２は必要ない。なお、Reed-Solomon
符号で誤り訂正を行う時のチェン探索は多項式への代入
演算であり、積和演算で行える。

【００１９】図３の構成では、アキュームレータ３５を
設けたが、アキュームレータ３５を設けずに第１オペラ
ンドと演算結果を選択するセレクタ又は第３オペランド
と演算結果を選択するセレクタを設けて、演算結果を第
１又は第３オペランドとして戻すようにしてもよい。上
記のような変換テーブルを有するガロア体演算プロセッ
サでは、変換処理と演算ユニットによる演算処理を２つ
のステージに分け、パイプライン処理により並行して行
うことにより、高速化が図れる。

【００２０】パイプライン処理を行う場合には、フリッ
プ・フロップなどにより一時的にデータを保持する一時
保持レジスタが各ステージの接続部分に必要であるが、
命令デコーダ１は、そのような一時保持レジスタを制御
する制御データを出力する。更に、前の演算結果を使用
して繰り返し演算を行うため、演算結果を第２オペラン
ドとして戻すためのセレクタを有するフィードバック機
構を設けた場合には、このフィードバック機構の制御デ
ータも命令デコーダ１から出力される。そして、各一時
保持レジスタ及びフィードバック機構のセレクタに対応
して各ステージに制御データを順次伝送するように設け
た伝送レジスタで構成される制御判定回路を設け、制御
データが対応するレジスタ及びセレクタを制御するデー
タであるか判定して、判定結果に応じて対応するレジス
タ及びセレクタを制御する制御信号を発生する。演算結
果を次の第２オペランドとして使用する場合、変換が必
要な場合と必要でない場合がある。その場合、フィード
バック機構のセレクタの制御データには第１ステージで
の処理の有無を示すステージフラグを含ませ、フィード
バック機構に対応して設けられた制御判定回路は、ステ
ージフラグに応じて第１ステージでの処理を行わずにバ
イパスする制御信号を発生させる。

【００２１】ＧＦ（２^m）の演算においては、オペラン
ドとしての指数はｍビットを越えることはなく、加減算
の結果も２^m−１を法とするので、ｍビットを越えるこ
とはない。当然、ベクトル演算はｍビットの演算であ
る。従って、演算におけるデータ幅は常に固定である。
従って、ｍビットの演算をｎ個並行に行うといったこと
が、固定のｍ×ｎのデータ幅で行える。例えば、データ
（レジスタ）の幅が３２ビットのプロセッサにＧＦ（２
⁸）のReed-solomon符号演算を組み込む場合、４並列で
実行してもレジスタポート、オペランドバス、リザルト
（結果）バス、バイパス機構などに変更を加える必要は
なく、変換テーブルと演算器を４並列に設ければよい。

【００２２】上記のように、ｎ個並列で処理を行う場
合、ｎ個の演算器の演算結果がゼロになったことを示す
ｎビットのフラグを連続領域に記憶するフラグ格納レジ
スタを設けることが望ましい。これにより、フラグが分
散している場合に比べて、チェン探索における代入演算
の処理が容易なプログラムが実現できる。また、ガロア
体ベクトル加算器の出力の前回の出力との論理和を算出
してゼロフラグを蓄積する累積フラグを設けることが望
ましく、上記のようにｎ個並列で処理する場合には、累
積フラグをｎ個設け、第２オペランドの即値として示さ
れる任意のｍビットデータをｎ箇所に記憶する即値コピ
ーレジスタを設けることが望ましい。これにより、Reed
-solomonの符号化や復号化におけるユークリッドの互除
法などで必要な多項式の除算が容易になる。

【００２３】また、上記の変換回路をメモリによるテー
ブルで実現する場合、プロセッサに内蔵されたメモリを
流用することが考えられる。しかし、ｎ個の処理を並列
に行う場合、ｎ個の異なるアドレスを入力する必要があ
る。そこで、データ幅がｍのｎ個のメモリで構成してｎ
個のバンクを有するようにし、ｎ個のメモリとしてアク
セス可能であると共に、共通のアドレスを入力してデー
タ幅がｍ×ｎのメモリとしてもアクセス可能にする。

【００２４】また、ガロア体演算プロセッサでは、指数
表現の２^m−１とベクトル表現の０が対応さることが、
ガロア体指数加減算器は、入力が２^m−１の時には２^m
−１を出力することが望ましい。ＧＦ（２^m）のゼロベ
クトルはαⁱの指数表示では表せない。。ＧＦ（２^m）
のでは、２^m−１をｔとすると、α^t＝α⁰であるが、
これでは演算上都合が悪い。例えば、ＧＦ（２^m）のRe
ed-solomon復号アルゴリズムのチェン探索において、多
項式の代入演算を４個並列で行い、上記のように、結果
がゼロになった時にフラグ格納レジスタに格納する場合
を考える。ｉ＝４ｋ〜４ｋ＋３の単位で代入処理を行う
とすると、ｉ＝２５２，２５３，２５４，２５５を１命
令で処理することになる。もし、ｉ＝０が探索の解とす
ると、ｉ＝２５５も解としてメモリに記憶されてしま
う。これを除外するには、ｉ＝２５５に対して特別な処
理を行うプログラムを各必要がある。これに対して、ｉ
＝２５５からベクトルの０に変換されるようにすると、
チェン探索における代入演算の結果はかならずα⁰＝
（０００００００１）となり、原理的に０にならない。
よってｉ＝２５５を除外するプログラムを作らなくても
探索が行える。

【００２５】一方、ベクトル表現の０を指数表現に変換
する場合は、データを出力しない方法も考えられるが、
確定した値を出力する方が有用である。例えば、指数加
算において、オペランドレジスタに２５５が入力される
と、加算の結果にかかわらず出力を２５５とすることが
考えられる。これはガロア体ＧＦ（２⁸）の乗算におい
ては、０ベクトルを乗算した結果が必ず０ベクトルにな
ることに相当する。また、指数減算においても、どちら
かのオペランドレジスタに２５５が入力した場合でも結
果を２５５とすることが考えられる。被減数に２５５が
入力した場合は、０ベクトルを何で除しても結果は０ベ
クトルとなることに相当する。減数に２５５が入力した
場合は、０ベクトルによる除算で、そもそも定義されな
い。

【００２６】更に、本発明の別の態様のガロア体演算プ
ロセッサは、命令デコーダと、第１オペランドが両入力
に入力される第１ガロア体ベクトル乗算器と、一方に第
１オペランドが他方に演算結果が入力される第２ガロア
体ベクトル乗算器とを有する演算ユニットと、第２オペ
ランドで示される回数を計数する１ビットシフタと、第
２ガロア体ベクトル乗算器の出力を一時的に保持し、第
２ガロア体ベクトル乗算器の他方の入力に供給するアキ
ュームレータと、第１オペランドと第１ガロア体ベクト
ル乗算器の出力を選択する第１入力セレクタと、第２オ
ペランドと１ビットシフタの出力を選択して第２オペラ
ンドとして出力する第２入力セレクタとを備えることを
特徴とする。このガロア体演算プロセッサは、ベクトル
表現されたａと累乗数ｐからａ^pを求めるのに適してい
る。

【００２７】この構成においても、データ幅がｍのｎ個
の演算を並列に行うことができる。また、第１オペラン
ドとしてαを、第２オペランドとして指数２を入力すれ
ば、指数表現からベクトル表現への変換が行われること
になる。もしこの変換をメモリを用いたテーブル変換で
行う場合には、２^m×ｍビットの容量が必要になり、ｍ
に応じてハードウエア量が指数関数的に増大する。この
ため、この構成は特にｍが大きい時に有効である。

【００２８】

【発明の実施の形態】図４は、本発明の第１実施例のＧ
Ｆ（２⁸）ガロア体演算プロセッサの構成を示す図であ
る。第１実施例のプロセッサは、図１から図３に示した
基本構成を実現したものであり、変換処理と演算処理を
２つのステージに分けて、並列に行われるようにしてい
る。

【００２９】図示のように、第１実施例のガロア体演算
プロセッサは、命令デコーダ１と、第１入力データが入
力され、演算ユニットに供給する第１オペランドとして
一時的に保持する第１オペランドレジスタ１１と、第２
入力データが入力され、演算ユニットに供給する第２オ
ペランドとして一時的に保持する第２オペランドレジス
タ１２と、第３入力データが入力され、演算ユニットに
供給する第３オペランドとして一時的に保持する第３オ
ペランドレジスタ１３と、ベクトル−指数変換回路２１
と、指数−ベクトル変換回路２２と、ガロア体ベクトル
加算器３１と第１ガロア体ベクトル乗算器３２とガロア
体指数加減算器３３と第２ガロア体ベクトル乗算器３４
とを有する演算ユニット３０と、出力レジスタ４１と、
第２オペランドセレクタ５１と、セレクタ５５と、セレ
クタ６１〜６３と、ガロア体ベクトル加算器３１とガロ
ア体指数加減算器３３と第２ガロア体ベクトル乗算器３
４のいずれかの演算結果を選択するセレクタ６５とを有
する。これらの要素については図１と図３を参照して既
に説明したか、又は説明したものと同じ働きをするの
で、ここでは説明を省略する。

【００３０】第１実施例のガロア体演算プロセッサは、
ＲステージとＥ１ステージの間で第１から第３オペラン
ドを一時的に保持するラッチ７１〜７３と、Ｅ１ステー
ジとＥ２ステージの接続部で第１から第３オペランドを
一時的に保持するラッチ７５〜７７と、Ｅ２ステージの
演算結果を一時的に保持するラッチ７８が設けられてい
る。これらのラッチ７１〜７３、７５〜７８は、次段の
ステージへのデータの供給タイミングを一致させるよう
に、前段の出力データを一時的に保持する。これらのラ
ッチのラッチ動作と次段への出力を制御する信号は、命
令デコーダ１から出力される。前の演算結果を使用して
繰り返し演算を行うため、第２オペランドセレクタ５１
やセレクタ６１〜６３などのフィードバック機構を設け
た場合には、このフィードバック機構の制御データも命
令デコーダ１から出力される。そして、各ラッチ及びフ
ィードバック機構のセレクタに対応して各ステージに制
御データを順次伝送するように伝送レジスタ８１〜８
６、８８〜９３、９７〜９９を設け、制御データが対応
するラッチやセレクタを制御するデータであるか判定し
て、判定結果に応じて対応するラッチやセレクタを制御
する制御信号を発生する。演算結果を次の第２オペラン
ドとして使用する場合、変換が必要な場合と必要でない
場合がある。その場合、フィードバック機構のセレクタ
の制御データには、第１ステージでの処理の有無を示す
ステージフラグを含ませ、フィードバック機構のセレク
タに対応して設けられた伝送レジスタ８３、９０は、ス
テージフラグに応じて第１ステージでの処理を行わずに
バイパスする制御信号を発生させる。参照番号８７、９
４〜９６は、ステージフラグを含んだ制御データとその
ステージの処理を行わずにバイパスする処理タイミング
であるかを示す制御データからバイパスするかどうかを
判定するバイパス判定ロジックを示す。

【００３１】ＧＦ（２⁸）ガロア体ベクトル加算器３１
は、例えば、図５に示すような構成を有し、ＧＦ
（２⁸）ガロア体ベクトル乗算器３１は、例えば、図６
に示すような構成を有する。これらの構成については広
く知られているので、ここでは説明を省略する。また、
ＧＦ（２⁸）ガロア体指数加減算器は通常の加減算器で
実現できるのでここでは説明を省略する。

【００３２】第１実施例のガロア体演算プロセッサは、
図１及び図２に示した構成を合わせ持っているので、ベ
クトル表現と指数表現の同じ表現のデータ同士及び異な
る表現のデータ同士であっても演算が行え、更に演算結
果をフィードバックして次の演算に使用する演算でも、
演算結果をそのまま使用したり変換して使用するといっ
たことが可能である。なお、図４の第１実施例では、ス
ペースの関係で図２に示した第１入力セレクタ５２と第
２入力セレクタ５３については図示を省略しているが、
図２と同様に設けられている。

【００３３】次に、第１実施例のガロア体演算プロセッ
サのパイプライン処理について説明する。演算結果は、
Ｅ２ステージで出力される。オペランドの読み出しはＲ
ステージで行われるが、第１オペランドの方はテーブル
変換がないため、Ｅ１ステージでは使用されず、Ｅ２ス
テージで初めて使用される。このため、データのバイパ
スもＥ１／Ｅ２の２つのステージに対して行われる。例
えば、前述のガロア体の除算を行う方法に基づいて、図
７に示すような２命令でガロア体ＧＦ（２^m）のベクト
ル除算（ｂ／Ｇａ）を行うことを考えてみる。この場
合、第１命令の結果を第２命令の第２オペランドとして
使用するということは、Ｅ２ステージからＲステージへ
バイパスすることを意味する。例えば、図４において、
第２オペランド値に関する１ビットのステージフラグが
１の時、Ｅ１ステージで演算に使用し、ステージフラグ
が０の時Ｅ２ステージで使用するとする。除算を行うた
めの第２命令では、テーブル参照を行うため、第２オペ
ランドが必要なのはＥ１ステージである。従って、バイ
パス判定ロジック８７は、レジスタ番号が一致し且つス
テージフラグが１の時バイパスを選択すると判定する。
この例の場合、原理的には１サイクルのインターロック
が必要である。しかし、演算結果に関係しない命令を２
つの命令の間に挿入すれば、このインターロックは避け
られる。

【００３４】次に、（ｂ／Ｇａ）＊Ｇｃを演算する場合
を考える。この場合、図７の２命令に加えて、図８の第
３命令が必要になる。この場合、第２命令の結果を第２
オペランドとしてステージＥ２へバイパスすればインタ
ーロックは避けられることになる。図４において、ステ
ージフラグが０であり、バイパス判定ロジック８７はバ
イパスを検出しないが、バイパス判定ロジック９６のス
テージフラグが１である。もし、ステージフラグがない
とすると、通常はデータはＥ１ステージにバイパスされ
ることになり、不必要なインターロックがかかって性能
が低下することになる。

【００３５】なお、第１及び第３オペランドについて
は、Ｅ１ステージで必要となることがないため、ステー
ジフラグは必要なく、バイパス判定ロジック９４、９５
はレジスタ番号の比較のみを行う。図９は、本発明の第
２実施例のガロア体演算プロセッサのデータ変換部と演
算ユニットの部分の構成を示す図である。第２実施例の
ガロア体演算プロセッサは、ＧＦ（２⁸）の演算を４個
並列に行う。３２ビットのプロセッサであれば、レジス
タポート、オペランドバスなどはすべて３２ビットのデ
ータ幅を有するので、データ変換部と演算部のみを４個
のＧＦ（２⁸）の演算が並列に行えるようにするだけで
よい。図示のように、データ変換部は４個のデータ変換
ユニット２０ａ〜２０ｄを有し、演算ユニット３０は４
個の演算回路３０ａ〜３０ｄを有する。各データ変換ユ
ニットは、８ビットのベクトル表現の第２オペランドを
指数表現に変換するベクトル−指数変換テーブルと、指
数表現の第２オペランドをベクトル表現に変換する指数
−ベクトル変換テーブルとを有する。また、各演算回路
は、８ビットの第１ガロア体ベクトル加算器３１と、ガ
ロア体ベクトル乗算器３２と、ガロア体指数加減算器３
３と、第２ガロア体ベクトル加算器３４を有する。他の
部分は、第１実施例と同じである。

【００３６】第２実施例のガロア体演算プロセッサに
は、演算結果のゼロフラグを図示していないフラグレジ
スタの連続したビットに格納する機能が設けられてい
る。Reed-Solomon復号処理アルゴリズムのチェン探索に
おいて行われる多項式への代入演算で、結果が０である
場合には、代入したαⁱ又はｉを保存する処理が必要で
ある。この時、ゼロフラグがフラグレジスタの連続した
ビットに格納されていると、図１０に示すようなプログ
ラムが可能である。このようなプログラムにすること
で、フラグが分散している時に比べてチェン探索が容易
に処理できる。

【００３７】次に、第１実施例及び第２実施例のガロア
体演算プロセッサで、多項式の除算を行う例を説明す
る。このガロア体演算プロセッサには除算の余りの前回
との論理和をとる累積フラグの機能が設けられている。
例えば、被除多項式と除多項式が次の式で表されるとす
る。

【００３８】

【数２】この多項式除算のアルゴリズムは、まずｂ_p-1/ａ_q-1＝
ｑを求め、除多項式のすべての計数にｑを乗じて被除多
項式の係数から引き、ｂ_p-1＋Ｇｑ＊Ｇａ_q-1，ｂ_p-2
＋Ｇｑ＊Ｇａ_q-2などを求める。これを次数一つずつず
らして行うと、多項式除算が実行できる。この時、多項
式除算の余りが０であるかどうかは、１回のループの中
でフラグがすべて０になったかどうかで判定できるの
で、累積フラグで判定できる。

【００３９】また、第２実施例のガロア体演算プロセッ
サで上記の多項式の除算をｎ桁まとめて行う場合を考え
る。例えば、３２ビットのデータバスで８ビットのReed
-Solomon復号演算を行う場合は、４桁まとめて行うこと
になる。この場合も、０フラグは、３２ビットまとめて
０フラグを累積する方法で実現できる。ただし、この場
合は、ｂ_p-1/ａ_q-1＝ｑが求まったら、４桁（３２ビッ
ト）分の係数にコピーする機能を設けることが必要であ
る。

【００４０】図１１は、第２実施例のガロア体演算プロ
セッサの４個のデータ変換ユニット２０ａ〜２０ｄを実
現するメモリ構成を示す図である。指数表現とベクトル
表現の間の変換をメモリによるテーブルで実現する場
合、ＲＯＭを図示のようなパイプラインの内部に組み込
むことが考えられる。しかし、通常プロセッサはメモリ
を内蔵しており、この内蔵メモリを流用してテーブルを
参照した方がコスト的には有利である。また、ＲＯＭな
どをＣＰＵのデータバスに内蔵するのはＣＰＵの構造を
複雑にし、動作周波数の低下などの問題を生じる。この
ような理由で、内蔵メモリをテーブル参照に流用するこ
とが考えられるが、図９に示すような構成でＧＦ
（２^m）のテーブル変換をｎ並列で行う場合、問題を生
じる。このプロセッサのデータ幅は３２ビットであり、
メモリは３２ビットのデータ幅で使用されるが、８ビッ
トの４個のテーブル参照動作を並列に行う場合には８ビ
ットずつのアドレスに対してテーブル参照動作を行う必
要があるためである。このような問題を解決するため、
第２実施例では、図１１のようなメモリ構成を使用して
いる。

【００４１】例えば、ＧＦ（２⁸）のReed-Solomon符号
のテーブル変換を４並列で、８ｋバイトの内蔵メモリを
流用して行うことを考える。テーブル変換の基となるオ
ペランドは、８ビット×４の合計３２ビットで表され
る。各８ビットが異なるアドレスを参照できるように、
メモリを４バンク２５ａ〜２５ｄに分割する。通常のメ
モリ参照の時には、１１ビットの共通アドレスがアドレ
スバス２３に出力され、セレクタ２８ａ〜２８ｄを介し
て各バンクに入力する。これに応じて、各バンクはそれ
ぞれＤＤ〔３１：２４〕，ＤＤ〔２３：１６〕，ＤＤ
〔１５：８〕，ＤＤ〔７：０〕のデータをデータバス２
４に出力する。ガロア体のテーブル参照時には、前述の
オペランドがアドレスバス２３に出力され、セレクタ２
８ａ〜２８ｄを介して各バンクにＡＤ〔３１：２４〕，
ＡＤ〔２３：１６〕，ＡＤ〔１５：８〕，ＡＤ〔７：
０〕の８ビットアドレスが与えられる。その際、アドレ
スの上位には、アドレスベースレジスタ２７からベース
アドレスとして３ビットのアドレスが付加され、メモリ
内でのテーブルの位置に自由度が持てるようになってい
る。この独立した４系統のアドレスによって、ＤＤ〔３
１：２４〕，ＤＤ〔２３：１６〕，ＤＤ〔１５：８〕，
ＤＤ〔７：０〕のデータはそれぞれ独立に読み出され、
データバス２４に出力される。

【００４２】図１２は、本発明の第３実施例のガロア体
演算プロセッサの演算ユニットの部分の構成を示す図で
ある。この演算ユニットは、第１オペランドに対して第
２オペランドで示された回数だけ累乗を行う。図示のよ
うに、演算ユニットは第１ガロア体ベクトル乗算器１０
１と第２ガロア体ベクトル乗算器１０２を有し、第１ガ
ロア体ベクトル乗算器１０１の両方の入力にはラッチ１
１３の出力が供給され、第２ガロア体ベクトル乗算器１
０２の一方の入力にはラッチ１１３の出力が供給され、
他方の入力には第２ガロア体ベクトル乗算器１０２の出
力を一時的に保持するラッチ１１５の出力が供給され
る。ラッチ１１５の出力が累乗の結果である。ラッチ１
１３の入力には、図示していないオペランドレジスタか
らの第１オペランドと第１ガロア体ベクトル乗算器１０
１の出力のいずれかを選択するセレクタ１１１が設けら
れている。更に、ラッチ１１４の出力を１ビットずつ下
位にシフトする１ビット下位シフタ１０３が設けられて
おり、ラッチ１１４の入力には、図示していないオペラ
ンドレジスタからの第２オペランドと１ビット下位シフ
タ１０３の出力のいずれかを選択するセレクタ１１２が
設けられている。これにより、第２オペランドで指示さ
れた回数分だけのサイクルがカウントされる。

【００４３】１サイクル目は、セレクタ１１１、１１２
で第１及び第２オペランドが選択され、ラッチ１１３に
被累乗数ａがセットされ、ラッチ１１４に累乗数ｐがセ
ットされる。また、初期状態では、ラッチ１１５はα⁰
にセットされる。これはReed-Solomon符号では(0000000
1)である。１ビット下位シフタ１０３は、ラッチ１１４
の値を１ビット下位へシフトし、シフトアウトした値が
１になるとラッチ１１５をイネーブルにする。１ビット
下位シフタ１０３は、Reed-Solomon符号を例にすると、
８ビットの論理シフトで構成される。シフト結果の８ビ
ットはラッチ１１４の入力にフィードバックされ、２サ
イクル目以降はこのフィードバックがラッチ１１４へ選
択入力される。

【００４４】第１ガロア体ベクトル乗算器１０１は、各
サイクル毎にａ１→ａ２→ａ４→ａ８…というように、
順次ａの２ⁱ乗を求めて、結果はラッチ１１３に選択入
力される。第２ガロア体ベクトル乗算器１０２は、ラッ
チ１１３と１１５の値を乗算する。１ビット下位シフタ
１０３からｋビット目がシフトアウトした時には、ラッ
チ１１３から第２ガロア体ベクトル乗算器１０２に入力
する値はａの２^kになり、シフトアウトしたビットが１
の時に乗算結果がラッチ１５に保持され、ａ^pが求ま
る。

【００４５】なお、ガロア体ＧＦ（２^m）の演算では、
データ幅は常にｍビットであり、算術演算のように桁あ
ふれすることはない。このため、前述と同様に、ｍ×ｎ
ビットのデータバスでｎ並列の演算を行うことができ
る。第３実施例で、第１オペランドとしてαを入力し、
第２オペランドとして指数を入力すれば、指数表現から
ベクトル表現への変換が行われることになる。この変換
をメモリを用いたテーブル変換で行おうとすると、２^m
×ｍビットの容量が必要になり、ハードウエア両が指数
関数的に増大する。従って、この構成は特にｍが大きい
場合に有効である。

【００４６】以上説明した第１実施例から第３実施例の
構成は、合わせて実現することが可能である。第１実施
例から第３実施例の構成を合わせて実現したガロア体演
算プロセッサの命令セットを表１から表３に示す。

【００４７】

【表１】

【００４８】

【表２】

【００４９】

【表３】表１はガロア体ベクトル演算命令を、表２はガロア体指
数演算命令を、表３はデータ転送・コピー命令を示す。
各命令についての詳しい説明は省略する。

【００５０】上記の第１実施例から第３実施例の構成を
合わせて実現したガロア体演算プロセッサで、Reed-Sol
omon符号の復号処理を行う場合の処理について簡単に説
明する。Reed-Solomon復号処理では、まずシンドローム
演算を行うが、この演算では、図３の構成による積和演
算が有効であり、GMADE r1,r2,r3の命令を使用すれば容
易に行える。演算結果がシンドローム演算すべてのｉに
ついて演算結果がゼロであれば誤りがないことになる。
４並列で演算する場合には、図１０に示したプログラム
により演算結果の判定が容易に行える。

【００５１】もし演算結果がゼロでない場合には、誤り
位置多項式を導出するが、この際にはユークリッド法が
使用され、多項式除算が行われるが、前述のフラグ累積
の機能により多項式除算が容易になる。次に誤り位置の
探索のために、チェン探索が行われるが、この場合も積
和演算が有効であり、更に４並列で演算する場合には、
図１０に示したプログラムにより演算結果の判定が容易
に行える。

【００５２】以上のように、本発明のガロア体演算プロ
セッサを使用すれば、Reed-Solomon復号処理がすべて容
易に行うことが可能である。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
簡単な構成で高速動作が可能な実用的なガロア体演算プ
ロセッサが実現でき、Reed-Solomon復号処理などをすべ
てプロセッサのみで処理できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の原理構成図である。

【図２】本発明の第２の原理構成図である。

【図３】本発明の第３の原理構成図である。

【図４】本発明の第１実施例のガロア体演算プロセッサ
の構成を示すブロック図である。

【図５】実施例のガロア体ベクトル加算器の構成例を示
す図である。

【図６】実施例のガロア体ベクトル乗算器の構成例を示
す図である。

【図７】第１実施例でのパイプライン処理による並列処
理の例を説明する図である。

【図８】第１実施例でのパイプライン処理による並列処
理の例を説明する図である。

【図９】本発明の第２実施例のガロア体演算プロセッサ
の一部構成を示すブロック図である。

【図１０】第２実施例での代入演算のプログラム例を示
す図である。

【図１１】第２実施例での変換テーブルのメモリ構成を
示す図である。

【図１２】本発明の第３実施例のガロア体演算プロセッ
サの一部構成を示すブロック図である。

【符号の説明】

１…命令デコーダ１１…第１オペランドレジスタ１２…第２オペランドレジスタ１３…第３オペランドレジスタ２１…ベクトル−指数変換テーブル２２…指数−ベクトル変換テーブル３０…演算ユニット３１…ガロア体ベクトル加算器３２…ガロア体ベクトル乗算器３３…ガロア体指数加減算器３４…第２ガロア体ベクトル加算器

Claims

【特許請求の範囲】

【請求項１】命令デコーダと、少なくともガロア体ベクトル加算器とガロア体ベクトル
乗算器を有し、第１及び第２オペランドに対してガロア
体演算を実行する演算ユニットとを備えるガロア体演算
プロセッサにおいて、前記第２オペランドを、指数表現からベクトル表現に変
換する指数−ベクトル変換回路を備え、ベクトル表現された前記第１オペランドと指数表現され
た前記第２オペランドに対してガロア体演算を行う命令
を備えることを特徴とするガロア体演算プロセッサ。
【請求項２】請求項１に記載のガロア体演算プロセッ
サであって、前記第２オペランドと前記指数−ベクトル変換回路の出
力のいずれかを選択し、前記第２オペランドとして前記
演算ユニットに供給するセレクタを備え、前記第２オペランドとして、ベクトル表現されたデータ
と指数表現されたデータのいずれも入力可能にし、ベク
トル表現された２つのオペランドに対してガロア体演算
を行う命令を備えるガロア体演算プロセッサ。
【請求項３】請求項１に記載のガロア体演算プロセッ
サであって、前記第１及び第２オペランドが前記ガロア体ベクトル乗
算器に入力され、該ガロア体ベクトル乗算器の出力と第
３オペランドが前記ガロア体ベクトル加算器に入力され
るガロア体演算プロセッサ。
【請求項４】請求項３に記載のガロア体演算プロセッ
サであって、前記第１オペランドと前記ガロア体ベクトル加算器の出
力のいずれかを選択し、選択したデータを前記第１オペ
ランドとして前記ガロア体ベクトル乗算器に出力する第
１演算データセレクタを備えるガロア体演算プロセッ
サ。
【請求項５】請求項３に記載のガロア体演算プロセッ
サであって、前記第３オペランドと前記ガロア体ベクトル加算器の出
力のいずれかを選択し、選択したデータを前記第３オペ
ランドとして前記ガロア体ベクトル加算器に出力する第
３演算データセレクタを備えるガロア体演算プロセッ
サ。
【請求項６】請求項３に記載のガロア体演算プロセッ
サであって、前記ガロア体ベクトル加算器の出力を一時的に保持する
アキュームレータを備えるガロア体演算プロセッサ。
【請求項７】請求項６に記載のガロア体演算プロセッ
サであって、前記第１オペランドと前記アキュームレータの出力のい
ずれかを選択し、選択したデータを前記第１オペランド
として前記ガロア体ベクトル乗算器に出力する第１デー
タセレクタを備えるガロア体演算プロセッサ。
【請求項８】請求項６に記載のガロア体演算プロセッ
サであって、前記第３オペランドと前記アキュームレータの出力のい
ずれかを選択し、選択したデータを前記第３オペランド
として前記ガロア体ベクトル加算器に出力する第３デー
タセレクタを備えるガロア体演算プロセッサ。
【請求項９】命令デコーダと、少なくともガロア体指数加減算器を有し、第１及び第２
オペランドに対してガロア体演算を実行する演算ユニッ
トとを備えるガロア体演算プロセッサにおいて、前記第２オペランドを、ベクトル表現から指数表現に変
換するベクトル−指数変換回路を備え、指数表現された前記第１オペランドとベクトル表現され
た前記第２オペランドに対してガロア体演算を行う命令
を備えたことを特徴とするガロア体演算プロセッサ。
【請求項１０】請求項９に記載のガロア体演算プロセ
ッサであって、前記第２オペランドと前記ベクトル−指数変換回路の出
力のいずれかを選択し、前記第２オペランドとして前記
演算ユニットに供給するセレクタを備え、前記第２オペランドとして、指数表現されたデータとベ
クトル表現されたデータのいずれも入力可能にし、指数
表現された２つのデータに対してガロア体演算を行う命
令を備えるガロア体演算プロセッサ。
【請求項１１】請求項９又は１０に記載のガロア体演
算プロセッサであって、前記第１及び第２オペランドを選択する第１入力セレク
タと、前記第１及び第２オペランドを選択する第２入力
セレクタとを備えるガロア体演算プロセッサ。
【請求項１２】命令デコーダと、少なくともガロア体ベクトル加算器とガロア体ベクトル
乗算器とガロア体指数加減算器を有し、第１及び第２オ
ペランドに対してガロア体演算を実行する演算ユニット
とを備え、ベクトル表現と指数表現のオペランドに対してガロア体
演算を行う命令を備えることを特徴とするガロア体演算
プロセッサ。
【請求項１３】請求項１２に記載のガロア体演算プロ
セッサであって、前記第２オペランドを、指数表現からベクトル表現に変
換する指数−ベクトル変換回路と、前記第２オペランドを、ベクトル表現から指数表現に変
換するベクトル−指数変換回路を備え、ベクトル表現と指数表現の異なる表現のオペランドに対
してガロア体演算を行う命令を備えるガロア体演算プロ
セッサ。
【請求項１４】請求項１３に記載のガロア体演算プロ
セッサであって、前記第２オペランドと前記指数−ベクトル変換回路の出
力と前記ベクトル−指数変換回路の出力のいずれかを選
択し、前記第２オペランドとして前記演算ユニットに供
給するセレクタを備え、前記第２オペランドとして、ベクトル表現されたデータ
と指数表現されたデータのいずれも入力可能にしたガロ
ア体演算プロセッサ。
【請求項１５】請求項１４に記載のガロア体演算プロ
セッサであって、前記第１及び第２オペランドを選択する第１入力セレク
タと、前記第１及び第２オペランドを選択する第２入力
セレクタとを備え、ベクトル表現された入力データによる除算命令を備える
ガロア体演算プロセッサ。
【請求項１６】請求項１から１５のいずれか１項に記
載のガロア体演算プロセッサであって、各ステージのデータを保持する一時保持レジスタを備
え、前記第２オペランドの変換を行う第１ステージと、前記
演算ユニットにおける処理を行う第２ステージとに分
け、前記第１ステージと前記第２ステージをパイプライ
ン処理により並行して行うガロア体演算プロセッサ。
【請求項１７】請求項１６に記載のガロア体演算プロ
セッサであって、演算結果を前記第２オペランドとしてフィードバックす
るフィードバック機構を備え、前記命令デコーダは、前記一時保持レジスタと各セレク
タと前記フィードバック機構を制御する制御データを出
力し、各一時保持レジスタと各セレクタと前記フィードバック
機構に対応して各ステージに前記制御データを順次伝送
するように設けられ、前記制御データが対応する一時保
持レジスタ又はセレクタ又は前記フィードバック機構を
制御するデータであるか判定して、判定結果に応じて対
応する一時保持レジスタ又はセレクタ又は前記フィード
バック機構を制御する制御信号を発生する制御判定回路
を備え、前記フィードバック機構の前記制御データは、前記第１
ステージでの処理の有無を示すステージフラグを含み、
前記第２オペランドに対応して設けられた前記制御判定
回路は、前記ステージフラグに応じて前記第１ステージ
での処理を行わずにバイパスする制御信号を発生するガ
ロア体演算プロセッサ。
【請求項１８】請求項５から１１、１６及び１７のい
ずれか１項に記載のガロア体演算プロセッサであって、前記オペランドはｍ×ｎ（ｍ，ｎは正の整数）のデータ
幅を有し、前記変換回路は、データ幅がｍのｎ個の変換回路を有
し、前記演算ユニットは、データ幅がｍのｎ個の演算器を有
し、データ幅がｍのガロア体演算をｎ組並行に行えるガロア
体演算プロセッサ。
【請求項１９】請求項１から４及び１２から１５のい
ずれか１項に記載のガロア体演算プロセッサであって、前記オペランドはｍ×ｎ（ｍ，ｎは正の整数）のデータ
幅を有し、前記変換回路は、データ幅がｍのｎ個の変換回路を有
し、前記演算ユニットは、データ幅がｍのｎ個の演算器を有
し、データ幅がｍのガロア体演算をｎ組並行に行えるガロア
体演算プロセッサ。
【請求項２０】請求項１９に記載のガロア体演算プロ
セッサであって、データ幅がｍのｎ個の演算器の演算結果がゼロになった
ことを示すｎビットのフラグを連続領域に記憶するフラ
グ格納レジスタを備えるガロア体演算プロセッサ。
【請求項２１】請求項１９に記載のガロア体演算プロ
セッサであって、演算データのデータ幅はｍ×ｎであり、データ幅がｍのｎ個の前記ガロア体ベクトル加算器の出
力の前回の出力との論理和を算出してゼロフラグを蓄積
する累積フラグと、前記第２オペランドの即値として示される任意のｍビッ
トデータをｎ箇所に記憶する即値コピーレジスタとを備
えるガロア体演算プロセッサ。
【請求項２２】請求項１８又は１９に記載のガロア体
演算プロセッサであって、前記変換回路は、データ幅がｍのｎ個のメモリで構成し
たｎ個のバンクを有するメモリであり、ｎ個のメモリと
してアクセス可能であると共に、共通のアドレスを入力
してデータ幅がｍ×ｎのメモリとしてもアクセス可能で
あるガロア体演算プロセッサ。
【請求項２３】請求項１から４及び１２から１５のい
ずれか１項に記載のガロア体演算プロセッサであって、前記ガロア体ベクトル加算器の出力の前回の出力との論
理和を算出してゼロフラグを蓄積する累積フラグを備え
るガロア体演算プロセッサ。
【請求項２４】命令デコーダと、少なくともガロア体ベクトル加算器とガロア体ベクトル
乗算器とガロア体指数加減算器を有する演算ユニット
と、データを指数表現からベクトル表現に変換する指数−ベ
クトル変換回路と、データをベクトル表現から指数表現に変換するベクトル
−指数変換回路を備え、ベクトル表現と指数表現の入力
データに対してガロア体演算を行う命令を備えるガロア
体演算プロセッサにおいて、指数表現の２^m−１とベクトル表現の０が対応すること
を特徴とするガロア体演算プロセッサ。
【請求項２５】請求項２４に記載のガロア体演算プロ
セッサであって、前記ガロア体指数加減算器は、入力が２^m−１の時には
２^m−１を出力するガロア体演算プロセッサ。
【請求項２６】命令デコーダと、第１オペランドが両入力に入力される第１ガロア体ベク
トル乗算器と、一方に前記第１オペランドが他方に演算
結果が入力される第２ガロア体ベクトル乗算器とを有す
る演算ユニットと、第２オペランドで示される回数を計数する１ビットシフ
タと、前記第２ガロア体ベクトル乗算器の出力を一時的に保持
し、前記第２ガロア体ベクトル乗算器の他方の入力に演
算結果として供給するアキュームレータと、前記第１オペランドと前記第１ガロア体ベクトル乗算器
の出力を選択する第１入力セレクタと、第２オペランドと前記１ビットシフタの出力を選択して
前記第２オペランドとして出力する第２入力セレクタと
を備えるガロア体演算プロセッサ。
【請求項２７】請求項２６に記載のガロア体演算プロ
セッサであって、前記第１及び第２オペランド、アキュームレータ、第１
及び第２入力セレクタは、ｍ×ｎ（ｍ，ｎは正の整数）
のデータ幅を有し、前記演算ユニットは、データ幅がｍのｎ個の第１ガロア
体ベクトル乗算器とｎ個の第２ガロア体ベクトル乗算器
を演算器を有するガロア体演算プロセッサ。
【請求項２８】請求項２６又は２７に記載のガロア体
演算プロセッサであって、前記第１オペランドとしてベクトル表現の原始元αを入
力し、前記第２オペランドとして指数ｐを入力すること
により、指数表現のデータをベクトル表現のデータに変
換するガロア体演算プロセッサ。