JPS63276923A - ガロア体演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、光デイスク装置のような情報記録装置等にお
けるディジタル信号の誤り訂正回路に用いられるガロア
休演算器（有限休演算器）に関するものである。

（従来の技術） 従来、このような分野の技術としては、■テレビ技術、
３４［３］（昭６ｌ−３−１）電子技術出版（株）、「
誤り訂正符号の仕組みＪ　Ｐ、１９−３５、■テレビ技
術、３４［４］（昭６ｌ−４−１）電子技術出版（株）
、「誤り訂正符号の仕組みＪ　Ｐ、３４−５３、■テレ
ビ技術、３４［５］（昭６１−５１＞電子技術出版（株
）、［誤り訂正符号の仕組みＪ　Ｐ、３６−５８、■今
井秀樹監修「誤り訂正符号化技術の要点」、刈（昭６１
−３−２０）日本工業技術センター、Ｐ、１７２−１９
２に記載されるものがあった。以下、その構成を図を用
いて説明する。

ディジタル信号伝送における誤り訂正符号化については
、前記文献■〜■に記載されており、その誤り訂正符号
化に用いられるガロア休演算器については前記文献■の
１９０頁に記載されている。

第２図は前記文献■に記載された従来のガロア体演算器
の一構成例を示すブロック図である。

このガロア体演算器は、制御用のマイクロプログラムを
記憶し、それを順次実行して各部へコントロール信号１
ａを出力する制御部１を有し、その制御部１にはガロア
体加算回路２、及びガロア体乗除算回路３が接続されて
いる。これらの制御部１、ガロア体加算回路２、及びガ
ロア体乗除算回路３により、ガロア体演算器の主要部分
が構成される。制御部１は、例えばＰＬ八で構成される
ジャンプ・アドレス発生器１１、アドレスレジスタ１２
、マイクロプログラム読出し専用メモリ（以下、マイク
ロプログラムＲＯＭという）１３、及びマイクロプログ
ラムバッファ１４を備えている。ガロア体加算回路２は
ガロア体の加算を行う回路、ガロア体乗除算回路３はガ
ロア体の乗算及び除算を行う回路である。

また第２図には、演算の対象となるデータを記憶する随
時読み書き可能なメモリバッファ（以下、ＲＡＭバッフ
ァという）２０、このＲＡＭバッＺア２０に接続されて
いるＲＡＭアドレスバス２１とＲＡＭデータバス２２、
及びガロア休演算器内部のデータバス２３が設けられ、
そのＲＡ）ｌデータバス２２とデータバス２３の間にデ
ータ転送用のデータバスインタフェース２４が接続され
ている。データバス２３には、前記ガロア体加算回路２
及びガロア体乗除算回路３が接続されると共に、データ
バス２３上のデータがらシンドローム（誤りビットの位
置と大きさ）を生成するシンドローム生成レジスタ２５
が接続されている。また、ガロア体乗除算回路３にはそ
の出力を保持するレジスタ２６が接続され、さらにその
レジスタ２６がＲＡＭアドレスコントローラ２７及びＲ
ＡＭアドレスバス２１を介してＲＡ）ｆバッファ２ｏに
接続されている。ＲＡ）ｆアドレスコントローラ２７は
、レジスタ２６の出力をＲＡＭバッファ２０のアドレス
に変換する回路である。

第３図は８ビット用のシフトレジスタの構成ブロック図
であり、この図を参照しつつガロア体について説明する
。

ガロア体は、有限体ともいわれ、有限個の元からなる体
をいい、その元の総数が０元の場合にＧＦ（ｎ）と略記
される。ここでは、ｎが２　　（＝２５６）の場合、す
なわちＧＦ（２８＞について述べる。

第３図の８ビット用シフトレジスタは、８個の１ビット
用のレジスタ３０−１〜３０−８と、３個の１ビット用
排他論理和回路３１−１〜３１−３とで構成されている
。

レジスタ３０−１〜３０−８に順に論理“０，０，０゜
０、Ｏ，Ｏ，０，１”をセットした状態を初期状態とす
る。レジスタ３０−１〜３０−８の内容を３０−１の側
を上位ビット、３０−８の側を下位ビットとし、２進数
とみなすと、シフトレジスタの内部状態は０〜２５５ま
での数に対応する。このように、シフトレジスタの内部
状態を２進数とみなしたものを、以後ガロア体のベクト
ル表現と呼ぶ。

シフトレジスタを初期状態によりシフトさせる回路が１
以上、２５４以下であれば、そのシフトレジスタの内部
状態はベクトル表現の２〜２５５までと１対１で対応す
る。また、初期状態より２５５回のシフトを行うと、シ
フトレジスタの内容は初期状態と同一になる。つまり、
初期状態がら０以上、２５４以下の回数だけシフトした
結果は、シフト回数と１対１に対応する。ここで、初期
状態により０回シフトした結果をα　と表現することに
し、以下これをガロア体の指数表現と呼ぶ。シフトレジ
スタの内容がすべて０の場合も含めて、ガロア体ＧＦ（
２８＞は次式のように表わせる。

ＧＦ（２８＞−（０，１，２，・・・、　２５５　）・
・・（１） ＧＦ（２＞＝（０，α　、α　、・・・、α２５４）・
・・（２） （１）はベクトル表現によるものであり、（２）式は指
数表現によるものである。

ガロア化の中で次のような関係式が成立することが知ら
れている。

αｍ＋αｎ＝αｎ＋αｍ−（３） ｍｎｎｍ　　　　　　　　・・・（４）α　　　・　α
　　＝α　　　・　α ａ　　−（ａｎ＋ａ’　）＝ａｍ−ａｎ十ａ”　、ａ’
・・・（５） ｍ　　　ｎ　　　（ｍ＋ｎ）ｍＯｄ２５５　　　　　、
、、（６）α　　　・　α　　−α ６ｍ　／ａｎ＝ａ（ｍ−ｎ）ｍＯｄ２５５　　　　　、
、、（７）（６）式、（７）式において、ｍｏｄは除余
（ｔｎｏｄｕｌｏ）すなわち排他論理和を意味し、ｍｏ
ｄ　ｎはｎを法として合同であるという意味である。そ
して（６）式において（ｍ＋ｎ）ｍｏｄ２５５は、（ｍ
＋ｎ）　＞２５５の場合、例えば（ｍ＋ｎ）　＝２５６
のときは２５６−２５５　＝　１という数値になる。

また、加算はベクトル表現における排他論理和によって
算出される。

次に、第２図におけるガロア体演算器の動作を説明する
。

アドレスレジスタ１２を所定の状態にセットすると、マ
イクロプログラムＲＯＭ１３からマイクロプログラムが
」売出され、マイクロプログラムバッファ１４に格納さ
れる。マイクロプログラムバッファ１４は格納されたデ
ータをデコード（解読）シ、各部へのコントロール信号
１ａを出す。−命令の実行が終了すると、ジャンプアド
レス発生器１１はアドレスレジスタ１２及びマイクロブ
・ログラムバッファ１４のステータス信号と、データバ
スインタフェース２４のステータス信号とに基づき、次
に実行するマイクロプログラムの番地を決定し、その値
をアドレスレジスタ１２にセットする。所望の結果が得
られるまで、以上の動作が繰り返し行われる。

例えば、加算を行う場合には、ＲＡ）ｌバッファ２０よ
りデータバスインタフェース２４を通して加算の対象と
なるデータをデータバス２３上へ転送し、ガロア体加算
回路２にそのデータを取り込む。ガロア体加算回路２で
は、データが指数表現の場合にはベクトル表現への変換
を行った後、排他論理和を取り、必要であればその演算
結果をベクトル表現から指数表現に変換してデータバス
２３上へ出力する。データバス２３上に出力されたデー
タは、データバスインタフェース２４を通してＲＡ）ｌ
データバス２２上へ転送され、ＲＡＭアドレスコントロ
ーラ２７により指定されたＲＡＭバッファ２０中の番地
に書込まれる。

乗算、除算についても、ガロア体乗除算回路３により、
同様の手順で演算が行われる。

（発明が解決しようとする問題点〉 しかしながら、上記構成のガロア体演算器では、マイク
ロプログラム制御が必要であるため、回路規模が大きく
なり、またその制御も複雑になって演算速度が遅いとい
う問題点があった。

本発明は前記従来技術が持っていた問題点として、回路
規模の大型化、制御が複雑で演算速度が遅Ｖ’ｌという
点について解決したガロア体演算器を提供するものであ
る。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、ガロア体演算器
において、信号伝送用のバスと、このバス上のコマンド
を解析して制御信号を出力する制御部と、前記制御信号
に基づき前記バスを通して入力されたベクトル表現のｎ
ビットデータ（但し、ｎは複数）を保持する第１および
第２のレジスタと、この第１および第２のレジスタの出
力をそれぞれ指数表現のデータに変換する第１および第
２のベクトル指数変換回路と、前記制御信号に基づき前
記第２のベクトル指数変換回路の出力の反転を行う否定
回路と、２°−１（但し、ｎは複数）を法として前記否
定回路の出力と前記第１のベクトル指数変換回路の出力
とを加算する加算回路と、この加算回路の出力をベクト
ル表現のデータに変換する指数ベクトル変換回路と、前
記制御信号に基づき前記指数ベクトル変換回路の出力を
保持しその出力を前記バスに出力するｎビット構成の第
３のレジスタとを設けたものである。

（作用） 本発明によれば、以上のようにガロア体演算器を構成し
たので、第１．第２のレジスタから出力されるベクトル
表現のデータは、第１．第２のベクトル指数変換回路で
指数表現のデータに変換され、否定回路を通して加算回
路で加算された後、指数ベクトル変換回路でベクトル表
現のデータに変換され、第３のレジスタを通してバスへ
出力される。これにより、簡単な制御と回路構成で、高
速のガロア体演算が行える。従って前記問題点を除去で
きるのである。

（実施例） 第１図は本発明の実施例を示すガロア体演算器の構成ブ
ロック図である。

このガロア体演算器は、外部とのデータ及び制御指令を
やりとりするシステムバス４０を有し、そのシステムバ
ス４０には図示されていないが制御指令を解読するデコ
ーダが接続されると共に、そのデコーダの出力に基づい
て動作する制御部４１が接続されている。制御部４１に
はシステムバス４０より制御指令を受は取り、それに従
って各部の動作を指令するための複数の制御信号４１ａ
　、　４１ｂ　、　４１ｃ　。

４１ｄを出力する回路であり、カウンタ及びゲート回路
等で構成されている。

システムバス４０にはｎビット（例えば、８ビット）用
の第１．第２のレジスタ４２−１．４２−２が接続され
、さらにその第１．第２のレジスタ４２−１゜４２−２
に第１．第２のベクトル指数変換回路４３−１゜４３−
２がそれぞれ接続されている。第１．第２のレジスタ４
２−１．４２−２は各制御信号４１ａ　、　４１ｂに基
づき、システムバス４０上のデータをラッチし、そのラ
ッチしたデータＸｖ、　Ｙｖを所定のタイミングでそれ
ぞれ出力する回路である。第１．第２のベクトル指数変
換回路４３−１．４３−２は、各レジスタ４２−１゜４
２−２の出力データＸｖ、　Ｙｖをベクトル表現のデー
タとみなし、それを指数表現のデータＸｅ、　ｖｅにそ
れぞれ変換して出力する回路であり、２　バイト（例え
ば、２５６バイト）のＲＯＭでそれぞれ構成されている
。

第２のベクトル指数変換回路４３−２は否定回路、例え
ば乗算除算切換回路４４を介して加算回路４５に接続さ
れ、また第１のベクトル指数変換回路４３−１は直接に
その加算回路４５に接続され、さらにその加算回路４５
が指数ベクトル変換回路４６、及び第３のレジスタ４１
を介してシステムバス４０に接続されている。

ここで、乗算除算切換回路４４は、本演算器において乗
算を行うか、除算を行うかを選択するための乗除切換信
号である制御信号４１ｃに基づき、第２のベクトル指数
変換回路４３−２の出力データＹｅを無変換、あるいは
補数に変換してデータＹｃ’の形で出力する回路である
。加算回路４５は、２つの８ビットデータＸｅ、　Ｙｅ
’を入力し、２°−’　　（例工４ｆ、２５５）を法と
した加算を行い、その加算結果データＺｅを出力する回
路である。指数ベクトル変換回路４６は、加算回路４５
の出力データＺｅを指数表現からベクトル表現のデータ
Ｚｖに変換する回路であり、例えば２５６バイトのＲＯ
Ｈｒ−ｆＭ成されている。第３のレジスタ４７は、ｎビ
ット（例えば８ビット）で構成され、制御信号４１ｄに
基づき、指数ベクトル変換回路４６の出力データＺｖを
保持し、所定のタイミングでシステムバス４０に出力す
る回路である。

第４図は第１図の乗算除算切換回路４４の構成例を示す
回路図である。この乗算除算切換回路４４は、８個の１
ビット用排他論理和回路５０−１〜５０−８により構成
されている。ＹｅＯ〜Ｙｅ７は８ビットの入力データ、
Ｙｅ’Ｏ〜Ｙｅ’７は８ビットの出力データである。

第５図は第１図の加算回路４５の構成例を示す回路図で
ある。この加算回路４５は、２個の８ビット用加算器６
０−１．６０−２で構成されている。各加算器６０−１
．６０−２は、入力端子Ａ、　Ｂ、　Ｃｉｎ　、及び出
力端子Ｓ、Ｃｏｕｔをそれぞれ有している。

以上のように構成されるガロア体演算器の動作を説明す
る。

第１図のシステムバス４０に乗算コマンドとその被乗算
データが出力されると、制御部４１は図示しないデータ
の出力信号に基づいてシステムバス４０上の乗算コマン
ドを受は取り、乗算除算切換回路４４に対して乗算切換
えを指定する制御信号４１ｃを出すと共に、第１．第２
のレジスタ４２−１．４２−２に対してデータラッチ用
の制御信号４１ａ　、　４１ｂを出してシステムバス４
０上の被乗算データをその第１゜第２のレジスタ４２−
１．４２−２に記憶させる。第１゜第２のレジスタ４２
−１．４２−２は記憶しているデータＸｖ、　Ｙｖを第
１．第２のベクトル指数変換回ｌＰｒ４３−１゜４３−
２にそれぞれ出力する。

第１．第２のベクトル指数変換４３−１．４３−２は、
２５６バイトＲＯＭ　′ｃｍ成され、次のようにして入
力されたベクトル表現のガロア体データＸｖ、　Ｙｖを
指数表現のガロア体データＸｅ、　Ｙｅのそれぞれ変換
する。すなわち、ＲＯＭは入力アドレスを０番地から２
５５番地まで持っているので、これをベクトル表現のガ
ロア体データに１対１で対応させ、レジスタ４２−１．
４２−２の出力データＸＶ、　ＹＶをそのままＲＯＭの
アドレス入力とする。ＲＯＭにはＯ〜２５５番地に対し
、その番地をガロア体のベクトル表現とみなしてそれを
指数表現に変換した値を予め書込んでおく。そうすると
、ベクトル表現のデータＸｖ、　Ｙｖが入力された時に
、それを指数表現に変換したデータＸｅ、　ＹｅがＲＯ
Ｍの出力として得られる。このようにしてベクトル指数
変換回路４３−１．４３−２から出力されたデータＸｅ
、　Ｙｅのうち、ＸＯはそのまま加算回路４５へ入力さ
れ、Ｙｅは第４図の乗算除算切換回路４４へ入力される
。

第４図の乗算除算切換回路４４は、制御信号４１Ｃが乗
算の指定、すなわち０レベルであれば、８ビットの入力
データＹｅ（−ＹｃＯ〜Ｙｅ７　）を排他論理和回路５
０−１〜５０−８を通してそのまま８ビットのデータＹ
ｅ’　　（＝Ｙｅ’　Ｏ〜Ｙｅ’　７　）として出力し
、制御信号４１ｃが除算の指定、すなわちルベルであれ
ば、入力データＹｅ　（＝ＹｅＯ〜Ｙｅ７　）のすべて
のビットを反転させて出力する。この乗算除算切換回路
４４の出力データＹｅ’はベクトル指数変換回路４３−
１の出力データＸｅと共に第５図の加算回路４５へ入力
される。

第５図の加算回路４５は、次のようにして入力された２
つのデータＸｃ、　Ｙｅ’を２５５を法として加算し、
桁上がりは無視して下位８ビットの値をデータ２ｅとし
て出力する。すなわち、加算回路４５における２つの加
算器６０−１．６０−２は、２つの入力端子ＡおよびＢ
の８ビットデータと入力端子Ｃｉｎの１ビットデータを
加算し、結果を出力端子Ｓから出力する。そのとき桁あ
ぶれが生じていたならば、出力端子Ｃｏｕ　ｔにｉｔ　
１　＋＋を出力し、桁あぶれの無い場合にはその出力端
子Ｃｏｕ　ｔに“０”を出力する。

また、一方の８ビット加算器６０−１の入力端子Ｃｉｎ
には常に“１”が入力され、他方の８ビット加算器６０
−２の入力端子Ｂには常に２５５が入力されている。

そして加算回路４５では、データＸｅとＹｅ’の和が０
以上２５４以下の場合には８ビット加算器６０−１の出
力端子・Ｓから（Ｘｅ＋Ｙｅ’　＋　１　）の値を出力
すると共に、出力端子Ｃｏｕ　ｔに“０”を出力する。

８ビット加算器６０−２では、入力端子Ｃｉｎが“Ｏ”
であるから、（Ｘｅ＋ｙｅ’　＋　１　’）　＋２５５
を計算するが、（（Ｘｅ＋Ｙｅ’　＋　１　＞　＋２５
５　）　ｍｏｄ２５６＝　（Ｘｅ＋Ｙｅ’　−）−２５
５＞　ｍｏｄ２５６”　”Ｙｏ”　ｍｏｄ２５６ となるので、出力端子Ｓの値が（Ｘｅ＋Ｙｅ’　）とな
る。

次に、ＸｅとＹｅ’の和が２５５以上５０８以下の場合
には、８ビット加算器６０−１の出力端子Ｓは（Ｘｅ＋
Ｙｅ’＋１）であり、その出力端子Ｃｏｕ　ｔに１１１
１１を出力する。８ビット加算器６０−２では、入力端
子Ｃｉｎが“１”であるから、（Ｘｅ−Ｎ’ｅ’　＋　
１　）　＋２５５＋１を計算するが、 （（Ｘｅ＋Ｙｅ”　＋　１　＞　＋２５５　＋　１　）
　ｍｏ６２５６”　（（Ｘｅ＋Ｙｅ′−＋−１）＋’２
５５　＞　ｍｏｄ２５６＝　（Ｘｅ＋ＹＯ’　＋１　）
　ｍｏｄ２５６＝　（Ｘｅ＋Ｙｅ７−２５５　＋２５６
　＞　ｍｏｄ２５６＝　（Ｘｅ＋Ｙｅ′−２５５＞　ｍ
ｏｄ２５６となるので、出力端子Ｓの値が（Ｘｅ＋Ｙｃ
′−２５５）となる。このようにして加算回路４５はＸ
（３とＹｃ’の２５５を法とする演算を行うと、その出
力データＺｅを出力して第１図の指数ベクトル変換回路
４６へ与える。

第１図の指数ベクトル変換回路４６は、２５６バイトの
ＲＯＭ″”Ｃ’Ｊｆｔ４成され、ベクトル指数変換回路
４３−１゜４３−２と同様の原理に基づき、指数表現の
アドレスにそれに対応するベクトル表現の値をデータと
して予め書込んでおき、指数表現の入力データＺｅに対
応するベクトル表現のデータＺｖを読出し、それを出力
する。この出力データＺｖは第３のレジスタ４７に入力
されて記憶される。

システムバス４０に演算結果の読出しコマンドが出力さ
れると、制御部４１はその読出しコマンドを受は取り、
第３のレジスタ４７に対して制御信号４１ｄを出し、そ
の第３のレジスタ４１に記憶しているデータをシステム
バス４０へ出力さぜる。以上のようにしてガロア体の乗
算が行われる。

次に、ガロア体の除算について説明する。

システムバス４０に除算コマンドとその被除算データが
出力されると、制御部４１はその除算コマンドを受は取
り、乗算除算回路４４に対して除算切換えを指定する制
御信号４１ｃを出す以外は、乗算の場合と同様にして演
算が進められる。除算の場合、乗算除算切換回路４４の
出力データＹｅ’はその入力データＹｅに対して各ビッ
トが反″転している。つまり、 Ｙｅ’　＝２５５−Ｙｅ の関係がある。ＸｅとＹｅとの差が正の場合（Ｘｅ≧Ｙ
ｅ）、 Ｘｅ＋Ｙｅ′ ＝Ｘｅ＋　（２５５−Ｙｅ） ＝２５５　＋　（Ｘｅ−Ｙｅ）≧２５５となるので、加
算回路４５の出力データＺｅはＺｅ＝Ｘｅ＋Ｙｃ’　−
２５５ ＝Ｘｅ　−（２５５−Ｙｅ’　） ＝　Ｘｅ　−Ｙｅ となる。また、ＸｅとＹｅとの差が負の場合（Ｘｅ＜ｖ
ｅ）、 Ｘｅ　＋　Ｙｅ　′ ＝２５５　＋　（Ｘｅ−Ｙｅ）　＜２５５となるので、
加算回路４５の出力データＺｃはＺｅ＝Ｘｅ＋Ｙｅ” ＝Ｘｅ−Ｙｅ＋２５５ となる。すなわち、どちらの場合にも、２５５を法とし
たＸｅとＹｅの差が計算される。加算回路４５の出力デ
ータＺｅは、乗算の場合と同様にして指数ベクトル変換
回路４６でベクトル表現に変換され、第３のレジスタ４
７を通してシステムバス４０に出力される。

本実施例では、従来のようにマイクロプログラム制御の
ような複数な制御が不要になるため、演算処理速度の高
速化が可能になる。さらに図示しないコマンドのデコー
ダとレジスタ４２−１．４２−２゜４１、ベクトル指数
変換器４３−１．４３−２と指数ベクトル変換回路４６
の２５６バイトＲＯＭ　、乗算除算切換回路４４の排他
論理和回路、及び加算回路４５の８ビット加算器といっ
た汎用性のある部分のみで構成されているため、ガロア
体演算器が小型に、がっ簡単に構成できる。また、各回
路が別個部品で構成されているなめ、ガロア体演算器の
動作確認も容易である。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　入力データ数ｎを８ビット、法２°−１を２５
５として説明したが、ｎは２のべき乗数であれば、他の
数でもよく、それに応じてレジスタ４２−１゜４２−２
．４７等のビット容量を変えればよい。

（ｉｉ）　　ベクトル指数変換回路４３−１．４３−２
、乗算除算切換回路４４、加算回ｉ￥８４５、及び指数
ベクトル変換回路４６は、図示以外の囲路で構成しても
よい。

（発明の効果） 以上詳細に説明したように、本発明によれば、ベクトル
表現から指数表現へのベクトル指数変換回路、指数表現
からベクトル表現への指数ベクトル変換回路、乗算と除
算を切換える否定回路、及び２１−１を法とする加算回
路等で構成したので、簡単な制御で高速演算が行えるば
かりか、回路規模の小型化と回路構成の簡単化という効
果も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すガロア休演算器の構成ブ
ロック図、第２図は従来のガロア体演算器の構成ブロッ
ク図、第３図は第２図の動作説明のための８ビット用シ
フトレジスタの構成ブロック図、第４図は第１図の乗算
除算切換回路の構成ブロック図、第５図は第１図の加算
回路４５の構成ブロック図である。 ４０・・・・・・システムバス、４１・・・・・・制御
部、４１ａ〜４１ｄ・・・・・・制御信号、４２−１．
４２−２．４７・・・・・・第１．第２、第３のレジス
タ、４３−１．４３−２・・・・・・ベクトル指数変換
回路、４４・・・・・・乗算除算切換回路、４５・・・
・・・加算回路、４６・・・・・・指数ベクトル変換回
路。

Claims (1)

1. 【特許請求の範囲】 １、信号伝送用のバスと、 このバス上のコマンドを解析して制御信号を出力する制
   御部と、 前記制御信号に基づき前記バスを通して入力されたベク
   トル表現のｎビットデータ（但し、ｎは複数）を保持す
   る第１および第２のレジスタと、この第１および第２の
   レジスタの出力をそれぞれ指数表現のデータに変換する
   第１および第２のベクトル指数変換回路と、 前記制御信号に基づき前記第２のベクトル指数変換回路
   の出力の反転を行う否定回路と、 ２＾ｎ＾−＾１（但し、ｎは複数）を法として前記否定
   回路の出力と前記第１のベクトル指数変換回路の出力と
   を加算する加算回路と、 この加算回路の出力をベクトル表現のデータに変換する
   指数ベクトル変換回路と、 前記制御に基づき前記指数ベクトル変換回路の出力を保
   持しその出力を前記バスに出力するｎビット構成の第３
   のレジスタとを、 備えたことを特徴とするガロア体演算器。 ２、前記ｎビットは８ビットである特許請求の範囲第１
   項記載のガロア体演算器。