JPS58181143A

JPS58181143A - デイジタル乗算器

Info

Publication number: JPS58181143A
Application number: JP57063746A
Authority: JP
Inventors: Masaru Uya; 宇屋　優
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-04-15
Filing date: 1982-04-15
Publication date: 1983-10-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は並列型のディジタル乗算器に関し、特に、被乗
数Ｘと乗数Ｙがそれぞれ独立に、符号なし数である場合
でも、２の補数表示数である場合にでも、常に正しい積
が得られるディジタル乗算器に関するものである。

並列型ディジタル乗算器に入力する被乗数Ｘ。

乗数Ｙは、その数表示が、杓号なし数（通常の正数バイ
ナリ表示）しか扱かえない場合とか、或いは２の補数表
示数（正負の領域に渡り、ＭＳＢが符号を表わす数）の
み扱う場合とかいう、入力データ数表示を限定したもの
が殆んどである。しかしながら、例えば、マイクロプロ
＋ノザ内蔵の乗算器として考えた場合、扱う数は、符号
なし数同志に限らず、２の補数表示数同志、或いは、２
の補数表示数と符号なし数との両者などが要求される。

被乗数Ｘ９乗数Ｙが上記のように、独立に、符号なし数
と２の補数表示数とをとることのできる従来例を第１図
に示す３゜先ず、乗算の原理を説明する。説明の簡易化のため、被
乗数Ｘ９乗数Ｙ共にｎビットのデータであるとする。被
乗数Ｘ９乗数Ｙの数表示を示すために外部からモード制
御信号ＸＭ、ＹＭが入力が力えられる。このときのｘ、
Ｙと積Ｐの数表示を第１表に示す。

以下余白第　　１　　表被乗数Ｘをモード制御信号ＸＭを使って表わすと、同様に乗数Ｙは、となる。（１）、　（２）から、Ｘ、Ｙはビット拡張し
て、ｎ　４−１ビツトあれば、共に２の補数表示数にす
ることが可能である。このｎ＋１ビットの被乗数。

乗数データを乗算処理する訳であるが、負のデータの場
合、これの２の補数をとり、正のデータに変換して、正
数同志で乗算し、その結果を再び２の補数変換して正し
い符号のデータに戻１〜で積を得る。

第１図の従来例はこれを実行するもので、１゜２はそれ
ぞれ、モード制御信号ＸＭ、ＹＭによって制御されるビ
ット拡張器であって、入力データＸ。

ＹのＭ　Ｓ　Ｂ　＋　　”ｎ　−１＋　’Ｉｎ−１を使
って、２ｎの重みとしてそれぞれ、”−ｘＭ　”　ｘｎ
　−１、−ＹＭ　”　Ｙｎ−１を伺加してｎ＋１ピント
として出力する。３，４はそれぞれ、拡張されたｘ、Ｙ
の補数をとるか、その１捷通過させるかをアンド・ゲー
１−６．６の出力で制御される前置補数器であって、ｘ
Ｍ　’　”ｎ　−１’ＹＭ−ｙｎ−１が１のときは、入
力データが負数であるから、２の補数をとって正数に変
換し、０のときは、入力ｆ−夕が正数であるから、その
ま１通過させる。７は、ｎ＋１ビットの符号なし数（正
数）データ同志の積を得る符号なし乗勢器であって２ｎ
千２ビツトの正数の積を得る。８はアントゲ６八 −）５．６の出力の排他的論理和を得る排他的論理和ゲ
ートである。９は排他的論理和ゲート８の出力が１のと
き、入力の２の補数をとって負数に変換ｉ〜、０のとき
はその１１通過させる機能を持った後置補数器であって
、積の符号を正しく調整するだめのものである。最終的
な積データＰは後置補数器９の出力の下位２ｎビツトに
得られる。

この第１図の例は、多くのステージを通過し、乗算速度
も遅くなるうえ、ハードウェアも莫大になってし甘う。

本発明は上記の如き、従来の欠点を除去した並列型乗算
器を提供せんとするものである。

第２図に本発明の実施例を示す。機能は第１図の乗算と
同様であって、第１表に従ってモード制御信号ＸＭ、Ｙ
Ｍの糾み合わせで、被乗数Ｘ９乗数Ｙの数表示が指定さ
れ、それぞれ正しい積Ｐが得られる。詐、明を容易にす
るために、第２図の実施例では、被乗数Ｘ１乗数Ｙ共に
６ビノトの入力データであるとして説明する。モード制
御信号ｘＭ。

ＹＭを用いれば、Ｘ、　Ｙは、７　　、　。

Ｘ＝（１−”ｘＭ）Ｘ４２’　十、Σｘ・２１−０１ａ　　　５　　　　ｌＹ　−（１−２１−２Ｙ　４２　＋、Σｙｉ２１＝Ｑと表現される。ただし、ｘＭ・ＹＭ・Ｘｉ・ｙ、（ｉ−
〇〜４）は独立にＯ又は１の値をとる。積Ｐは、ｘＭ＝
ＹＭ＝Ｏ（符号なし数同志）のとき、Ｐ−Ｐ９２９＋ｔ
ｈぞ。Ｐ１２”　（符号なし数）と表わされ、それ以外
のときは、Ｐ＝−Ｐ９２９＋　、：、Ｐ、２”　（２の補数表示数
）と表現される。

第ｑ１ｏはモード制御信号ＸＭ、ＹＭを入力とするデコ
ーダであり、後述する汎用全加勢器の機能全制御ｔ　ル
信号ｘＭ、’Ｍ、ＹＭ　、　Ａ、　　Ｂ＋　ｃ、　Ｄ。

Ｅを出力するものである。このデコーダ１０の真理値表
を第２表に示す。

以下余白第２表１１１　］　（０≦Ｌ　　］≦４）は、被乗数Ｘ各ビッ
ト！、と乗数Ｙの各ビットｙＨとを入力して、ｘ１と７
６　との論理積出力ｘ１ｙ、を出力するアンド・ゲート
であり、２５（＝５２）個有る。１２〜１４は公知の半
加算器であり、真上からの入力と右からの入力を加算し
て、真下へ和Ｓを、左下へキヤＩＪ−〇をそれぞれ出力
する。１６〜３１は公知の全加算器であり、買上からの
入力と、右からの入力と、右上からの入力とを加算して
、真下へ和Ｓを、左下へキヤＩＪ　　Ｃをそれぞれ出力
する。３２〜４２は排他的論理和ゲートであり、４３は
アンド・ゲートである。２１は第３図に示すような半９
７、−・加算器である。第３図の２１０，２１１はそれぞれアン
ド・ゲート、排他的論理和ゲートである。

半加算器２１は排他的論理和ゲート３２と共に制御可能
な手加減算器を構成している。制御人力Ｙ、＝ｏのとき
、Ａ、（ｘｏｙ４）とＢｉ　（ｘ１ｙ３）とを加算して
、和をＳ。に、キャリーをＣ８に出力する。逆に、ＹＢ
４＝１のとき、Ｂ、からＡ、を減算して、差をＳ。に、
ボローをＣ６に出力する（別の表現をすれば、Ａ、Ｂ、
をそれぞれ負数。

正数として加算して、正数の和を８０に、負数のキャリ
ーをＣ８に出力する）。これらの真理値表を第３表に示
す３゜第３表ＹＭ＝ｏの場合（ＢＱ−Ｂｉ）１０７、　・ＹＭ−１の場合　（Ｂ、’＝Ｂ、）第２図の２２〜３１は第４図に示すような全加算器であ
る。第４図には全加算器２４が代表して示しであるが、
その他も全く同様である。２４０゜２４１は排他的論理
和ゲートであり、２４２〜２４６はナンド・ゲートであ
る。全加算器２４は排他的論理和ゲート３６と共に制御
可能な汎用全加算器を構成している。制御入力Ａ＝Ｏの
とき、Ｂｉ＝Ｂ１　となり、八、（ｘ３ｙ４）と）３１
（ｘ４ｙ３）とｃ。

とを全て正数として加算して、正数の和をＳ。に、正数
のキャリーをＣ８にそれぞれ出力（正数入力の全加算器
）する。この真理値表を第４表に示す。

１１４−シ。

第４表Ａ＝１の場合　（Ｂｊ＝Ｂ工）この場合、真理値表から、八〇とＢ４　と０４とを全て
負数として加算し、負数の和をＳ。に、負数のキャリー
をＣ８にそれぞれ出力（負数入力の全加算器）する機能
も合わせ持っている。逆に、Ａ＝１のときは、Ｂｉ＝Ｂ
、となり、八〇とＣｉ　とを負数、Ｂｉを正数として加
算して、正数の和をＳｏに、負数のキャリーをＣ８にそ
れぞれ出力（２負数１正数入力の全加算器）する。この
場合、第４表から、八〇　と００とを正数、Ｂｏを負数
として加算して、負数の和をＳ。に、正数のキャリーを
Ｃ６にそれぞれ出力（２正数１負数入力の全加算器）す
る機能も合わせ持っている。４４は、デコ−１’１０１
）出力信号Ｘ、、ＸＭ、　Ｂ、　Ｃ，Ｄ　Ｋ対応して、
入出力間の信号伝達関係が決定される信号切替え回路で
あり、具体的回路例を第６図に示す。入力ａ、　　ｂ、
　　ｃと出力ａ’、ｂ’、ｃ’との相互接続（伝達）関
係を第５表に示す。

以下余白１３ベ　グ第６図第５図の４３０〜４３９はナンド・ゲ−１・であり、各
出力ａ’、ｂ’、Ｃ’に対応した３組のデータ・セレク
タを構成している。

次に、第２図の動作について説明する。

〔モード制御信号ＸＭ＝ＹＭ＝Ｏの場合〕符号なし、数
同志の乗算である。第２表から、ＸＭ＝ＹＭ＝Ａ＝Ｅ＝
ｏｆあルカら、２１〜３１の各加算器は正数データのみ
を扱う通常の加算器となり、アンド・ゲート４３の出力
は０となる。信号切替え回路４４の信号経路は、第６表
から、ａ　−＋　ｂ　’　。

ｂ→ａ’、ｃ−＋ｃ’　となり、第２図は全体として、
部分積を得るアンド・ゲート群と、その部分積を１４　
、、、、　、、加算するキャリー・セイプ型接続の加算器となることは
明らかである。このときの信号径路は、公知の符号なし
配列型並列乗算器と全く同様のものであるから、詳しい
説明は省略する。乗算の積Ｐは、Ｐ　をＭＳＢ、ＳＰｏ
をＬＳＢとする１ｏビット符号なしデータＰ９．Ｐ８．
・・・・・・、Ｐｏとして得られる。

〔ｘＭ−ｏ、ＹＭ−１の場合〕被乗数Ｘが符号ない数、乗数Ｙが２の補数表示数であっ
て、ｙ４のみが負の重みを持つから、アンド・ゲート１
１１ｊの出力のうち、”Ｏ”４１　ｘｌ　”４１Ｘ２Ｙ
４＋　ｘ３７４ｒ　ｘ４’１４のみが負の重みを持つ。

第２表から、ＸＭ−０，ＹＭ＝Ａ＝Ｅ＝１となり、第６
表から、信号切替え回路４４は、ａ−＋ｂ’、ｂ−＋ａ
’。

Ｃ→Ｃ′となる。従って、加算器２１〜３１のうち、２
１が半減勢器（第３表の下の真理値表）として、２２〜
２４と２８とが２負数１正数入力の全加算器（第４表の
下の真理値表）として、２５〜２７．２９〜３１が正数
入力の全加算器（第４表゛の上の真理値表）として動作
し、アンド・ゲー１５　／　　・ト４３の出力は○となる。このため、半加算器２１゜全
加算器２２〜２４．２８のキャリー出力（左下に出る出
力）のみが負の重みを持って加算されてゆく、従って、
積ＰのＭＳＢ　Ｐ９は負の重み−２９を有し、符号ビッ
トとなり、残りのビットＰ８゜Ｐ７．・・・・・・、Ｐ
ｏは全て正の重みを有して、Ｐは２の補数表示数となる
。

〔ｘＭ−１，ＹＭ−０の場合〕被乗数Ｘが２の補数表示数、乗数Ｙが符月なし数であっ
て、ｘ４のみが負の重みを持つから、アンド・ゲート１
１　の各出力のうち、ｘ４Ｙ□＋１］ｘ４”１１　”４ｙ２１　ｘ４”３１　ｘ４”４のみが
負の重みを持つ。第２表から、ＸＭ＝Ａ＝Ｅ＝１　、Ｙ
Ｍ＝Ｏとなり、第６表から、信号切替え回路４３は、ａ
→ｂ′。

ｂ−＋ｃ’　、ｃ−＋ａ’　となる。従って、加勢器２
１〜３１のうち、２１〜２３が正数入力の加勢器（第３
，４表の」二の真理値表）として、２４〜２７が２正数
１負数入力の全加算器（第４表の下の真理値表）として
、２８〜３１が２負数１正人力の全加算器（第４表の下
の真理値表）として動作し、アント・ゲート４４は、Ｐ
４を全加算器３１は入力させる。

従って、２正数１狗数人力の全加算器２４，２５゜２６
の和出力（真下に出る出力）が負数となり、それぞれ２
負数１正数入力の全加算器２９．　３０゜３１に入力さ
れる。

２正数１負数入力の全加算器２７の和出力（真下に出る
出力）も負数（−Ｐ４２　）として出力されるが、これ
を正数と見なしてＰ４２　とする。この関係を補償する
ために、２負数１正数入力の全加算器３１の負数入力の
うちの１本に、アンド・ゲート４３を介して、−Ｐ４２
５　の信号を入力している。これは次の等式から明らか
である。

−Ｐ　・２４−−Ｐ　　・２　　十Ｐ　　・２４４　　
　　　　　　４　　　　　　４２負数１正数入力の全加算器３１，３０．２９のキャリ
ー出力（左下に出力される）が負数となって、順次左方
向に伝搬される。信号切替え回路４３では、上記したよ
うに、全加算器２４から出力される正数キャリー出力Ｃ
′に伝搬させて、２１７ペ　！負数１正数入力の全加勢器２８に正しい符号で入力の全
加算器２８に正しい符号で入力が投入されるように切替
えられることとなる。

従って、積Ｐは、そのＭＳＢ　Ｐ９のみが負の重みを持
ち、その他のビットＰ　・・・・・、Ｐｏは全て８り正の重みを与えられることによって、２の補数表示数と
なる。

（Ｘ、＝ＹＭ＝１の場合〕被乗数Ｘ２乗数Ｙともに２の補数表示数であって、ｘ４
とｙ４が負の重みを持つから、アンド・ゲート１１□ｊ
の各出力のうち、ｘ□Ｙ４＋ｘ１ｙ４＋ｘ２’４１　”
３”４　Ｔ　ｘ４３’ＯＩ　ｘ４”１１　ｘ４”２１　
ｘ４Ｖ３のみが負の重みを持つ。

第２表から、ＸＭ＝ＹＭ＝Ｅ＝１．Ａ＝ｏ　と’ｌす、
第６表から、信号切替え回路４４は、ａ−＋ｃ′。

ｂ−＋ｂ’　、ｃ−＋ａ’　となる。従って、加算器２
１〜３１のうち、半加算器２１は減算器（第３表の下の
真理値表）として、全加算器２２，２３．２８〜３１は
２負数１正数入力の全加算器（第４表の下の真理値表）
として、全加算器２６〜２７は２８７− 正数１負数入力の全加算器（第４表の下の真理値表）と
して、そして、全加算器２４は負数入力の全加算器とし
て動作し、アンド・ゲート４４はＰ４を全加勢器３１の
負数入力のうちの１本に入力させる。

従って、加算器２１〜２４．２８〜３１のキャリー出力
（左下に出る出力）と、全加算器２４〜２７の和出力（
真下に出る出力）とが負の重みを持って出力され、加算
されてゆく。全加算器２７の和出力Ｐ４は、［ＸＭ＝１
．　　ＹＭ＝ｏの場合〕で述べた理由によって、正の重
みを持って得られる。

また、信号切替え回路４３では、正数ｘ４”４をＣ′に
伝搬させて、２負数１正数入力の全加算器２８に正しい
符号で入力が投入されるように切替えられる。従って、
積Ｐは、そのＭＳＢＰ９のみが負の重みを与えられ、そ
の他のビットＰ８．Ｐ７．・・・・・・、Ｐｏは全て正
の重みを持つことによって、２の補数表示数となる。

以上の説明で、第２図の実施例が所望の動作をすること
が明らかとなった。この実施例では、被１９７−・乗数Ｘ９乗数Ｙともに５ビツトのデータの場合を扱った
が、これに限定されることなく、一般に、ｍピッ）（ｍ
、ｎは１以上の整数）との乗算が可能であることは容易
に理解できる。まだ、第５図に示した信号切替え回路４
４の実施例は、ナンド・ゲートを用いて構成しているが
、ＦＥＴトランジスタなどのトランスファ・ゲートやア
ナログ・スイッチを用いても容易に実現できる。なお、
より乗算速度を高めるために、第２図の２８〜３１の全
加算器部分をキャリー・ルック・アヘッド（桁上げ先見
）加算方式の加算器に置換することも可能である。

以上、説明したように、本発明によれば、被乗数Ｘ９乗
数Ｙがそれぞれ独立に、符号なし数か２の補数表示数か
をとることのできる応用範囲の広い乗算器を得ることが
でき、しかも従来のものに比べ、ハードウェア搦が少く
、乗算速度も速い性能のものが実現できて、半導体ＩＣ
化したときなど、極めて高い価値を得ることのできるも
のである。

【図面の簡単な説明】

第１図は従来例を示すブロック図、第２図は本発明の実
施例の具体的回路構成図、第３図は第２図中の制御可能
は半加減算器を示す図、第４図は第２図中の制御可能な
汎用全加算器を示す図、第６図は第２図中の信号切替え
回路４３の具体的構成例を示す図である。１１１】・・・・・・アンド・ゲート、１０・・・・・
・デコーダ、１２〜１４・・・・・・半加算器、１６〜
２０・・・・・・全加算器、２１・・・・・・半加減算
器、２２〜３１・・・・・・負数正数入力全加算器、３
２〜４２・・・・・・排他的論理和ゲート。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図；も−１−ロー第４図？９へ第５図デ゛］−タ゛４０力・６

Claims

【特許請求の範囲】

（１）被乗数人力Ｘの各ビットと乗数入力Ｙの各ビット
との論理積をとる複数個のアンド・ゲートと、それぞれ
加算すべき入力のうちの所定の入力を正入力として加算
するか又は負入力として加算するかを制御することので
きる複数の汎用全加算器と、前記被乗数人力Ｘが符号な
し数であるか又は２の補数表示数であるかを示すモード
制御信号ｘＭと、前記乗数人力Ｙが符号なし数であるか
又は２の補数表示数であるかを示すモード制御信号ＹＭ
とを入力とするデコーダとを具備し、前記複数の汎用全
加算器を配置、接続して、前記複数のアンド・ゲートの
出力を前記複数の汎用全加算器に供給すると共に、前記
デコーダの出力で前記汎用全加算器を制御することによ
って、積出力ＸＹを得るようにしたことを特徴とするデ
ィジタル乗算器。
（２）央柑全無弄呑≠加算すべき入力ａ、　　ｂ、　　
Ｃのうぢの所定の入力Ｃを一方の入力とし、デコーダの
出力を他方の入力とする排他的論理和ゲートと、前記排
他的論理和ゲートの出力をｄとしたとき、和出力として
、°ａ■ｂ■Ｃを出力し、キャリー出力として、ａｂ＋
ａｄ十ｄｂを出力する全加算器とで汎用全加算器が構成
されていることを特徴とする特許請求の範囲第１項に記
載のディジタル乗算器。′（３）　　ｍ汎用全加算器が
キャリー・セイブ型接続されていることを特徴とする特
許請求の範囲第１項又は第２項に記載のディジタル乗算
器。