JP3153370B2 - 乗算装置 - Google Patents

乗算装置

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JP3153370B2
JP3153370B2 JP00496493A JP496493A JP3153370B2 JP 3153370 B2 JP3153370 B2 JP 3153370B2 JP 00496493 A JP00496493 A JP 00496493A JP 496493 A JP496493 A JP 496493A JP 3153370 B2 JP3153370 B2 JP 3153370B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は多ビット２進数の乗算
を行なうための乗算装置に関し、特に半導体素子を含む
電子回路により構成される乗算装置に関する。
【０００２】
【従来の技術】多ビット２進数ＸおよびＹの乗算を行な
う場合、ブース（Ｂｏｏｔｈ）のアルゴリズムがよく利
用される。生成される部分積の数を低減し、乗算を効率
的に行なうためである。ブースアルゴリズムとは、補数
表示された負の数を補正なしに乗算する手法である。
【０００３】ブースのアルゴリズムにおいては、乗数Ｙ
のデータビットがグループに分割される。図３０に乗数
Ｙのグループ分割の一例を示す。図３０においては、２
次のブースアルゴリズムに対するグループ分割が示され
る。各グループは３ビットのデータビットを含む。隣接
グループ間で１ビットが共用される（図３０においては
斜線で示す）。１つのグループにより１つの部分積が生
成される。部分積の数は２次のブースアルゴリズムの場
合、約１／２となる。一般に、１つのグループがｍビッ
トを含むとき、（ｍ−１）次のブースのアルゴリズムと
呼ばれ、生成される部分積の数は約１／（ｍ−１）とな
る。ブースのアルゴリズムについて以下に式を用いて説
明する。
【０００４】乗数Ｙは、２の補数表示形式では次式
（１）で表わされる。
【０００５】
【数３】
【０００６】式（１）において、ｙｎは符号ビットであ
り、この乗数Ｙが正であるか負であるかを示す。データ
ビットｙｉは２進数値（１または０）である。各ビット
に付されている２j は各データビットの２進重み付けで
ある。
【０００７】式（１）において、ｎが偶数でありかつｙ
０＝０とすると、乗数Ｙは次式（２）に示されるように
展開される。
【０００８】
【数４】
【０００９】乗数Ｙと被乗数Ｘとの積Ｘ・Ｙは、部分
積、（ｙ２ｉ＋ｙ２ｉ＋１−２・ｙ２ｉ＋２）・２2 i
・Ｘ、の和で与えられる。したがって、３ビットｙ２
ｉ、ｙ２ｉ＋１、およびｙ２ｉ＋２の値がわかれば、そ
の部分積生成に必要とされる演算が決定される。この３
ビットｙ２ｉ、ｙ２ｉ＋１、およびｙ２ｉ＋２のビット
値とそのときに実行される演算との関係を図３１に示
す。
【００１０】図３１に明らかに見られるように、２次の
ブースのアルゴリズムにおいて行なわれる演算は０、±
Ｘ、および±２Ｘである。被乗数Ｘの２倍すなわち２・
Ｘは被乗数を１ビット上位ビット方向にシフトさせるシ
フト回路により生成される。“−”演算は、被乗数Ｘが
２の補数表示であるため、各ビット値の反転と最下位ビ
ットに１を加算することにより実現される。したがっ
て、この乗数Ｙの３ビットの値によりそのときに実行さ
れる演算を決定すれば、積演算を高速で行なうことがで
きる。
【００１１】図３２は、たとえば特開平３−１７７９２
２号公報に示された、従来の乗算装置の全体の構成を示
す図である。この乗算装置は、２の補数で表現された８
ビット乗数Ｙと２の補数で表現された８ビット被乗数Ｘ
との乗算を２次のブースアルゴリズムに従って実行す
る。
【００１２】図３２を参照して、乗算装置は、乗数Ｙの
各ビットグループのビットに従って、各グループごとに
行なわれるべき演算を指定する制御信号を生成する符号
化回路５００と、符号化回路５００からの制御信号に応
答して被乗数Ｘに対し指定された演算を実行し部分積群
を生成する部分積生成回路５０２とを含む。
【００１３】符号化回路５００は、被乗数Ｘの３ビット
のグループごとに設けられるブースエンコーダ１、２、
３および４を含む。ブースエンコーダ１の入力に接地電
位が与えられているのは、２次のブースアルゴリズムに
おいては、最下位ビットが０に設定されるためである。
【００１４】部分積生成回路５０２は、符号化回路５０
０から信号線（複数の信号線を含むバス構成である）
５、６、７および８上に与えられる制御信号に応答し
て、それぞれ被乗数Ｘに対し演算を実行して部分積を生
成する、シフタおよびインバータ回路を含むシフタ／イ
ンバータ回路９、１０、１１および１２を含む。
【００１５】乗算装置はさらに、部分積生成回路５０２
から生成された４つの部分積（バス１３、１４、１５お
よび１６上に与えられる）を加算して中間段階の加算結
果を生成するワレストリー型の加算器配置を有するワレ
ストリー加算回路１７と、ワレストリー加算回路１７か
らの中間加算結果を示す１対の１６ビットデータ（バス
１８上に与えられる）を加算する最終加算器１９を含
む。最終加算器１９から乗数Ｙと被乗数Ｘとの積Ｘ・Ｙ
を示す１６ビット（ｚ０〜ｚ１５）の２の補数表示され
た２進数Ｚが出力される。次に動作について説明する。
【００１６】符号化回路５００へ乗数Ｙが与えられ、部
分積生成回路５０２へ被乗数Ｘが与えられる。符号化回
路５００に含まれるブースエンコーダ１〜４の各々は、
与えられた隣接する３ビットｙｊ＋１、ｙｊ、およびｙ
ｊ−１（ただし、ｊ＝１〜６）に対し、図３１に示す関
係に従って実行されるべき演算を指定するための制御信
号を生成する。
【００１７】ブースエンコーダ１〜４それぞれに対応し
て設けられるシフタ／インバータ回路９−１２の各々は
図３３に示すような構成を有し、与えられた制御信号５
〜８に従って乗数Ｙから部分積を生成する。
【００１８】図３３（Ａ）には、シフタ／インバータ回
路９を示す。残りのシフタ／インバータ回路１０−１２
も同じ構成を備える。シフタ／インバータ回路９は、対
応のブースエンコーダ１から与えられる制御信号５を受
ける。制御信号５は制御信号φ０、φＸ、φ２Ｘ、およ
びφＩＶを含む。バスとその上の信号を同一参照符号で
示す。
【００１９】制御信号φ０は“０演算”を指定する。制
御信号φＸは“Ｘ演算”を指定する。制御信号φ２Ｘは
“２Ｘ演算”を指定する。制御φＩＶは“−演算”を指
定する。ブースエンコーダは、エンコード結果に従って
制御信号φ０、φＸ、φ２Ｘ、およびφＩＶを選択的に
活性状態とする。
【００２０】シフタ／インバータ回路９は、制御信号φ
０が与えられたとき、乗数Ｘの全ビットを“０”に設定
する。シフタ／インバータ回路９は、制御信号φＸが与
えられると、乗数Ｘに対し演算は行なわない。制御信号
φ２Ｘが与えられると、シフタ／インバータ回路９は乗
数Ｘを１ビット上位方向にシフトさせて２・Ｘの演算を
実行する。制御信号φＩＶが活性状態となると、シフタ
／インバータ回路９は制御信号φＸまたはφ２Ｘに従っ
て生成された中間データの各ビット値を反転しかつ最下
位ビットに１を加える。これにより、シフタ／インバー
タ回路９からは制御信号φ０、φＸ、φ２Ｘ、およびφ
ＩＶに従って、０、±Ｘ、および±２・Ｘのいずれかの
演算が施された結果が部分積として出力される。
【００２１】図３３（Ｂ）はこのシフタ／インバータ回
路９の機能的構成を示す図である。図３３（Ｂ）におい
て、シフタ／インバータ回路は、被乗数Ｘの全ビット値
を０に設定する０発生器６１０と、被乗数Ｘを演算を行
なわずに通過させるＸ発生器６１２と、被乗数Ｘの各ビ
ットを１ビット上位方向にシフトさせて２・Ｘを生成す
る２Ｘ発生器６１４と、制御信号φＩＶに応答して、Ｘ
発生器６１２の出力の各ビット値を反転または正転して
出力する論理ゲート６１８と、制御信号φＩＶに応答し
て、２Ｘ発生器６１４の出力の各ビット値を反転または
正転して出力する論理ゲート６２０を含む。
【００２２】論理ゲート６１８は、Ｘ発生器６１２の出
力の各ビットに対して設けられるＥＸＯＲゲートを含
む。論理ゲート６２０は、２Ｘ発生器６１４の出力の各
ビットに対応して設けられるＥＸＯＲ回路を含む。ＥＸ
ＯＲ回路は、制御信号φＩＶが“Ｈ”の活性状態となっ
たとき、インバータ回路として機能し、制御信号φＩＶ
が“Ｌ”のとき、バッファ回路として機能する。
【００２３】シフタ／インバータ回路９はさらに制御信
号φＩＶに応答して、ビット値“１”を発生する１発生
器６１６と、制御信号φ０、φＸ、およびφ２Ｘにそれ
ぞれ応答して、０発生器６１０、論理ゲート６１８、お
よび論理ゲート６２０の出力を通過させる選択ゲート６
２２を含む。選択ゲート６２２は制御信号φ０に応答し
て０発生器６１０の出力を通過させる転送ゲート６２１
と、制御信号φＸに応答して論理ゲート６１８の出力を
通過させる転送ゲート６２３と、制御信号φ２Ｘに応答
して論理ゲート６２０の出力を通過させる転送ゲート６
２５を含む。
【００２４】１発生器６１６は、制御信号φＩＶが活性
状態となったときビット値“１”を生成する。すなわ
ち、“−”演算が行なわれたときにビット値“１”が生
成され、符号反転演算時における補正ビットを生成す
る。この補正ビットは、また、“−”演算すなわち符号
反転演算が行なわれたときに“１”となるため、この補
正ビットはまた被乗数Ｘとそこから生成される部分積と
の符号の異同を示す表示ビットとしても機能する。
【００２５】部分積生成回路５０２（図１参照）で生成
された４つの部分積１３−１６は、図３４に示す構成を
有するワレストリー加算回路１７で加算される。
【００２６】図３４を参照して、ワレストリー加算回路
１７は、２段の全加算回路１７ａおよび１７ｂを含む。
全加算回路１７ａおよび１７ｂは、それぞれ部分積の各
桁に対応して設けられる３入力２出力の全加算器を含む
が、図３４においては、部分積の第（ｉ−１）桁、第ｉ
桁、および第（ｉ＋１）桁に対応して設けられる全加算
器２１、２２、２３、２４、２５および２６を示す。全
加算器２１−２６の各々は、３入力を加算し、その加算
結果を示すキャリー出力ＣＯおよびサム出力Ｓを生成す
る。第１段の全加算回路１７ａは３つの部分積１３〜１
５を加算し、第２の全加算回路１７ｂは、第１段の全加
算回路１７ａの出力と部分積１６の加算を行なう。図３
４においては、部分積１３〜１５の各ビット値をａｊ、
ｂｊ、およびｃｊで示し、第４の部分積１６のビット値
をｄｊで示す。
【００２７】ワレストリー構成においては、第１段の全
加算器のキャリー出力は第２段の全加算回路の１ビット
上位の全加算器の第１の入力へ与えられ、サム出力は第
２段の全加算回路の同一桁の全加算器の入力へ与えられ
る。たとえば、第ｉ桁に設けられた全加算器２３は、３
ビットａｉ、ｂｉ、およびｃｉを加算し、そのキャリー
出力ＣＯを次段の全加算器２６の入力へ与え、そのサム
出力を全加算器２４の入力へ与える。
【００２８】第２段の全加算回路１７ｂに含まれる全加
算器２４は、第ｉ桁に設けられた全加算器２３のサム出
力Ｓと、部分積１６のビットｄｉと、第１段の全加算回
路１７ａの第（ｉ−１）桁の全加算器２１のキャリー出
力ＣＯとを受け、キャリー出力ＣＯｉ＋１およびサム出
力Ｓｉを生成する。この演算が部分積の各桁に対して行
なわれ、４ビットのデータａｉ、ｂｉ、ｃｉ、およびｄ
ｉが２ビットＣＯｉおよびＳｉに低減される。すなわ
ち、４つの部分積１３〜１６が２つの１６ビットデータ
（ＳとＣＯ）に減少する。
【００２９】上述のようにして生成された中間段階の２
つの１６ビットデータＳおよびＣＯは、図３５に示す構
成を備える最終加算器１９により加算され、積Ｘ・Ｙを
示す１６ビット（ｚ１５−ｚ０）のデータＺが生成され
る。
【００３０】図３５を参照して、最終加算器１９は、桁
上げが生じるか否かを予め判定する桁上げ先見部１９ａ
と、桁上げ先見部１９ａのキャリー出力と２つの１６ビ
ットデータＳおよびＣＯとを加算する加算部１９ｂを含
む。
【００３１】桁上げ先見部１９ａは、２つの１６ビット
データＳおよびＣＯの最下位４ビットＣＯ０〜ＣＯ３お
よびＳ０〜Ｓ３に対して設けられる第１の桁上げ先見回
路（ＣＬＡ）３７と、２つのデータＳおよびＣＯの中位
４ビットＣＯ４〜ＣＯ７およびＳ４〜Ｓ７に対して設け
られる第２の桁上げ先見回路３８と、２つのデータＳお
よびＣＯの最上位４ビットＣＯ８〜ＣＯ１１およびＳ８
〜Ｓ１１に対して設けられる第３の桁上げ先見回路３９
を含む。第１の桁上げ先見回路３７からキャリー生成信
号Ｇ０が生成される。第２および第３の桁上げ先見回路
３８および３９からはキャリー生成信号Ｇおよびキャリ
ー伝搬信号Ｐが生成される。
【００３２】桁上げ先見部１９ａはさらに、この第１お
よび第２の桁上げ先見回路３７および３８の出力を受
け、キャリーＣＣ１を生成する第４の桁上げ先見回路４
０と、第１、第２および第３の桁上げ先見回路３７、３
８および３９の出力を受け、キャリーＣＣ２を生成する
第５の桁上げ先見回路４１を含む。
【００３３】桁上げ先見回路の具体的構成および動作に
ついては、たとえば“ＰＲＩＮＣＩＰＬＥＳ ＯＦ Ｃ
ＭＯＳ ＶＬＳＩ ＤＥＳＩＧＮ”，Ｎ．Ｈ．Ｅ．Ｗｅ
ｓｔｅ他著，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ出版社，１
９８５年発行の第３２０頁−第３２１頁に示されている
が、以下に簡単にその動作原理について説明する。
【００３４】通常、ｉビット目のキャリーＣｉは、２つ
の入力ＳｉとＣＯｉおよび下位ビット（すなわち（ｉ−
１）桁）のキャリーＣｉ−１を用いて、次式（３）ない
し（５）で表わされる。
【００３５】
【数５】
【００３６】図３５に示す構成においては、１６ビット
のデータを４ビット単位で４つの組に分割する。各組に
おいてキャリーを求めるための制御信号を発生させる。
この発生された制御信号を用いて４ビット目、８ビット
目および第１２ビット目までのキャリーを先見的に見出
す。第１の桁上げ先見回路３７は、最下位４ビットに関
するキャリーを発生させる。この桁上げ先見回路３７が
生成するキャリーＣＣ０は、式（３）から次式（６）で
与えられる。
【００３７】 ＣＣ０＝ｇ３＋ｐ３・（ｇ２＋ｐ２（ｇ１＋ｐ１（ｇ０＋ｐ０・Ｃ−１））） ＝ｇ３＋ｐ３・ｇ２＋ｐ３・ｐ２・ｇ１＋ｐ３・ｐ２・ｐ１・ｇ０ ＋ｐ３・ｐ２・ｐ１・ｐ０・Ｃ−１ ＝Ｇ０＋Ｐ０・Ｃ−１ …（６） ここで、 Ｇ０＝ｇ３＋ｐ３・ｇ２＋ｐ３・ｐ２・ｇ１＋ｐ３・ｐ２・ｐ１・ｇ０ …（７） Ｐ０＝ｐ３・ｐ２・ｐ１・ｐ０ …（８） である。ただし、Ｃ−１は、最下位ビットに対するキャ
リー入力であり、ここでは０である。したがって、 ＣＣ０＝Ｇ０ …（９） となる。すなわち、第１の桁上げ先見回路３７は、式
（７）に従って４ビット目のキャリー出力ＣＣ０を求め
る。また、第２および第３の桁上げ先見回路３８および
３９は、同一の構成を有している。第２の桁上げ先見回
路３８は、入力Ｓ４〜Ｓ７およびＣＯ４〜ＣＯ７に対し
て、前述の式（４）、（５）、（７）および（８）に従
って、 Ｇ１＝ｇ７＋ｐ７・ｇ６＋ｐ７・ｐ６・Ｇ５＋ｐ７・ｐ６・ｐ５・Ｇ４ …（１０） Ｐ１＝ｐ７・ｐ６・ｐ５・ｐ４ …（１１） を生成する。同様に、第３の桁上げ先見回路３９は、入
力Ｓ８〜Ｓ１１およびＣＯ８〜ＣＯ１１に対して、 Ｇ２＝ｇ１１＋ｐ１１・ｇ１０＋ｐ１１・ｐ１０・Ｇ９ ＋ｐ１１・ｐ１０・ｐ９・Ｇ８ …（１２） Ｐ２＝ｐ１１・ｐ１０・ｐ９・ｐ８ …（１３） を発生する。
【００３８】第４の桁上げ先見回路４０は、第１および
第２の桁上げ先見回路３７および３８の出力ＣＣ０、Ｇ
１およびＰ１から次式（１４）に従って８ビット目のキ
ャリー出力ＣＣ１を生成する。
【００３９】 ＣＣ１＝Ｇ１＋Ｐ１・ＣＣ０ …（１４） 第５の桁上げ先見回路４１は、第１ないし第３の桁上げ
先見回路３７ないし３９の出力ＣＣ０、Ｇ１、Ｐ１、Ｇ
２およびＰ２から次式に従って１２ビット目のキャリー
出力ＣＣ２を発生する。
【００４０】 ＣＣ２＝Ｇ２＋Ｐ２・Ｇ１＋Ｐ２・Ｐ１・ＣＣ０ …（１５） この構成により、４ビットごとのキャリー出力ＣＣ０、
ＣＣ１およびＣＣ２を並列に求めることができる。
【００４１】加算部１９ｂは、２つの入力ＳおよびＣＯ
の４ビットの組それぞれに対して設けられる４つのリッ
プルアダー（ＲＡ）４２〜４５を含む。リップルアダー
４２は、Ｓ０〜Ｓ３およびＣ０〜Ｃ３を加算し、４ビッ
トデータｚ０〜ｚ３を生成する。リップルアダー４３
は、キャリーＣＣ０を受け、ビットＳ４〜Ｓ７およびＣ
Ｏ４〜ＣＯ７の加算を実行し、４ビットデータｚ４〜ｚ
７を生成する。リップルアダー４４は、キャリーＣＣ１
を受け、ビットＳ８〜Ｓ１１およびＣＯ８〜ＣＯ１１の
加算を実行し、４ビットデータｚ８〜ｚ１１を生成す
る。リップルアダー４５は、キャリーＣＣ２を受け、ビ
ットＳ１２〜Ｓ１５およびＣＯ１２〜ＣＯ１５の加算を
実行し、４ビットデータｚ１２〜ｚ１５を生成する。
【００４２】リップルアダー４２〜４５の各々は同一の
構成を備え、図３６に示すように、４つの全加算器６５
０−０〜６５０−３を含む。リップルアダーにおいて
は、下位ビット側の全加算器のキャリー出力Ｃｏｕｔが
上位側のキャリー入力Ｃへ与えられる。すなわち、リッ
プルアダーにおいては最下位ビットに設けられた全加算
器のキャリー出力Ｃｏｕｔが順次上位ビット側へキャリ
ー入力として伝達される。最上位ビット位置に設けられ
た全加算器６５０−３のキャリー出力は既に桁上げ先見
部１９ａにより求められている。キャリーの伝搬を全加
算器３段分とすることができ、キャリー伝搬に伴う遅延
を低減し、演算の高速化を図る。
【００４３】この図３５に示すようなリップルアダー４
２〜４５により、積Ｘ・Ｙの各データビットｚ１５〜ｚ
０がそれぞれ並列に出力される。
【００４４】
【発明が解決しようとする課題】ワレストリー加算回路
１７および最終加算器１９に含まれる全加算器の構成の
一例を図３７に示す。図３７を参照して、全加算器は、
入力Ａおよび入力Ｂを受けるＡＮＤ回路２７と、入力Ｂ
および入力Ｃを受けるＡＮＤ回路２８と、入力Ａと入力
Ｃとを受けるＡＮＤ回路２９と、ＡＮＤ回路２７ないし
２９の出力を受ける３入力ＯＲ回路３０と、入力Ａおよ
びＢを受けるＸＯＲ回路３１と、ＸＯＲ回路３１の出力
と入力Ｃとを受けるＸＯＲ回路３２を含む。ＯＲ回路３
０はキャリーＣｏｕｔを出力し、ＸＯＲ回路３２はサム
出力Ｓｏｕｔを生成する。この全加算器は次式に従って
キャリーおよびサムを生成する。
【００４５】
【数６】
【００４６】ＸＯＲ回路は、２入力ＶおよびＷに対し、
Ｖ・／Ｗ＋／Ｖ・Ｗの演算を行なう。すなわち、ＸＯＲ
回路は、等価的に論理積演算とそれに続く論理和演算と
を実行しており、その遅延時間はＡＮＤ回路およびＯＲ
回路より大きい。したがって図３７に示す構成の全加算
器の遅延時間は２段のＸＯＲ回路の遅延時間により決定
される。ワレストリー加算回路は各ビットが２段の全加
算器で構成される。したがってワレストリー加算回路に
おける遅延時間はＸＯＲ回路の４段の遅延時間となる。
【００４７】図３８は、ＡＮＤ回路の一般的構成例を示
す図である。図３８において、全加算器は、電源電位Ｖ
ｃｃ供給ノードと内部ノードＮＤとの間に並列に設けら
れ、それぞれのゲートに入力ＢおよびＡを受けるｐチャ
ネルＭＯＳトランジスタＴｒ１およびＴｒ２と、ノード
ＮＤと接地電位との間に直列に接続され、それぞれのゲ
ートに入力ＡおよびＢが与えられるｎチャネルＭＯＳト
ランジスタＴｒ３およびＴｒ４と、ノードＮＤ上の電位
を反転する相補接続されたｐチャネルＭＯＳトランジス
タＴｒ５およびＴｒ６から構成されるインバータ回路と
を含む。すなわち、ＡＮＤ回路は、６個のトランジスタ
を含む。３入力ＯＲ回路は出力充電用のトランジスタお
よび出力放電用のトランジスタで合計６個のトランジス
タを必要とする。ＸＯＲ回路は、２個のＡＮＤ回路と１
個のＯＲ回路を最低限必要とする。すなわち、全加算器
はＭＯＳトランジスタで構成した場合３０個以上のトラ
ンジスタを必要とする。
【００４８】ワレストリー加算回路において１ビットに
必要とされるトランジスタとしては、全加算器が２段で
あるため合計６０以上のトランジスタが必要とされる。
このため回路構成が大きくなるという問題があるととも
に、この回路における遅延が大きくなり、高速乗算に対
する障害となるという欠点があった。
【００４９】特に、乗算は計算機システムにおける重要
な演算要素であり、科学技術計算および画像処理などの
用途においては、乗算の速度がシステム全体の演算速度
を決定する。このため乗算装置に対しては高速性が要求
される。この高速性に対する要求はさらに強くなるが、
従来のワレストリー加算回路および最終加算回路の構成
においては全加算器における遅延が大きく十分な乗算速
度を実現することができないという欠点があった。
【００５０】また、ワレストリー加算回路の場合、３入
力２出力の全加算器が利用される。この場合、図３４に
示すように、部分積の各ビット値を伝達する信号線が全
加算器を超えて延びる。さらに、処理されるべき乗数お
よび被乗数のビット数が増加した場合、応じて部分積の
数も増加する。この場合、全加算回路の段数が増加する
が、その場合全加算器の出力を次段の全加算器に接続す
る際の配線における規則性が乏しい（３入力２出力全加
算器の場合、出力の延びる方向が一定していない）。こ
のため極めて複雑な配線の配置が必要とされるため、レ
イアウトの設計に時間を要し、設計時間が長くなるとい
う問題が生じる。
【００５１】図３５は、乗数Ｙと被乗数Ｘの乗算時に生
成される部分積および積結果を示す図である。部分積１
３ないし１６それぞれに対し、補正ビットｓａ０、ｓｂ
２、ｓｃ４、およびｓｄ６が発生する。この部分積１３
〜１６および補正ビット３３〜３６を加算することによ
り積Ｚが生成される。実際の加算において、補正ビット
はそれぞれ上位側の部分積の対応のビット位置に挿入さ
れて加算が実行され、最終的に補正ビットｓｄ６を別に
加算する方法がとられてもよい。また、この補正ビット
３３〜３６から生成されるデータ（ｓｄ６、０、ｓｃ
４、０、ｓｂ２、０、ｓａ０）を１つの部分積として加
算する手法がとられてもよい。
【００５２】図３９に示すように、部分積の上位ビット
には同一のビット値が繰返し配置される。２の補数表示
であるため、部分積の最上位ビットが負の数を示す１の
場合、それより上位ビットのビット値は１とする必要が
生じる。２の補数表示では負の数は各ビット値の反転値
をとる必要があるためである。たとえば部分積１３にお
いて第９ビット目のビット値ａ８が１の場合、この部分
積は負の数である。この部分積１３を１６ビット表示す
る場合には、第１０ビット以上をすべて１とする必要が
生じる。
【００５３】このため、２の補数表示で部分積を表現す
る場合には、上位ビットに向けて余分のビットを追加す
る必要がある。この追加のビットを処理するためにワレ
ストリー加算回路において同様に全加算器が必要とさ
れ、装置規模およびレイアウトの面積が大きくなるとい
う問題が生じる。
【００５４】それゆえ、この発明の目的は、高速で乗算
を行なうことのできる乗算装置を提供することである。
【００５５】この発明の他の目的は、素子数の少ない乗
算装置を提供することである。この発明のさらに他の目
的は、小占有面積の乗算装置を提供することである。
【００５６】
【課題を解決するための手段】この発明に係る乗算装置
の主要特徴は、生成される部分積の一部の正／負を反転
し、符号非反転の部分積と符号反転の部分積とから冗長
２進数を生成し、この冗長２進数を加算して中間和を生
成した後、中間和を示す冗長２進数を通常の２進数に変
換して積を算出する構成である。
【００５７】請求項１に係る乗算装置は、第１の多ビッ
ト２進数と第２の多ビット２進数とから複数の部分積を
生成する部分積生成手段を含む。この部分積生成手段
は、生成されるべき複数の部分積のうち一部の部分積の
正／負を示す符号を反転させかつ残りの生成されるべき
部分積の符号を非反転として複数の部分積を生成する。
【００５８】請求項１に記載の乗算装置は、さらに、１
つの符号反転された部分積と１つの符号非反転の部分積
とから１つの冗長２進数が生成されるように複数の部分
積から複数の多ビット冗長２進数を生成する冗長２進数
生成手段と、この複数の多ビット冗長２進数を冗長２進
加算して、最終的に１つの冗長２進数を生成する冗長加
算手段と、この最終的に生成された１つの冗長２進数を
通常の２進数に変換して第１の多ビット２進数と第２の
多ビット２進数との積を示す多ビット２進数を生成する
最終積生成手段とを備える。
【００５９】請求項２に係る乗算装置は、請求項１にお
ける部分積生成手段が、所定数のビットを単位として第
１の多ビット２進数をエンコードして生成されるべき部
分積を示す複数の制御信号を生成するエンコード手段
と、このエンコード手段からの制御信号と第２の多ビッ
ト２進数とから複数の部分積を生成する手段を含む。こ
のエンコード手段は、生成されるべき部分積のうち一部
の部分積の符号が反転されるように制御信号を生成す
る。
【００６０】請求項３に係る乗算装置は、請求項１の乗
算装置における部分積生成手段が、第１の多ビット２進
数をエンコードして生成されるべき部分積を示す複数の
制御信号を出力するエンコード手段と、複数の制御信号
と第２の多ビット２進数とに従って複数の部分積を生成
するシフト／インバータ手段を含む。このシフト／イン
バータ手段は、複数の制御信号のうちの一部に対し、こ
の制御信号が示す生成されるべき部分積の符号を反転し
て部分積を生成する手段を含む。
【００６１】請求項４に記載の乗算装置は、請求項１に
記載の部分積生成手段が、第１の多ビット２進数の各ビ
ットと第２の多ビット２進数との論理積をとって部分積
を生成する手段と、第１の多ビット２進数の最上位ビッ
トを除くビットの一部のビットに対する部分積の符号を
反転させる手段とを含む。
【００６２】請求項５に記載の乗算装置は、請求項１記
載の部分積生成手段が、第１の多ビット２進数の各ビッ
トと第２の多ビット２進数との論理積をとって部分積を
生成する手段と、この第１の多ビット２進数の最上位ビ
ットを含む一部のビットに対し部分積の符号を反転させ
る手段とを含む。
【００６３】請求項６に記載の乗算装置は、請求項１記
載の部分積生成手段が、隣接する２つの部分積を１つの
組とし、１つの組において一方の部分積の符号を反転さ
せる手段を含む。
【００６４】請求項７記載の乗算装置は、請求項１にお
いて生成される冗長２進数が、部分積の対の同一桁ビッ
トに関しビット対が（０，１）のとき−１、（０，０）
または（１，１）のとき０、および（１，０）のとき１
となる３値を有する。
【００６５】請求項８記載の乗算装置は、請求項７にお
ける乗算装置において生成される冗長２進数のビットが
（１，１）のとき（０，０）に変換し、残りのビット値
の組合せに対しては無変換で出力する手段を含む。
【００６６】請求項９記載の乗算装置は、請求項１の冗
長２進数生成手段が、部分積の対の各桁に対応して設け
られ、非反転部分積の対応のビットと反転部分積の対応
のビット値の反転との論理積をとる第１の論理積手段
と、非反転部分積の対応のビット値の反転値と反転部分
積の対応のビット値との論理積をとる第２の論理積手段
とを含み、この第１および第２の論理積手段の出力が冗
長２進数の１ビットを表現する。
【００６７】請求項１０記載の乗算装置は、請求項１に
おいて生成される冗長２進数が少なくとも１、０、−１
の３値を含んでおり、かつ部分積生成手段が複数の冗長
２進数のうちの少なくとも一部に対し最上位ビットから
下位ビットに向かって同一の値の冗長２進ビットが複数
個連続するときにはこの連続する複数冗長２進ビットの
うち最上位ビットを除く任意のビット値の符号を反転
し、かつ符号反転されたビットより上位のビット値をす
べて０とする手段を含む。
【００６８】請求項１１記載の乗算装置は、請求項１の
冗長２進数生成手段が、組となる部分積において、各ビ
ットの対が最上位から下位ビットへ向かって連続して同
一ビット値の組となるときにはこの連続する複数組のビ
ットのうち最上位ビットを除くいずれかの組のビット値
をともに反転させかつこの反転されたビット値の組より
上位のビット値をすべて同一の値とする手段を含む。
【００６９】請求項１２記載の乗算装置は、請求項１の
部分積生成手段が、各部分積に対し該部分積が第２の多
ビット２進数と符号が同一であるか否かを示す表示ビッ
トを部分積に対応して生成する手段を含んでおり、また
冗長２進数生成手段がこの表示ビットのすべてまたは一
部から冗長２進数を生成する手段を含む。
【００７０】請求項１３記載の乗算装置は、請求項１の
乗算装置において、複数の部分積の各々が第２の多ビッ
ト２進数と符号が同一であるか否かを示す表示ビットを
有しており、かつ部分積生成手段は、各表示ビットを第
１の多ビット２進数の上位のビットから生成される部分
積の対応のビット位置に付加する手段を含む。
【００７１】請求項１４記載の乗算装置は、請求項１の
乗算装置において、冗長２進数の各ビットが上位ビット
ａと下位ビットｂの組（ａ，ｂ）により表現されてお
り、冗長２進加算手段は、多ビット冗長２進数の必要桁
に対して設けられる複数のビット２進加算器を含む。こ
の第ｉビット（ａｉ，ｑｉ）と第２の第ｉビット（ｃ
ｉ，ｒｉ）とから（ｈｉ+ ，ｈｉ- ）を生成する冗長２
進加算器が、ビットａｉとビットｑｉの配排他的論理和
をとる第１の論理ゲートとビットｃｉとビットｒｉとの
排他的論理をとる第２の論理和ゲートとこの第１および
第２の論理和ゲートの出力の排他的論理和をとる第３の
論理和ゲートを含む第１の論理手段と、／｛（／ａｉ・
ｑｉ）＋（／ｃｉ・ｒｉ）｝の演算を行なう第２の論理
手段と、（ａｉ・／ｑｉ）＋（ｃｉ・／ｒｉ）の演算を
行なう第３の論理手段と、１ビット下位の冗長２進加算
器の第２の論理手段の出力と第１の論理手段の出力の排
他的論理和演算を行なう第４の論理ゲートと、第１の論
理手段の出力に従って１ビット下位の冗長２進加算器の
第２の論理手段の出力と第３の論理手段の出力の一方を
通過させるセレクタと、１ビット下位の冗長２進加算器
のセレクタの出力と排他的論理和手段の出力との否定論
理積をとる論理積手段と、１ビット下位の冗長２進加算
器のセレクタの出力と排他的論理和手段の出力との論理
和をとる論理和手段とを含む。否定論理積手段の出力と
論理和手段の出力が第ｉビットの冗長２進加算器の出力
（ｈｉ+ ，ｈｉ- ）を与える。
【００７２】請求項１５記載の乗算装置は、請求項１４
の乗算装置であって、第４の論理ゲートおよび第１の論
理手段の少なくとも一方が、モジュール２の加算を行な
うために、一方の入力を制御信号として他方の入力を選
択的に通過させるトランスミッションゲートを含む。
【００７３】請求項１６記載の乗算装置は、請求項１４
の第４の論理ゲートおよび第１の論理手段の少なくとも
一方が、一方の入力を制御信号とし他方の入力を選択的
に通過させる電界効果トランジスタと、この電界効果ト
ランジスタの出力の電位低下を補償する手段とを含む。
【００７４】請求項１７記載の乗算装置は、請求項１４
記載の第１ないし第３の論理手段、セレクタ手段および
第４の論理ゲートの少なくとも１つが互いに相補な信号
を出力する手段を含む。
【００７５】請求項１８記載の乗算装置は、請求項１記
載の冗長２進数生成手段が、この冗長２進数生成手段
は、部分積の対の対応のビットの対が多ビット冗長２進
数の対応のビットを表現するように各部分積の対から多
ビット冗長２進数を生成する手段と、生成された多ビッ
ト冗長２進数の各ビットに対し、上位ビットａ+ と下位
ビットａ- の対（ａ+ ，ａ- ）が（１，１）のとき
（０，０）に変換し、残りのビット値の組合せに対して
は無変換として３値冗長２進ビットを生成する変換手段
とを含む。
【００７６】請求項１８の乗算装置は、冗長２進加算手
段が、この変換手段から生成された第１および第２の多
ビット冗長２進数の対の必要なビットに対して設けられ
る複数の冗長２進加算器を含む。第ｉ桁の第１の冗長２
進ビット（ｅ+ ，ｅ- ）と第ｉ桁の第２の冗長２進ビッ
ト（ｆ+ ，ｆ- ）とから第３の冗長２進ビット（ｈ+，
ｈ- ）を生成する冗長２進加算器は、演算／（／ｅ+ ・
／ｅ- ）と演算／（／ｆ+ ・ｆ- ）との排他的論理和を
とる第１の論理手段と、（／ｅ- ・／ｆ- ）の演算を行
なう第２の論理手段と、／（／ｅ+ ・／ｆ+ ）の演算を
行なう第３の論理手段と、１ビット下位の冗長２進加算
器の第２の論理手段の出力と第１の論理手段の出力との
モジュール２の加算を行なう第４の論理手段と、第１の
論理手段の出力に応答して第３の論理手段の出力および
１ビット下位の冗長２進加算器の第２の論理手段の出力
の一方を通過させるセレクタと、１ビット下位の冗長２
進加算器のセレクタ手段の出力と第１の論理手段の出力
との否定論理積をとって第３の冗長２進ビットの上位ビ
ットｈ+ の反転値／ｈ+ を生成する手段と、第４の論理
手段の出力と１ビット下位の冗長２進加算器のセレクタ
手段の出力との論理和をとって第３の冗長２進ビットの
下位ビットｈ- の反転値／ｈ- を生成する手段とを含
む。
【００７７】請求項１９記載の乗算装置は、請求項１８
記載の第２の論理手段およびセレクタ手段が、互いに相
補な１対の出力信号を生成する手段を含む。
【００７８】請求項２０記載の乗算装置は、請求項１８
記載の第１ないし第４の論理手段は互いに相補な１対の
出力信号を生成する手段を含む。
【００７９】請求項２１記載の乗算装置は、請求項１９
の第１および第４の論理手段の少なくとも一方が、一方
の入力を制御信号として他方の相補対の入力の一方を通
過させることによりモジュール２の加算を行なうトラン
スミッションゲートを含む。
【００８０】請求項２２記載の乗算装置は、請求項１の
乗算装置において、請求項１記載の冗長２進数生成手段
が、部分積の対の対応のビットの対が多ビット冗長２進
数の対応のビットを表現するように各部分積の対から多
ビット冗長２進数を生成する生成手段と、生成された多
ビット冗長２進数の各ビットに対し上位ビットａ+ と下
位ビットａ- の対（ａ+ ，ａ- ）が（１，１）のとき
（０，０）に変換し、残りのビット値の組合せに対して
無変換として３値冗長２進ビットを生成する変換手段と
を含む。冗長２進加算手段は、この変換手段から生成さ
れた第１および第２の多ビット冗長２進数の対の必要な
ビットに対して設けられる複数の冗長２進加算器を含
む。
【００８１】請求項２２記載の冗長２進加算器は、／
（／ｅ+ ・／ｅ- ）の演算を行ない、（／ｅ+ ・／
ｅ- ）と／（／ｅ+ ・／ｅ- ）の演算を結果をそれぞれ
示す信号を生成する第１の論理ゲート手段と、演算／
（／ｆ+ ・／ｆ- ）を行ない、（／ｆ + ・／ｆ- ）と／
（／ｆ+ ・／ｆ- ）の演算結果を示す信号を発生する第
２の論理ゲート手段と、演算／（／ｅ+ ・／ｆ+ ）の否
定論理積演算を行ない出力する第３の論理ゲート手段
と、演算（／ｅ- ・／ｆ- ）を行なってこの演算結果お
よびこの演算結果の反転値を示す信号をそれぞれ発生す
る第４の論理ゲート手段と、第１の論理ゲート手段の出
力に応答して第２の論理手段の相補な出力の一方を通過
させる第１のトランスミッションゲート手段を含む。こ
の第１のトランスミッションゲート手段は互いに相補な
出力信号を生成する手段を含む。
【００８２】この冗長２進加算器はさらに第１のトラン
スミッションゲート手段の出力に応答して、１ビット下
位の冗長２進加算器の第４の論理ゲート手段の相補な出
力信号の一方を通過させる第２のトランスミッションゲ
ート手段を含む。この第２のトランスミッションゲート
手段は互いに相補な出力信号を生成する手段を含む。
【００８３】さらにこの冗長２進加算器は第１のトラン
スミッションゲート手段の出力に応答して１ビット下位
の冗長２進加算器の第４の論理ゲート手段からの否定論
理積を示す信号と第３の論理ゲート手段の出力の一方を
通過させる第３のトランスミッションゲート手段を含
む。この第３のトランスミッションゲート手段は正転お
よび反転の１対の相補信号を生成する手段を含む。
【００８４】この冗長２進加算器はさらに、第２のトラ
ンスミッションゲート手段の補の出力信号と１ビット下
位の冗長２進加算器の第３のトランスミッションゲート
手段の真の出力信号との否定論理積をとって第３の冗長
ビットの上位ビットｈ+ の反転値／ｈ+ を生成する論理
ゲートと、第２のトランスミッションゲート手段の真の
出力信号と１ビット下位の冗長２進加算器の第３のトラ
ンスミッションゲート手段の補の出力信号との否定論理
積をとって第３の冗長２進ビットの下位ビットｈ- の反
転値／ｈ- を生成する論理ゲートとを含む。
【００８５】請求項２３記載の乗算装置は、請求項１の
冗長２進数生成手段が、部分積の対から多ビット冗長２
進数を生成するにあたって、上位ビットａ+ と下位ビッ
トａ - の対（ａ+ ，ａ- ）が（１，１）のとき（０，
０）に変換して３値冗長２進ビットを生成する変換手段
を含む。
【００８６】請求項２３記載の乗算装置は、第１の冗長
２進ビット（ｅ+ ，ｅ- ）と第２の冗長２進ビット（ｆ
+ ，ｆ- ）から第３の冗長２進ビット（ｈ+ ，ｈ- ）を
生成する冗長２進加算器が、（／ｅ+ ・／ｅ- ）の演算
を行なう第１のＮＡＮＤ回路手段と、演算（／ｆ+ ・／
ｆ- ）の演算を行なう第２のＮＡＮＤ回路手段と、演算
（／ｅ+ ・／ｆ+ ）の演算を行なう第３のＮＡＮＤ回路
手段と、第１のＮＡＮＤ回路手段の出力に応答して、第
２のＮＡＮＤ回路手段の出力およびその反転値を第１お
よび第２の信号線上へ伝達する１対の第１の電界効果ト
ランジスタと、この第１のＮＡＮＤ回路手段の反転値に
応答して第２のＮＡＮＤ回路手段の出力およびその反転
値を第２および第１の信号線上へそれぞれ伝達する１対
の第２の電界効果トランジスタと、この第１および第２
の信号線上の電位を差動的に増幅する第１の増幅手段
と、演算／（／ｅ+ ・／ｆ- ）を行なう第４のＮＡＮＤ
回路手段と、１ビット下位の冗長２進回路の第４のＮＡ
ＮＤ回路手段の出力およびその反転値の組を第１および
第２の信号線上の電位に応答して第３および第４の信号
線上または第４および第３の信号線上へそれぞれ伝達す
る第４の電界効果トランジスタ対と、この第３および第
４の信号線上の電位を差動的に増幅する第２の増幅手段
と、第１および第２の信号線上の電位に応答して第３の
ＮＡＮＤ回路手段の出力およびその反転値の組と１ビッ
ト下位の冗長２進加算器の第４のＮＡＮＤ回路手段の出
力およびその反転値の一方の組を第５および第６の信号
線上へ伝達する第４の電界効果トランジスタ対と、この
第５および第６の信号線上の電位を差動的に増幅する第
３の増幅手段と、１ビット下位の冗長２進加算器の第５
の信号線からの信号と第３の信号線上の信号との否定論
理積をとって第３の冗長２進ビットの上位ビットの反転
値／ｈ+ を生成する第５のＮＡＮＤ回路手段と、１ビッ
ト下位の冗長２進加算器の第５の信号線からの信号と第
４の信号線上の信号との否定論理積をとって第３の冗長
２進ビットの反転値／ｈ- を生成する第６のＮＡＮＤ回
路手段を含む。
【００８７】請求項２４の乗算装置は、請求項１の冗長
２進数生成手段が、３値（０，０）、（１，０）および
（０，１）の３値冗長２進数を生成する手段を含んでお
り、この冗長２進加算手段は、多ビット冗長２進数の必
要ビットに対して設けられる複数の冗長２進回路を含
む。この冗長２進回路は、冗長２進ビット（ｅ+ ，
ｅ-）および（ｆ+ ，ｆ- ）から冗長２進ビット
（ｈ+ ，ｈ- ）を生成する。
【００８８】この冗長２進回路は／（／ｅ+ ，／ｅ- ）
の演算を行ない、その演算結果および反転値を生成する
第１のＮＡＮＤ回路手段と、演算／（／ｆ+ ，／ｆ- ）
を行ない、その演算結果値およびその反転値を生成する
第２のＮＡＮＤ回路手段と、演算／（／ｅ+ ，／ｆ+ ）
を行ない、その演算結果値およびその反転値を生成する
第３のＮＡＮＤ回路手段と、演算／（／ｅ- ，／ｆ- ）
を生成し、その演算結果値および反転値を生成する第４
のＮＡＮＤ回路手段を含む。
【００８９】この冗長２進加算回路は、第１のＮＡＮＤ
回路手段の出力に応答して、第２のＮＡＮＤ回路手段の
正転値および反転値または反転値および正転値をそれぞ
れ第１および第２の信号線上へ伝達する第１の相補型ト
ランスミッションゲート対と、第１および第２の信号線
上の電位に応答して、１ビット下位の冗長２進加算器の
第４のＮＡＮＤ回路手段の出力の正転値および反転値ま
たは反転値および正転値を第３および第４の信号線上へ
伝達する第２の相補トランスミッションゲート対と、第
１および第２の信号線上の信号に応答して、１ビット下
位の第４のＮＡＮＤ回路手段の出力の正転値および反転
値または第３のＮＡＮＤ回路手段の出力の正転値および
反転値を第５および第６の信号線上へ伝達する第３の相
補トランスミッションゲート対と、１ビット下位の冗長
２進加算回路の第５の信号線上の信号と第３の信号線上
の信号との否定論理積をとりビットｈ+ の反転値／ｈ+
を生成するＮＡＮＤゲートと、１ビット下位の冗長２進
加算回路の第６の信号線上の信号と第４の信号線上の信
号との否定論理積をとるビットｈ- の反転値／ｈ-を生
成する第２のＮＡＮＤゲートを含む。
【００９０】請求項２５の乗算装置は、請求項１８の冗
長２進回路におけるモジュール２の演算を行なう回路
が、一方の入力を制御信号として他方の入力信号を通過
させるパスゲートを含む。
【００９１】請求項２６に係る乗算装置は、請求項１の
冗長２進数生成手段が、部分積の対の各ビットの組にお
いて、（１，１）の組を（０，０）に変換して（０，
０）、（１，０）、および（０，１）の３値の冗長２進
ビットを生成する変換手段を含む。この請求項２６の乗
算装置は、最終積生成手段が、最終的に生成された１つ
の冗長２進数の各桁についてキャリーを生成するキャリ
ー生成部と、このキャリー生成部からのキャリーと最終
的に生成された１つの冗長２進数とから積結果を示す信
号を生成する算出手段を含む。キャリー生成部は最終的
に生成された１つの冗長２進数の各ビットの上位ビット
の反転値と下位ビットの反転値との一方を下位からのキ
ャリーにより選択するセレクタを含む。
【００９２】請求項２７の乗算装置は、請求項２６のキ
ャリー生成手段が、最終冗長２進数の所定数の下位ビッ
トに対して設けられる第１のキャリー生成器と、残りの
上位ビットをグループに分割して各グループに設けられ
る複数の第２のキャリー生成器を含む。第１のキャリー
生成器は、所定数の下位ビットの各ビットに設けられ、
下位ビットから与えられるキャリーに応答して対応の冗
長２進ビットの上位ビットおよび下位ビットの反転値と
の一方を選択してキャリービットを生成する第１のセレ
クタを含む。この第１のセレクタの最下位のセレクタの
キャリー入力へは第１の固定値が与えられる。第２のキ
ャリー生成器の各々は、対応のグループの各冗長２進ビ
ットに対して設けられており、下位から与えられるキャ
リーに従ってその対応の冗長２進ビットの上位ビットお
よび下位ビットの反転値の一方を選択する複数の第２の
セレクタと、各冗長２進ビットに対して設けられ、該ビ
ットのキャリーに従って対応の冗長２進ビットの上位ビ
ットおよび下位ビットの反転値との一方を選択して出力
する複数の第３のセレクタを含む。この第２および第３
のセレクタの最下位ビットに対して設けられるセレクタ
のキャリー入力へは第１および第２の固定値がそれぞれ
与えられる。この第１のキャリー生成器はさらに、下位
のグループの最上位ビットのセレクタからのキャリー出
力に応答して第２および第３のセレクタの出力の一方を
選択してキャリー出力を発生する複数の第４のセレクタ
を含む。
【００９３】請求項２８の乗算装置は、この第１のキャ
リー生成器が担当するビットの数について最終的に生成
された乗算２進数のビットの上位側のグループのビット
数が下位ビットに対して設けられるグループのビット数
以上とされる。
【００９４】請求項２９の乗算装置は、請求項２６記載
の第１ないし第４のセレクタの各々が、キャリー出力お
よびその反転値を生成する手段を含む。
【００９５】請求項３０の乗算装置は、請求項２６のセ
レクタの各々が、下位ビットからのキャリー出力に応答
して対応の冗長２進ビットの上位ビットを生成してキャ
リーを生成する相補トランスミッションゲートと、下位
ビットからのキャリー出力の反転値に応答して対応の冗
長２進ビットの下位ビットの反転値を選択してキャリー
を生成する第２の相補トランスミッションゲートと、こ
のキャリーの出力を反転するインバータとを含む。
【００９６】請求項３１の乗算装置は、請求項２６のセ
レクタの各々が、下位ビットからのキャリー出力に応答
して対応の冗長２進ビットの上位ビットおよびその反転
値をそれぞれキャリーおよび反転キャリーとして出力す
る第１の相補トランスミッションゲート対と、下位ビッ
トからのキャリーの反転値に応答して対応の冗長２進ビ
ットおよびその反転値をキャリーの反転値およびキャリ
ーとして出力する第２の相補トランスミッションゲート
対を含む。
【００９７】請求項３２の乗算装置は、請求項２６のセ
レクタの各々が、下位ビットからのキャリーに応答して
対応の冗長２進ビットおよびその反転値を反転キャリー
およびキャリーとして出力する電界効果トランジスタ対
と、１ビット下位からのキャリー出力の反転値に応答し
て対応の冗長２進ビットの上位ビットおよびその反転値
をキャリーおよび反転キャリーとして出力する第２の電
界効果トランジスタ対と、このキャリーおよび反転キャ
リーを差動的に増幅する増幅手段を含む。
【００９８】請求項３３の乗算装置は、請求項２６の算
出手段が、最終的に生成された多ビット冗長２進数の各
ビットに対して設けられるサム算出器を含む。各サム算
出器は対応の冗長２進ビットの上位ビットｈ+ と下位ビ
ットｈ- との否定論理和と１ビット下位からのキャリー
出力との排他的論理和をとる手段を含む。
【００９９】請求項３４の乗算装置は、請求項２６の算
出手段が、最終的に生成された多ビット冗長２進数の各
ビットに対して設けられるサム回路を含む。このサム回
路は、対応の冗長２進ビット（ｈ+ ，ｈ- ）に対し、演
算／（ｈ+ ・ｈ- ）を行なう第１の論理手段と、この第
１の論理手段の出力を反転する第２の論理手段と、１ビ
ット下位からのキャリー出力に応答して第１の論理手段
の出力をサム出力として選択する第１のトランスミッシ
ョンゲートと、１ビット下位から与えられるキャリーの
反転値に応答して第２の論理手段の出力をサム結果とし
て選択する第２のトランスミッションゲートとを含む。
【０１００】
【作用】請求項１に係る乗算装置においては、部分積は
冗長２進数に変換されて中間和が生成される。中間和生
成時において実行される演算の数が低減し、演算の高速
化が得られる。
【０１０１】請求項２の乗算装置においては、第１の２
進数に従って指定されるべき演算を示すエンコード手段
の出力が部分積の符号を決定する。これにより従来装置
に大きな変更を行なうことなく容易に冗長２進数を生成
することが可能となる。
【０１０２】請求項３の乗算装置においては、エンコー
ド手段からの制御信号に従って、生成されるべき部分積
の符号を変換するように部分積生成手段が構成される。
したがって、従来の部分積生成手段の構成を単に論理を
反転することにより部分積生成手段を作成することが可
能となり、容易に冗長２進数を生成することができる。
【０１０３】請求項４の乗算装置においては、論理積と
否定論理積とをとる手段とにより部分積生成手段が形成
される。これにより２の補数表示された２進数をたとえ
ばブースのアルゴリズムに行なわずに実行する場合であ
っても容易に冗長２進数を生成することができる。
【０１０４】請求項５に係る乗算装置は、部分積生成手
段が、第１の多ビット２進数の最上位ビットを含む一部
のビットに対し生成された論理積の符号を反転する手段
を含む。これにより絶対値表示された２進数に対しても
容易に冗長２進数を生成することが可能となる。
【０１０５】請求項６の乗算装置においては、隣接する
部分積の一方の部分積の符号を反転させている。これに
より同一値が連続するビットの数を多くすることがで
き、部分積生成手段に含まれる回路素子数を大幅に低減
することが可能となる。
【０１０６】請求項７に係る乗算装置においては、冗長
２進数の各ビットが−１、０および１の３値を有してい
る。これにより冗長２進回路を効率的に行なうことが可
能となる。
【０１０７】請求項８の乗算装置においては、冗長２進
ビット（１，１）が（０，０）に変換される。これによ
り冗長２進加算において効率的に加算を行なうことがで
きるとともにその加算回数を低減することが可能とな
る。
【０１０８】請求項９の乗算装置においては、対応の部
分積対の各ビットから容易に３値冗長２進数を生成する
ことができる。
【０１０９】請求項１０の乗算装置においては、２の補
数表示された２進数の演算において上位ビットに対し０
とすることができ、この部分に対する素子を設ける必要
がなくなるため、部分積生成部の占有面積を大幅に低減
することができる。
【０１１０】請求項１１の乗算装置においては、上位ビ
ット側において所定のビットを同一の値とするため、冗
長２進数の加算が大幅に簡略される。
【０１１１】請求項１２の乗算装置においては、符号反
転により生成された表示ビットを効率的に加算すること
が可能となる。
【０１１２】請求項１３の乗算装置においては、表示ビ
ットの適当な箇所に挿入するため、効率的に冗長２進加
算を行なうことができる。
【０１１３】請求項１４の乗算装置においては、冗長２
進ビットに対し効率的に３値冗長２進数の加算を行なう
ことができる。
【０１１４】請求項１５の乗算装置においては、モジュ
ール２の加算が１つのトランスミッションゲートで実現
されるため、この演算を大幅に高速化することができ
る。
【０１１５】請求項１６の乗算装置においては、モジュ
ール２の加算が電界効果トランジスタで実現されるた
め、この演算を高速かつ少ない素子数で実現することが
できるとともに、その出力の電位損失はその出力部に設
けられた補償手段により確実に補償され、正確な演算が
行なわれる。
【０１１６】請求項１７の乗算装置においては、互いに
相補な信号が生成されるため、トランスミッションゲー
トを用いて演算を実現する構成が可能となり、回路構成
の簡略化および演算の高速化が実現される。
【０１１７】請求項１８の乗算装置においては、３値冗
長２進ビットの加算がセレクタを用いてモジュール２の
加算が実現されているため高速でかつ少ない素子数で実
行される。
【０１１８】請求項１９の乗算装置においては、相補な
１対の出力信号が生成されるため、この冗長２進加算の
演算の高速化および回路構成の簡略化が実現される。
【０１１９】請求項２０の乗算装置においては、第１な
いし第４の論理手段がすべて互いに相補な出力信号対を
生成するため、各論理手段の出力に対する演算する部分
を選択ゲートで実現することが可能となり、演算の高速
化および回路構成の簡略化が得られる。
【０１２０】請求項２１の乗算装置においては、モジュ
ール２の加算がトランスミッションゲートにより実現さ
れるため、この演算が少ない素子で高速に実行される。
【０１２１】請求項２２の乗算装置においては、モジュ
ール２の加算はトランスミッションゲートによりすべて
実現されるため、モジュール２の加算を高速かつ簡易な
回路構成で実現することができる。
【０１２２】請求項２３の乗算装置においては、ＮＡＮ
Ｄ回路と電界効果トランジスタとで冗長２進加算を実行
しているため、構成素子数が大幅に低減されるととも
に、演算を高速で実行することができる。電界効果トラ
ンジスタを用いることによるそのしきい値電圧による信
号電位の低下は差動増幅手段により確実に補償され、正
確な演算が保証される。
【０１２３】請求項２４の乗算装置においては、冗長２
進回路は相補トランスミッションゲートを用いて論理ゲ
ート手段の出力を制御信号として他方論理ゲート手段の
出力を選択している。したがって、モジュール２の加算
（排他的論理和演算）を高速かつ簡易な回路構成で実現
することができる。
【０１２４】請求項２５の乗算装置においては、排他的
論理和演算がパスゲートにより表現されるため、少ない
素子数で排他的論理和回路を実現することができる。
【０１２５】請求項２６の乗算装置は、キャリーが、下
位ビットからのキャリーを選択信号として用いてキャリ
ーを生成するセレクタを含んでおり、キャリー生成を簡
易な回路構成で実現することができるとともに、キャリ
ー生成に寄与するキャリー伝搬遅延を大幅に低減するこ
とができる。
【０１２６】請求項２７の乗算装置は、キャリー生成器
がグループに分割されているため、キャリー伝搬遅延を
大幅に低減することができる。
【０１２７】請求項２８の乗算装置においては、キャリ
ー生成器の数は下位ビット側に設けられるものよりも上
位ビット側の方が多い。これにより高速で下位のキャリ
ーを生成することができ、高速で生成されるべきキャリ
ーほど高速で生成することができ、最終加算を高速で実
行することができる。
【０１２８】請求項２９の乗算装置においては、キャリ
ーの反転値をも生成しているため、キャリー生成時にお
けるセレクタの制御が容易となる。
【０１２９】請求項３０の乗算装置においては、セレク
タがこのキャリーおよびその反転値を用いて対応の冗長
２進ビットの一方を選択しているため簡易な回路構成で
高速でキャリーを生成するキャリー生成器を実現するこ
とができる。
【０１３０】請求項３１の乗算装置においては、キャリ
ー生成用のセレクタが相補トランスミッションゲートで
構成されており、高速でキャリーを信号損失することな
く生成することができる。
【０１３１】請求項３２の乗算装置においては、キャリ
ー生成用のセレクタが電界効果トランジスタと出力を差
動的に増幅する手段とで構成されており、少ない素子数
で確実にかつ高速でキャリーを生成することができる。
【０１３２】請求項３３の乗算装置においては、積算出
手段は、／（ｈ+ ＋ｈ- ）とＣｉ−１との排他的論理和
演算により積結果を示すビットを生成しているため、簡
易な回路構成で加算を行なうことが可能となるとともに
高速で加算を実行することができる。
【０１３３】請求項３４の乗算装置においては、サム回
路はキャリーを制御信号としてオン／オフするトランス
ミッションゲートを用いて排他的論理和演算を実現して
いるため、少ない素子数で回路が構成されるとともに、
高速で加算を行なうことができる。
【０１３４】
【実施例】この発明に従う乗算装置の具体的構成につい
て説明する前に、本発明の乗算装置が従う動作原理につ
いて説明する。
【０１３５】今、ｎビット２進数Ａ＝ａｎ−１、…ａ０
とｎビット２進数Ｂ＝ｂｎ−１、…ｂ０の差を考える。
通常、差をとる演算は、２進数Ｂの補数を求め、その補
数を加算することにより行なわれる。最上位桁からの桁
上げの有無によりその減算の正および負が判別される。
本発明においては、図２（Ａ）に示すように、２つの２
進数ＡおよびＢの差Ａ−Ｂを２進数ＡおよびＢの対応す
るビット値の対（ａｉｂｉ）で表わす。（ａｉ ｂｉ）
＝ａｉ−ｂｉと定義すると、図２（Ｂ）に示すように、
（ａｉ ｂｉ）＝（０，１）のとき−１となり、（ａｉ
ｂｉ）＝（０，０）または（１，１）のとき０とな
り、（ａｉ ｂｉ）＝（１，０）のとき１となる。すな
わち、差Ａ−Ｂを図２（Ａ）に示すようにビット値の対
で表わした場合には、この差は、各ビットが−１、０お
よび１の３値を持つ冗長２進数であるとみなすことがで
きる。すなわち、２つの２進数ＡおよびＢの差Ａ−Ｂに
おいて、各対応のビットの対を形成し、各対におけるビ
ットの差を自身のビットの値と考えると、差Ａ−Ｂは１
つの冗長２進数とみなすことができる。本発明はこの冗
長２進数の概念を効果的に利用する。
【０１３６】今、２つの８ビット乗数Ｙと８ビット被乗
数Ｘの乗算過程において生成された４つの部分積ＰＳ
０、ＰＳ１、ＰＳ２、およびＰＳ３を考える。最終的な
目標は、和ＰＳ０＋ＰＳ１＋ＰＳ２＋ＰＳ３を求めるこ
とである。
【０１３７】今、部分積ＰＳ１とＰＳ３の符号を反転
し、符号の反転された部分積と符号が非反転の部分積の
組（ＰＳ０，−ＰＳ１）および（ＰＳ２，−ＰＳ３）を
考える。積Ｘ・Ｙは、 Ｘ・Ｙ＝｛ＰＳ０−（−ＰＳ１）｝＋｛ＰＳ２−（−ＰＳ３）｝ で与えられる。今、符号反転部分積−ＰＳ１および−Ｐ
Ｓ３をそれぞれＢＳ１およびＢＳ３とすると、積Ｘ・Ｙ
は、次式で表わされる。
【０１３８】（ＰＳ０−ＢＳ１）＋（ＰＳ２−ＢＳ３） 上述の冗長２進数の考えを適用すれば、 Ｗ＝ＰＳ０−ＢＳ１ Ｖ＝ＰＳ２−ＢＳ３ という２つの冗長２進数ＷおよびＶの和を求めれば積Ｘ
・Ｙが得られる。
【０１３９】冗長２進数の性質を考えると、
【０１４０】
【数７】
【０１４１】が得られる。ここで両方向矢印は右辺と左
辺が等しいことを示す。これは、 （１…１１１１）−（１…１１１１）＝（０…０００
０）−（０…００００） の関係から得られる。また、
【０１４２】
【数８】
【０１４３】の関係が得られる。これはキャリーを無視
すれば、（０…００００）＝（１…１１１１）＋（０…
０００１）の関係から求められる。また、別の観点から
すれば、２の補数表示では、 （１…１１１１）＝−（０…０００１） となる関係により得られる。
【０１４４】さらに、同様の考えから、
【０１４５】
【数９】
【０１４６】の関係が得られる。この考えを利用すれ
ば、２の補数表示で表現された部分積において上位ビッ
トの値を０とすることができる。すなわち、図３９に示
す部分積において同一値が繰返し連続する上位ビットの
幾つかを“０”に変換することができる。数値“０”は
乗算に対し何の影響も及ぼさない。したがってこの部分
に対する加算回路を設ける必要がなくなる。
【０１４７】次いで、冗長２進ビット（１１）を冗長２
進ビット（００）に変換する。この結果、冗長２進ビッ
ト（ａｉ ｂｉ）として、（００）、（１０）、および
（０１）の３値冗長２進ビットが生成される。上述のよ
うにして生成された３値冗長２進ビット（ｅｉ+ ｅ
ｉ- ）および（ｆｉ+ ｆｉ- ）の加算が次式（２１）な
いし（２６）に従って加算され、中間和を示す冗長２進
数が生成される。
【０１４８】
【数１０】
【０１４９】式（２１）ないし（２６）に見られるよう
に、冗長２進ビットｈｉ+ （上位ビットと称す）および
ｈｉ- （下位ビットと称す）を生成する際に、下位の冗
長２進加算回路から伝達される信号は信号ｌｉと信号β
ｉだけである。これらのビット値βｉおよびｌｉは、加
算されるべき冗長２進ビット（ｅｉ+ ｅｉ- ）および
（ｆｉ+ ｆｉ- ）が与えられると並列に決定される。し
たがって、キャリー伝搬による遅延を大幅に短縮するこ
とができ、高速で中間和を生成することができる。ここ
で、記号“／”はその次のビット値の反転を示す。（
）の前に付される記号“／”はこの（ ）内の演算全
体の反転操作を示す。
【０１５０】この式（２１）〜（２６）が与える加算の
アルゴリズムは真理値表により確認することができる。
ここで、冗長２進ビット（１１）は（００）に変換され
ていることおよびキャリーは“−１”を含むことに注意
されたい。
【０１５１】パラメータγｉは、冗長２進ビット（ｅｉ
+ ｅｉ- ）および（ｆｉ+ ｆｉ- ）をそれぞれｅｉおよ
びｆｉで表わすと、パラメータγｉおよびβｉは以下の
条件のときに１の値をとる。
【０１５２】γｉは、ｅｉ＝０かつｆｉ＝１または−
１；ｅｉ＝１または−１かつｆｉ＝０。
【０１５３】パラメータβｉは、γｉの値に従って変化
する。γｉが１の場合には、ｅｉ−１およびｆｉ−１が
ともに０または１のときにβｉ＝１となる。
【０１５４】γｉが０の場合には、ｅｉおよびｆｉの少
なくとも一方が１の場合にはβｉ＝１となる。
【０１５５】パラメータαｉが１となるのはγｉ＝１お
よびｌｉ−１＝０またはγｉ＝０かつｌｉ−１＝１の場
合である。第１の条件は、冗長２進ビットｅｉおよびｆ
ｉの一方が±１、かつ一方が０でありかつｅｉ−１およ
びｆｉ−１の少なくとも一方が−１の場合である。第２
の条件は、ｅｉ＝ｆｉ＝０、またはｅｉ＝±１かつｆｉ
＝±１でありかつｅｉ−１およびｆｉ−１が０または１
の値をとるときである。
【０１５６】隣接ビット間へ伝達される信号（βｉｌ
ｉ）は一種のキャリーの冗長２進数表現とみなすことが
できる。２進ビット（ｈｉ+ ｈｉ- ）が求められると最
終加算を行なう。
【０１５７】Ｈ+ ＝｛ｈｉ+ ｝、Ｈ- ＝｛ｈｉ- ｝とお
くと、最終の積Ｚ＝Ｘ・Ｙは、 Ｚ＝Ｈ+ −Ｈ- で与えられる。キャリーＣｉは、
【０１５８】
【数１１】
【０１５９】で与えられる。冗長２進ビットでは（１
１）が（００）に変換されているため、上位ビットｈｉ
+ と下位ビットｈｉ- が同時に１にならないことを利用
している。この式（２７）は、次式（２８）に変換する
ことができる。
【０１６０】
【数１２】
【０１６１】この式（２７）および（２８）はともに真
理値表を用いて確認することができる。キャリーＣｉが
生成されると、最終加算結果を示すビットｚｉが次式
（２９）に従って求められる。
【０１６２】
【数１３】
【０１６３】式（２９）も真理値表を用いて容易に確認
することができる。これにより冗長２進数が通常の２進
数表示に変換されて２進数ＸおよびＹの乗算結果Ｚが得
られる。
【０１６４】本発明の乗算装置は上述のようなアルゴリ
ズムに従って冗長２進数の加算による中間和の生成およ
びこの中間和で生成された冗長２進数の通常の２進数へ
の変換により乗算を実行する。次いで具体的構成例につ
いて詳細に説明する。
【０１６５】［実施例１］図１はこの発明の一実施例で
ある乗算装置の構成を示す図である。図１においては、
８ビットデータ（ｙ７〜ｙ０）で構成される乗数Ｙと８
ビットデータ（ｘ７〜ｘ０）で構成される被乗数Ｘとの
乗算を行なう構成が示される。被乗数Ｘおよび乗数Ｙの
ビット数は任意である。ここでビットｙ７およびｘ７は
それぞれ最上位ビットを示す。
【０１６６】図１を参照して、乗算装置は、乗数Ｙのデ
ータビット（ｙ７〜ｙ０）の値に従って、実行されるべ
き演算（生成されるべき部分積）を指定する制御信号
５、７、５３および５４を生成する符号化回路７００
と、符号化回路７００からの制御信号５、７、５３およ
び５４と被乗数Ｘのデータビット（ｘ７〜ｘ０）とに従
って部分積を生成する部分積生成回路７０２とを含む。
【０１６７】符号化回路７００において、乗数Ｙのデー
タビットｙ１、ｙ０に対応して設けられるブースエンコ
ーダ１およびデータビットｙ５〜ｙ３に対して設けられ
るブースエンコーダ３は、従来と同様の構成を備え、図
３１に示す関係に従って制御信号５および７をそれぞれ
生成する。
【０１６８】乗数Ｙのデータビットｙ３〜ｙ１およびｙ
７〜ｙ５に対して設けられるブースエンコーダ５１およ
び５２は、従来と異なり、実行されるべき演算の符号を
反転させる制御信号５３および５４を生成する。すなわ
ち、符号反転ブースエンコーダ５１および５２は、与え
られたデータビット値の組が特に限定されないが２次の
ブースアルゴリズムに従えばＸおよび２Ｘを指定する場
合には演算−Ｘおよび−２Ｘを示す制御信号を生成す
る。他の次数のブースアルゴリズムでも同様である。す
なわち、この符号反転ブースエンコーダ５１および５２
は、図３（Ａ）に示す関係に従って制御信号を生成す
る。図３（Ａ）において部分積の欄において括弧で示す
演算は従来のブースエンコーダが指定する演算（生成さ
れるべき部分積）である。
【０１６９】図３（Ｂ）にこの符号反転ブースエンコー
ダの構成を示す。図３（Ｂ）において、符号反転ブース
エンコーダ７１０は、３ビットのデータｙｊ−１、ｙ
ｊ、およびｙｊ＋１を受け、従来と同様のエンコードを
行ない該エンコード結果を示す信号を生成する従来のブ
ースエンコーダ７１２と、従来のブースエンコーダ７１
２の生成する制御信号φ０と符号反転操作を示す制御信
号φＩＶａを受ける２入力ＮＯＲ回路７１３を含む。制
御信号φ０、φＸおよびφ２Ｘは図３３に示す従来のブ
ースエンコーダが生成する制御信号と同じである。ＮＯ
Ｒ回路７１３は、その両入力すなわち制御信号φ０およ
びφＩＶａがともに“Ｌ”の不活性状態となったとき、
すなわち演算Ｘまたは２Ｘが指定された場合にのみ活性
状態の制御信号φＩＶを発生する。これにより、従来の
ブースエンコーダが指定する部分積の符号を反転するこ
とができる。
【０１７０】部分積生成回路７０２はこの符号化回路７
００からの制御信号５、５３、７、および５４に応答し
て部分積を生成するシフタ／インバータ回路９〜１２を
含む。シフタ／インバータ回路９〜１２から部分積１
３、５５、１５および５６が生成される。部分積５５お
よび５６は２次のブースアルゴリズムに従って生成され
るべき部分積と符号が反転している。この部分積生成回
路７０２は、また冗長２進数の固有の特徴を効果的に利
用してその構成要素数が低減されている。
【０１７１】今、図４に示すように、部分積生成回路７
０２が生成する部分積ＰＳ０、ＢＳ１、ＰＳ２およびＢ
Ｓ３を想定する。この部分積ＰＳ０と部分積ＢＳ１から
冗長２進数Ｗが生成され、部分積ＰＳ２と部分積ＢＳ３
とから冗長２進数Ｖが生成される。２の補数表示された
部分積においては最上位ビットに向けて或るビット数だ
け同一のビット値が連続して配置される。この連続して
配置されるビット値は前述の式（７）〜（９）に従って
変換することができる。すなわち、連続するビット値の
組において任意のビット値を反転し、その反転されたビ
ット値より上位のビット値をすべて０に変換することが
できる。
【０１７２】図４においては、第１０ビットのビット値
ａ８およびｑ１０はともに反転され、それより上位のビ
ット値がすべて０に変換される。冗長２進数Ｖにおいて
は、第１４ビット目のビット値ｃ１２およびｒ１４がと
もにそのビット値が反転され、最上位ビットがともに０
に変換される。領域９１のビット値はすべて０である。
したがってこの領域９１に対しては、加算を考慮する必
要がなくこの部分に対する加算回路を設ける必要がな
い。これにより素子数が低減される。図１に示す部分積
生成回路７０２は、したがってこの図４に示す部分積の
配置を実現するように構成されている。この図４に示す
構成は、冗長２進数ＷおよびＶにおいて反転されるべき
ビット値に対してはインバータ回路を設けておき、それ
より上位のビット値は配線および加算回路を設けず無視
する構成により容易に実現される。
【０１７３】図１を再び参照して、この部分積生成回路
７０２で生成された部分積１３、５５、１５および５６
は変換回路５７へ与えられる。変換回路５７は、部分積
１３および５５を１つの冗長２進数とし、部分積１５お
よび５６を１つの冗長２進数として受ける。変換回路５
７は、この冗長２進数の各ビットに対応して設けられる
変換器を含む。この変換器は冗長２進ビット（１１）を
冗長２進ビット（００）に変換する機能を備える。この
変換回路５７に含まれる第ｉビットの冗長２進ビットに
対して設けられる変換器の構成およびその実行する論理
演算を図５に示す。
【０１７４】図５（Ａ）を参照して、変換器は第１の冗
長２進数Ｗのｉビットａｉおよびｑｉに対して設けられ
る変換器７１０と、第２の冗長２進数Ｖの第ｉビットｃ
ｉおよびｒｉに対して設けられる変換器７１２を含む。
変換器７１０および７１２は同一の構成を備える。変換
器７１０は、ビットａｉを受けるインバータ回路６３ａ
と、ビットｑｉを受けるインバータ回路６２ａと、イン
バータ回路６３ａの出力とビットｑｉを受けるＮＡＮＤ
回路６７ａと、ビットａｉとインバータ回路６２ａの出
力を受けるＮＡＮＤ回路６６ａを含む。ＮＡＮＤ回路６
７ａから変換後の冗長２進ビットの上位ビットの反転値
／ｅｉ+ が生成され、ＮＡＮＤ回路６６ａから変換後の
冗長２進ビットの下位ビットの反転値／ｅｉ- が生成さ
れる。
【０１７５】変換器７１２は、同様にインバータ回路６
２ｂ、６３ｂと、ＮＡＮＤ回路６６ｂおよび６７ｂを含
む。ＮＡＮＤ回路６６ｂから、変換後の冗長２進ビット
の下位ビットｆｉ- が生成される。ＮＡＮＤ回路６７ｂ
から変換後の冗長２進ビットの上位ビットの反転値／ｆ
ｉ+ が生成される。ここでこの変換回路から冗長２進ビ
ットの反転値が生成されているのは、後段の回路構成を
簡略化するためである。
【０１７６】図５（Ａ）に示す変換回路は図５（Ｂ）に
従った論理を満足する。２入力ＮＡＮＤ回路は、その両
入力がともに“１”になったときにのみ“０”の信号を
生成する。ここで論理“１”および“０”を信号電位
“Ｈ”および“Ｌ”に対応させる。したがって、冗長２
進ビット（１１）が冗長２進ビット（００）に変換さ
れ、他のビット値の組合せの冗長２進ビットは変換され
ずに出力される。この構成により３値冗長２進数が生成
され、後の加算段の構成が容易となる。
【０１７７】再び図１を参照して、変換回路５７からの
変換後の冗長２進数５８は中間和生成回路５９により加
算される。この中間和生成回路５９は変換回路からの冗
長２進数ｅおよびｆ（信号５８で示す）を冗長２進加算
し、中間和を生成する。この中間和生成回路５７の構成
を図６に示す。
【０１７８】図６において、中間和生成回路５９は２つ
の冗長２進数の各ビットに対応して設けられる冗長２進
回路を含む。図６においては、変換後の冗長２進数の第
（ｉ−１）桁、第ｉ桁、および第（ｉ＋１）桁に対して
設けられる冗長２進回路７０、７１および７２を示す。
この冗長２進回路７１〜７２は前述の式（２１）〜（２
６）に従った冗長２進加算演算を実行し、それぞれ中間
結果を示す冗長２進数を生成する。図６に示す構成およ
び式（２１）〜（２６）から明らかなように、冗長２進
ビットｅｊ+ 、ｅｊ- 、ｆｊ+ およびｆｊ- はすべて並
列にこの中間和生成回路へ与えられる。したがって、式
（２４）ないし（２６）に示されるように、信号ｌｊお
よびβｊは並列に生成される。すなわち隣接ビットの冗
長２進加算回路からの出力に従って冗長２進加算を実行
することができる。
【０１７９】キャリーが最下位ビットから最上位ビット
まで伝搬する構成とは異なる。これによりキャリー伝搬
遅延を大幅に縮小して冗長２進加算を高速で実行するこ
とができる。また従来のワレストリー加算回路の構成と
異なり、１段の冗長２進加算回路で４ビットのデータを
２ビットのデータに圧縮することができ、すなわち２つ
の冗長２進数の冗長２進加算により１つの冗長２進数が
生成されるため、大幅にそのレイアウトを単純化するこ
とが可能となる。また冗長２進加算回路（７０〜７２）
は、４入力２出力の構成を備えており、その配線が錯綜
することはなく、部分積の数が増加し、冗長２進数の数
が増加しても、その配線には規則性が生じるため、容易
に配線のレイアウトを設計することができる。
【０１８０】図７に第ｉビット目の冗長２進ビットに対
する冗長２進加算回路の構成の一例を示す。図７を参照
して、冗長２進加算回路は、第１の冗長２進ビットの上
位ビットの反転値／ｅｉ+ および下位ビットの反転値／
ｅｉ- を受ける２入力ＮＡＮＤ回路７３と、第２の冗長
２進ビットの上位ビットの反転値／ｆｉ+ および下位ビ
ットの反転値／ｆｉ- を受ける２入力ＮＡＮＤ回路７３
と、ビット／ｅｉ+ とビット／ｆｉ+ を受ける２入力Ｎ
ＡＮＤ回路７５と、ビット／ｅｉ- および／ｆｉ- を受
ける２入力ＮＡＮＤ回路７７と、ＮＡＮＤ回路７３およ
び７４の出力８２および８３を受ける２入力ＸＯＲ回路
７８を含む。ＮＡＮＤ回路７７から次段（第（ｉ＋１）
桁）へ伝達される信号ｌｉが生成される。
【０１８１】冗長２進加算回路はさらに、下位ビット
（第（ｉ−１）桁）から伝搬される信号ｌｉ−１とＸＯ
Ｒ回路７８の出力とを受ける２入力ＸＯＲ回路７９と、
信号ｌｉ−１とＮＡＮＤ回路７５の出力の一方をＸＯＲ
回路７８の出力８６に従って選択するセレクタ８０を含
む。セレクタ８０の出力は次段の冗長２進加算回路へ伝
達される信号βｉとなる。
【０１８２】冗長２進加算回路はさらに、下位の第（ｉ
−１）桁から伝搬される信号βｉ−１とＸＯＲ回路７９
の出力を受ける２入力ＮＡＮＤ回路７６と、信号βｉ−
１とＸＯＲ回路７９の出力とを受けるＯＲ回路８１を含
む。ＮＡＮＤ回路７６から、冗長２進ビットの上位ビッ
トの反転値／ｈｉ+ が生成される。ＯＲ回路８１から、
冗長２進ビットの下位ビットの反転値／ｈｉ- が生成さ
れる。次に動作について説明する。
【０１８３】ＮＡＮＤ回路７３から信号線８２上には／
（／ｅｉ+ ・／ｅｉ- ）＝ｅｉ+ ＋ｅｉ- を示す信号が
生成される。ＮＡＮＤ回路７４からは同様（ｆｉ+ ＋ｆ
ｉ-）を示す信号が出力される。ＮＡＮＤ回路７５から
は（ｅｉ+ ＋ｆｉ- ）を示す信号が出力される。信号線
８５には、／ｅｉ- ・／ｆｉ- ＝／（ｅｉ- ＋ｆｉ-）
を示す信号が伝達される。信号線８５上の信号ｌｉ＝／
（ｅｉ- ＋ｆｉ- ）は１つ上位ビットの冗長２進加算器
へ伝達される。
【０１８４】ＸＯＲ回路７８は、与えられた信号に対し
モジュール２の加算を実行する。すなわち、ＸＯＲ回路
７８は、（ｅｉ+ ＋ｅｉ- ）と（ｆｉ+ ＋ｆｉ- ）のモ
ジュール２の加算、すなわち式（２５）により与えられ
る信号γｉを生成する。ＸＯＲ回路７９は、信号ｌｉ−
１と信号γｉとの排他的論理和（モジュール２の加算）
を行なうため、信号線８８には、式（２３）に示す信号
αｉが生成される。
【０１８５】セレクタ８０は、信号線８６上の信号γｉ
が“１”のときには信号ｌｉ−１を選択し、信号γｉが
“０”の場合にはＮＡＮＤ回路７５の出力を選択する。
すなわちセレクタ８０は、（ｅｉ+ ＋ｆｉ+ ）・／γｉ
＋（ｌｉ−１）・γｉの演算、すなわち式（２４）に示
す演算を実行しており、信号線８９上には信号βｉが生
成される。
【０１８６】ＮＡＮＤ回路７６は、信号線８８上の信号
αｉと信号線９０上の信号βｉ−１の否定論理積をと
る。すなわち、ＮＡＮＤ回路７６からは／（αｉ・（β
ｉ−１））が生成される。ＯＲ回路８１は、信号線８８
上の信号αｉと信号線９０上の信号βｉ−１の論理和を
とる。すなわちＯＲ回路８１からはαｉ＋（βｉ−１）
が出力される。このＮＡＮＤ回路７６およびＯＲ回路８
１の出力を式で表わすと以下のようになる。
【０１８７】 ／（αｉ・（βｉ−１））＝／ｈｉ+ …（２７） αｉ＋（βｉ−１）＝／（／αｉ・／（βｉ−１））＝／ｈｉ- …（２８） すなわち、冗長２進ビットの上位ビットｈｉ+ および下
位ビットｈｉ- の反転値が出力される。
【０１８８】図７に示す冗長２進加算回路における遅延
は、主に入力段のＮＡＮＤ回路およびＡＮＤ回路と、中
間段の２段のＸＯＲ回路と、出力段のＮＡＮＤ回路およ
びＯＲ回路で生じる。通常、ＮＡＮＤ回路、ＡＮＤ回路
およびＯＲ回路はＸＯＲ回路よりも高速に動作する。本
発明の乗算装置における中間和生成回路においては、こ
の冗長２進加算回路が１列（１段）設けられているだけ
である。従来のワレストリー加算回路は全加算器が２列
（２段）設けられ、ＸＯＲ回路４段に対応する遅延時間
を生じさせる。したがって、この本発明に従う中間和生
成回路は高速で中間和を生成して４入力２出力に低減す
ることができる。中間和生成回路５９で生成された冗長
２進数６０（（ｈｉ+ ｈｉ- ））を含む多ビット冗長２
進数は最終加算回路６１（図１参照）により通常の２進
数に変換される。この変換は、前述の式（２７）〜（２
９）に従って実行される。
【０１８９】最終加算回路は、多ビット冗長２進数の上
位ビットｈｊ+ と下位ビットｈｊ-（ｊ＝０〜１５）を
それぞれ別々の１６ビットデータＨ+ およびＨ- として
演算Ｈ+ −Ｈ- を実行する。すなわち、２進数Ｈ- の正
負の反転（符号の反転）すなわち、ビットｈｊ- をすべ
て／ｈｊ- とした後、最下位ビットに１を加算し次いで
２進数Ｈ+ との加算を行なう。
【０１９０】しかしながら、ビットｈｊ+ およびｈｊ-
は冗長２進数の性質のために同時に１とはならない
（（１１）は既に（００）に変換されている）。したが
って、前述の式（２７）によりキャリーを生成すること
ができ、従来のキャリー生成のための回路構成よりも大
幅に簡略化された回路構成を用いることができる。この
場合式（２７）は式（２８）に変形することができる。
式（２８）に示すように、キャリーＣｉ−１の値に従っ
て上位ビットｈｉ+ と下位ビットの反転値／ｈｉ-の一
方が選択される。すなわちキャリーを選択制御信号とし
てビットｈｉ+ および／ｈｉ- の一方を選択するセレク
タ回路を利用することによりキャリー生成回路を実現す
ることが可能となる。
【０１９１】図８および図９は、図１に示す最終加算回
路６１に含まれるキャリー生成部の構成の一例を示す図
である。図８および図９において、最終的に生成された
１６ビット冗長２進数は４ビットずつのグループに分割
される。キャリー生成部はこの４ビットに分割された各
グループに設けられるキャリー生成回路７６０、７６
２、７６４および７６６を含む。キャリー生成回路７６
０は、第０ビットないし第３ビットの冗長２進ビットｈ
０〜ｈ３に対応して設けられるセレクタ２２〜９５を含
む。ここでビットｈｉは冗長２進ビット（ｈｊ+ ｈ
ｊ- ）を示す。セレクタ９２〜９５の各々は下位ビット
から与えられるキャリーを選択制御信号として対応の冗
長２進ビットの上位ビットまたは下位ビットの反転値を
通過させる。最下位に設けられたセレクタ９２へは選択
制御信号として固定値“１”が与えられる。セレクタ９
２〜９５からキャリーＣ０〜Ｃ３がそれぞれ信号線１５
１〜１５４上に伝達される。
【０１９２】キャリー生成回路７６２は、冗長２進ビッ
トｈ４〜ｈ７に対応して設けられる第１列のセレクタ９
６〜９９と、第２列のセレクタ１００〜１０３を含む。
セレクタ９６〜９９はそれぞれ下位ビットからのキャリ
ー信号に従って対応の冗長２進ビットの上位ビットまた
は下位ビットの反転値のいずれかをキャリーとして出力
する。この第１列のセレクタ９６〜９９の最下位ビット
のセレクタ９６に対しては固定値“０”が選択制御信号
として伝達される。第２列目のセレクタも第１列目のセ
レクタ９６〜９９と同様、対応の冗長２進ビットｈｊ+
および／ｈｊ-の一方を下位ビット側から与えられるキ
ャリーに従って選択的に通過させる。この第２列目のセ
レクタにおける最下位ビットのセレクタ１００もキャリ
ー入力へは固定値“１”が与えられる。キャリー生成回
路７６２はさらに、キャリー生成回路７６０の最上位ビ
ットから与えられたキャリーＣ３を選択制御信号とし
て、第１列および第２列の対応のセレクタから生成され
るキャリーの一方を通過させるセレクタ１０４〜１０７
を含む。セレクタ１０４〜１０７から信号線１５５〜１
５８上にキャリーＣ４〜Ｃ７が伝達される。
【０１９３】キャリー生成回路７６４もキャリー生成回
路７６２と同様の構成を備え、２進冗長ビットｈ８〜ｈ
１１にそれぞれ対応して設けられる第１列目のセレクタ
１０８〜１１１および第２列目のセレクタ１１２〜１１
５を含む。このキャリー生成回路７６４はさらに、キャ
リー生成回路７６２からの最上位のセレクタから出力さ
れるキャリーＣ７を選択制御信号として、第１列目およ
び第２列目の対応のセレクタから生成される出力信号の
一方を選択するセレクタ１１６〜１１９を含む。セレク
タ１１６〜１１９からキャリーＣ８〜Ｃ１１が生成され
る。
【０１９４】キャリー生成回路７６６は３ビットの冗長
２進ビットｈ１２〜ｈ１４それぞれに対応して設けられ
るセレクタ１２０〜１２２および１２３〜１２５と、キ
ャリー生成回路７６４の最上位のキャリーＣ１１を選択
制御信号として、対応のセレクタの出力信号の一方を通
過させるセレクタ１２６〜１２８を含む。セレクタ１２
６〜１２８から信号線１６３〜１６５上にキャリーＣ１
２〜Ｃ１４が伝達される。必要なキャリーは１５ビット
であるため、最上位のキャリー生成回路７６６は３ビッ
トの冗長２進ビットｈ１２〜ｈ１４に対して設けられ
る。この構成は桁上げ先見構成である。セレクタ９２〜
１２８はいずれも同一の構成を備える。
【０１９５】セレクタ９２〜１２８の構成の一例を図１
０に示す。図１０において、セレクタ７７０は、信号Ｃ
に応答して、２入力ＡおよびＢの一方を通過させること
により出力信号Ｄを生成する。すなわち、セレクタ回路
７７０は信号Ｃが“１”の場合には入力Ｂを通過させ、
信号Ｃが“０”の場合には入力Ａを通過させる。次に図
８および図９に示すキャリー生成回路の動作について説
明する。
【０１９６】キャリー生成回路の最下位ビットに対応し
て設けられるセレクタ９２に対するキャリー入力は、２
進数Ｈ- の正負反転（符号反転）の際に現われる最下位
ビットに対する“１”加算のために必ず“１”となる。
すなわち、セレクタ９２に対するキャリー入力は“１”
となる。
【０１９７】さらに、式（２８）に従って、入力ｈ
ｊ+ 、／ｈｊ- （ｊ＝０〜３）に対し、セレクタ９２〜
９５によりこの２進数Ｈ+ およびＨ- の４桁目までの各
桁のキャリーＣ０〜Ｃ３が生成される。
【０１９８】次に第４ないし第７ビットに対しては、こ
の第０ないし第３ビットのキャリー出力Ｃ３の０および
１に応じて予め第１列目のセレクタ９６〜９９および第
２列目のセレクタ１００〜１０３によりキャリーを生成
する。最終的にこのキャリー生成回路７６０からの最上
位ビットのキャリーＣ３の値が確定した状態において、
第３列目のセレクタ１０４〜１０７によりこの第１列目
および第２列目のセレクタ回路から生成されるキャリー
の一方を選択する。すなわち第１列目のセレクタ９６〜
９９はキャリーＣ３が“０”の場合のキャリーを生成
し、第２列目のセレクタ１００〜１０３は、キャリーＣ
３が“１”のキャリーを生成する。この第１列目および
第２列目のセレクタはそれぞれ同時にキャリーを生成す
る。
【０１９９】上位ビットのキャリー生成回路７６４およ
び７６６においても同様にキャリーＣ８〜Ｃ１４が生成
される。
【０２００】この図８および図９に示す回路構成による
キャリーの生成方法は、セレクタ回路のみを用いて実現
することができる。従来の桁上げ先見回路のような複雑
で回路要素を多数必要とする論理回路も不要である。素
子数が少なく回路構成も容易であるため、小占有面積で
容易にキャリー生成部を設計することができる。
【０２０１】また、このキャリー生成回路における遅延
時間は最大セレクタ回路７段（セレクタ９２〜９５、１
０７、１１９および１２８の合計７段）であり、論理演
算を行なう必要がなく、複雑な論理回路を用いる桁上げ
先見回路の構成よりも大幅に遅延時間を短縮することが
できる。
【０２０２】図８および図９に示す回路構成により生成
されたキャリーＣ０〜Ｃ１４と２進数Ｈ+ および−Ｈ-
との加算を実行する。この加算回路の構成を図１１に示
す。図１１においては、第ｉビットに対する加算回路の
構成が示される。図１１において、加算回路は、ビット
ｈｉ+ とビットｈｉ- を受ける２入力ＮＯＲ回路１６８
と、ＮＯＲ回路１６６の出力とキャリーＣｉ−１との排
他的論理和（モジュール２の加算）を行なうＸＯＲ回路
１６７を含む。この図１１に示す加算回路は式（２９）
に従った加算を実行している。すなわち、ＮＯＲ回路１
６６により、信号線１６８上に／（ｈｉ+ ＋ｈｉ- ）が
生成される。次いで信号線１６８上の信号とキャリーＣ
ｉ−１との排他的論理和がとられる。
【０２０３】従来のリップルアダー構成の最終加算器の
構成の場合、サム出力を得る場合には最低２段のＸＯＲ
回路が必要である。図１１に示す構成においては、この
加算回路の遅延はＸＯＲ回路２段のそれよりも大幅に低
減される。ＸＯＲ回路の与える遅延時間はＮＯＲ回路が
与える遅延時間よりも大幅に長いためである。これによ
り、冗長２進数が通常の２進数に各ビットで並列に変換
され、２進数ＸおよびＹの積Ｘ・Ｙを示す１６ビットの
２進数Ｚが算出される。
【０２０４】部分積生成回路７０２においては、符号反
転時に補正ビットが生じる（図４参照）。この補正ビッ
トｓａ０、ｓｑ２、ｓｃ４およびｓｒ６の加算について
は以下の方法で実行することができる。すなわち、図１
２（Ａ）に示すように、乗数Ｙの上位ビットから生成さ
れた部分積の対応のビット位置にこれらを付加する。図
１２（Ａ）および図４においては補正ビットｓａ０およ
びｓｑ２がそれぞれ部分積ＰＳ２およびＢＳ３の対応の
ビット位置に挿入された状態が示される。次いで図１２
（Ｂ）に示すように、残りの補正ビットｓｃ４およびｓ
ｒ６をそれぞれ冗長２進数（ｓｃ４０）および（０ｓｒ
６）として対応の冗長２進ビット（ｈ４ + ｈ４- ）およ
び（ｈ６+ ｈ６- ）と加算する。これにより補正ビット
を確実に加算することができる。
【０２０５】またこれに代えて図１２（Ｃ）に示すよう
に、補正ビットｓａ０、ｓｑ２、ｓｃ４およびｓｒ６か
ら（０ｓｒ６）（００）（ｓｃ４０）（００）（ｓｑ
２）（００）（ｓａ００）という７ビットの冗長２進数
を生成し、これを部分積の１つとし、冗長２進加算回路
において、生成された冗長２進数Ｈ（ｈ１５…ｈ０）と
加算し、その後最終加算を行なうように構成してもよ
い。いずれの構成が利用されてもよい。
【０２０６】［実施例２］図１３はこの発明の第２の実
施例である乗算装置の全体の構成を示す図である。図１
３において、乗算装置は８ビット乗数Ｙをエンコードし
て制御信号５、６７および８を生成する符号化回路５０
０と、符号化回路５００からの制御信号５〜７と８ビッ
ト被乗数Ｘとに従って部分積１３、５５、１４および５
６を生成する部分積生成回路７９０を含む。
【０２０７】符号化回路５００は、図３０に示す従来の
構成と同様、２次のブースアルゴリズムに従って乗数Ｙ
の各ビットのグループをエンコードし、制御信号５〜８
を生成するブースエンコーダ１〜４を含む。ブースエン
コーダ１〜４は、図３１に示す関係に従って、生成され
るべき部分積（または実行されるべき演算）を指定する
制御信号を生成する。
【０２０８】部分積生成回路７９０は、符号化回路５０
０から与えられた制御信号５〜７と被乗数Ｘとに従っ
て、部分積１３、５５、１４および５６を各々生成する
シフタ／インバータ回路９、１７０、１１および１７１
を含む。
【０２０９】シフタ／インバータ回路９および１１は、
従来と同様の構成を備え、ブースエンコーダ１および３
からの制御信号５および７に従って、被乗数Ｘから部分
積１３および１４を各々生成する。
【０２１０】符号反転シフタ／インバータ回路１７０お
よび１７１は、ブースエンコーダ２および４からの制御
信号６および８が指定する部分積の符号を反転した部分
積を生成する。図１４に、符号反転シフタ／インバータ
回路１７０および１７１の具体的構成の一例を示す。
【０２１１】図１４を参照して、符号反転シフタ／イン
バータ回路８００（シフタ／インバータ回路１７０およ
び１７１を代表的に示す）は、図３３（Ｂ）に示す従来
のシフタ／インバータ回路９と同様、０発生器６１０、
Ｘ発生器６１２、２Ｘ発生器６１４および１発生器６１
６を含む。
【０２１２】符号反転シフタ／インバータ回路８００
は、さらに、制御信号φＩＶおよびφ０を受ける２入力
ＮＯＲ回路８０２と、ＮＯＲ回路８０２の出力に応答し
て、Ｘ発生器６１２および２Ｘ発生器６１４の出力を反
転または非反転して通過させるゲート回路６１８および
６２０と、制御信号φ０、φＸおよびφ２Ｘに従って、
０発生器６１０、ゲート回路６１８および６２０の出力
を選択的に通過させる選択回路６２２を含む。図１４に
おいては、ゲート回路６１８、６２０および選択ゲート
６２２は、０発生器６１０、Ｘ発生器６１２および２Ｘ
発生器６１４の１ビットに対する演算を行なう構成を代
表的に示す。
【０２１３】選択回路６２２は、制御信号φ０に応答し
て０発生器６１０の出力を通過させる転送ゲート６２１
と、制御信号φＸに応答して、ゲート回路６１８の出力
を通過させる転送ゲート６２３と、制御信号φ２Ｘに応
答してゲート回路６２０の出力を通過させる転送ゲート
６２５を含む。１発生器６１６は、ＮＯＲ回路８０２の
出力が活性状態の“Ｈ（“１”）”のときに補正ビット
（“１”）を発生する。
【０２１４】次に動作について簡単に説明する。制御信
号φ０およびφＩＶがともに非活性状態の“０”
（“Ｌ”）の場合、従来のブースエンコーダでは、部分
積Ｘまたは２・Ｘが指定される。この場合、ＮＯＲ回路
８０２の出力は“Ｈ”となり、ゲート回路６１８および
６２０は、インバータ回路として機能する。これにより
Ｘ発生器６１２および２Ｘ発生器６１４の出力の各ビッ
トは反転される。１発生器６１６の出力は、“１”とな
る。これにより、従来のブースエンコーダの出力が部分
積Ｘまたは２Ｘを指定している場合には、制御信号φＸ
またはφ２Ｘが生成されるため、この符号反転シフタ／
インバータ回路８００からは、部分積−Ｘまたは−２Ｘ
が出力される。
【０２１５】制御信号φＩＶが“１”の場合、ＮＯＲ回
路８０２の出力は“Ｌ”となる。この場合、ゲート回路
６１８および６２０は、Ｘ発生器６１２および２Ｘ発生
器６１４の出力を反転することなく通過させる。制御信
号φＸまたはφ２Ｘに従ってゲート回路６１８または６
２０の出力が選択されて出力される。したがって、部分
積−Ｘまたは−２Ｘがブースアルゴリズムの結果指定さ
れた場合には、その符号を反転した部分積Ｘまたは２・
Ｘが生成される。
【０２１６】制御信号φ０が“１”となった場合は、０
発生器６１０の出力が選択される。この場合、１発生器
６１６は補正ビットは発生せず“０”のビット値を出力
するだけである。この図１４に示す構成を利用すること
により符号反転シフタ／インバータ回路を実現すること
ができる。
【０２１７】再び図１３を参照して、符号反転シフタ／
インバータ回路１７０および１７１を設けることによ
り、符号反転された部分積が生成される。符号非反転の
部分積と符号反転された部分積とを組として１つの冗長
２進数を生成することにより、実施例１の場合と同様の
演算を実行することができる。この場合、上位ビット位
置においては、図４に示す構成と同様の変換が実行され
る。
【０２１８】図１３において、乗算装置はさらに、部分
積１３、５５、１４および５６から３値冗長２進数５８
を生成する変換回路５７と、３値冗長２進数から中間和
を生成する中間和生成回路５９と、この中間和生成回路
５９からの中間和６０を加算して積Ｘ・Ｙを示す１６ビ
ットデータＺを生成する最終加算回路６１を含む。変換
回路５７、中間和生成回路５９および最終加算回路６１
は図１に示す構成と同じである。
【０２１９】この図１３に示す乗算装置の構成において
も、実施例１の場合と同様の部分積を得ることができ、
冗長２進数を用いて積を算出することができ、実施例１
の場合と同様の効果を得ることができる。
【０２２０】［実施例３］図１５は、この発明の第３の
実施例である乗算装置の構成を示す図である。図１５に
示す乗算装置はブースのアルゴリズムを利用せずに乗算
を実行する。すなわち、図１５の乗算装置は演算Σｙｊ
・Ｘ（ただし、ｊ＝０〜７）により積Ｘ・Ｙを求める。
乗数Ｙおよび被乗数Ｘはともに８ビットの２の補数表示
された２進数である。
【０２２１】図１５を参照して、乗算装置は、８ビット
乗数Ｙと８ビット被乗数Ｘとから部分積を生成する部分
積生成回路８１０を含む。部分積生成回路８１０は、乗
数Ｙのビットｙ０、ｙ２、ｙ４、ｙ６およびｙ７に対し
て設けられるＡＮＤ回路１７２、１７４、１７６、１７
８および１７９と、乗数Ｙのビットｙ１、ｙ３およびｙ
５に対して設けられるＮＡＮＤ回路１７３、１７５およ
び１７７を含む。ＡＮＤ回路１７２、１７４、１７６、
１７８および１７９は、それぞれ対応の乗数ビットｙｊ
と被乗数Ｘの各ビットｘ７〜ｘ０との論理積（ＡＮＤ）
をとることにより部分積１８０、１８２、１８４、１８
６および１８７を生成する。
【０２２２】ＮＡＮＤ回路１７３、１７５および１７７
はそれぞれ対応の乗数ビットｙｊと被乗数Ｘの各ビット
ｘ７〜ｘ０との否定論理積（ＮＡＮＤ）をとるとともに
最下位ビットに“１”を加算して部分積１８１、１８３
および１８５を生成する。ＮＡＮＤ回路１７３、１７５
および１７７が否定論理積をとりかつ最下位ビットに
“１”を加算することにより、部分積の正および負の符
号を反転したものが生成される。
【０２２３】ここで、乗数Ｙおよび被乗数Ｘはともに２
の補数で表現された８ビットデータである。乗数Ｙの最
上位ビットｙ７は“１”のとき負の値を示す。通常、２
の補数表示された２進数の乗算を行なう場合、この乗数
Ｙの符号ビットｙ７が“１”であり、乗数Ｙが負の値の
場合には、乗数ビットｙ７により生成される部分積は被
乗数Ｘの２の補数となる。本発明においては、部分積の
符号を反転する必要がある。したがって、図１５に示す
構成においては、乗数Ｙの符号ビットｙ７に対する部分
積を生成する回路はＮＡＮＤ回路ではなく、ＡＮＤ回路
で構成される。これにより、生成されるべき部分積の符
号の反転された部分積が生成される。
【０２２４】この図１５に示す構成においては、最上位
の部分積１８７に対しては、その最下位ビット位置に符
号反転のためのビット（補正ビット）が付加されること
がなく、生成される部分積の数が減少する。これは、実
施例３特有の利点である。
【０２２５】被乗数Ｘおよび乗数Ｙがともに２の補数表
示であるため、その上位ビット側においては、図４に示
す配置と同様のビット値変換が行なわれ、上位ビット位
置に対する部分積のビットの低減が実行される。
【０２２６】図１５を参照して、乗算装置はさらに、部
分積生成回路８１０からの部分積１８０〜１８７を受け
て、４つの冗長２進数を生成する変換回路５７と、変換
回路５７からの４つの冗長２進数を冗長２進加算し、中
間和を生成する中間和生成回路１８９と、中間和生成回
路１８９からの中間和１９０を受けて積Ｘ・Ｙを生成す
る最終加算回路６１を含む。
【０２２７】変換回路５７は、部分積生成回路８１０か
らの部分積から部分積の対（符号反転の部分積と符号非
反転の部分積）を形成し、それぞれに対し、実施例１で
示したものと同様の変換を行なって（０１）、（０
０）、（１０）の３値を持つ冗長２進数を生成する。こ
の冗長２進数を形成する部分積の組は、部分積１８０お
よび１８１、部分積１８２および１８３、部分積１８４
および１８５、および部分積１８６および１８７がそれ
ぞれ対をなすようにされる。
【０２２８】中間和生成回路１８９はこの４つの冗長２
進数１８８を冗長２進加算する。中間和生成回路１８９
の構成を図１６に示す。
【０２２９】変換回路５７が生成する４つの冗長２進数
の第ｉ桁を（ｐｉ+ ｐｉ- ）、（ｕｉ+ ｕｉ- ）、（ｖ
ｉ+ ｖｉ- ）および（ｗｉ+ ｗｉ- ）で表わす。図１６
において、第（ｉ＋１）桁、第ｉ桁および第（ｉ−１）
桁の中間和生成回路の構成を示す。
【０２３０】図１６を参照して、中間和生成回路は、上
述の冗長２進数Ｐ｛（ｐｊ+ ｐｊ-）｝と第２の冗長２
進数Ｕ｛（ｕｊ+ ｕｊ- ）｝との冗長２進加算を行なう
ための第１列目の冗長２進回路１９１、１９４および１
９７と、第３の冗長２進数Ｖ｛（ｖｊ+ ｖｊ- ）｝と第
４の冗長２進数Ｗ｛（ｗｊ+ ｗｊ- ）｝との冗長２進加
算を行なうための冗長２進加算回路１９２、１９５およ
び１９８と、第１列目の冗長２進加算回路１９１、１９
４および１９７と第２列目の冗長２進加算回路１９２、
１９５および１９８との出力の冗長２進加算を行なう第
３列目の冗長２進加算回路１９３、１９６および１９９
を含む。冗長２進加算回路１９３、１９６および１９９
から冗長２進数のＨ｛（ｈｊ+ ｈｊ- ）｝が生成され
る。図１６に示す構成においては、すべて冗長２進ビッ
トの反転値の冗長２進加算が行なわれており、その出力
も反転値となる。
【０２３１】冗長２進加算回路１９３は、冗長２進加算
回路１９１の出力２００および２０１と冗長２進加算回
路１９２の出力２０２および２０３を冗長２進加算す
る。冗長２進加算回路１９６は、冗長２進加算回路１９
４の出力２０４および２０５と冗長２進加算回路１９５
の出力２０６および２０７とを加算する。冗長２進加算
回路１９９は冗長２進加算回路１９７の出力２０８およ
び２０９と冗長２進加算回路１９８の出力２１０および
２１１とを加算する。この図１６に示す構成に明らかに
見られるように、各冗長２進加算回路の出力は各桁ごと
に整列している。配線の規則性があるため、配線が容易
となる。
【０２３２】この冗長２進加算回路１９３、１９６、１
９９から生成される冗長２進数／Ｈ｛（／ｈｊ+ ／ｈｊ
- ）｝から積Ｘ・Ｙを求める手法は、図１に示す実施例
１の場合と同一であり、図１３に示す最終加算回路６１
により積Ｘ・Ｙが生成される。
【０２３３】この図１５および図１６に示す実施例３の
構成の場合、中間和生成回路における冗長２進加算器が
１段増加するものの、ブースエンコーダおよび部分積生
成のためのシフタ／インバータ回路が不要であり、回路
構成を簡略化することができるとともに、またブースエ
ンコーダのためのチップ面積をなくすることができる。
【０２３４】さらに、乗数Ｙの符号ビットｙ７から生成
される部分積１８７に対しては、符号反転のための最下
位ビットを付加する必要がなくなるため、部分積の数を
低減することができる利点がある。
【０２３５】［実施例４］図１７はこの発明の第４の実
施例である乗算装置の全体の構成を示す図である。図１
７に示す乗算装置は、絶対値表示された８ビット２進数
ＸおよびＹを乗算するための構成を示す。絶対値表示に
おいては、乗数Ｙおよび被乗数Ｘはともに正の数であ
る。乗数Ｙの最上位ビットｙ７が“１”であっても、乗
数Ｙは正の数である。図１７に示す乗算装置は、８ビッ
ト絶対値表現された乗数Ｙの各ビットｙｊ（ｊ＝０〜
７）と被乗数Ｘとの積を生成する部分積生成回路８７０
を含む。部分積生成回路８７０は、乗数Ｙのビットｙ
０、ｙ２、ｙ４およびｙ６に対応して設けられ、対応の
乗数ビットｙｊと被乗数Ｘとの論理積をとるＡＮＤ回路
１７２、１７４、１７６および１７８と、乗数Ｙのビッ
トｙ１、ｙ３、ｙ５およびｙ７に対応して設けられ、対
応の乗数ビットｙｊと被乗数Ｘとの各ビットとの否定論
理積をとるとともに最下位ビット位置に“１”を加算す
るＮＡＮＤ回路１７３、１７５、１７７および１７９を
含む。
【０２３６】前述のごとく絶対値表示において乗数Ｙの
最上位ビットｙ７が“１”のとき生成される部分積は正
の数である。したがって、冗長２進数を生成するための
部分積の対を形成するためには、この乗数Ｙの最上位ビ
ットｙ７が生成する部分積の符号は反転する必要があ
る。このため、乗数Ｙのビットｙ７に対しては、その符
号を反転するためにＮＡＮＤ回路１７９が設けられる。
図１７に示すＮＡＮＤ回路１７３、１７５、１７７およ
び１７９はそれぞれ部分積の各ビット値を反転するとと
もに最下位ビット位置に“１”を付加する。絶対値表示
においては、部分積の余分の上位ビット側はＡＮＤ回路
についてはすべて“０”であり、一方、ＮＡＮＤ回路に
ついてはその余分の上位ビットはすべて“１”となる。
この場合、前述の実施例１の場合と同様にして、部分積
の低減すなわち上位ビット組のビット値をともに０とす
る変換が実行される。この場合においても、ＡＮＤ回路
の出力とＮＡＮＤ回路の出力とを組として１つの冗長２
進数が生成される。
【０２３７】図１７に示す変換回路５７、中間和生成回
路１８９および最終加算回路６１の構成は図１３に示す
ものと同様であり、同様の計算が実行される。
【０２３８】この図１７に示す構成においても、絶対値
表現の２進数の積において、実施例３の場合と同様の効
果を得ることができる。
【０２３９】なお図１７に示す構成において、乗数Ｙお
よび被乗数Ｘが符号付絶対値表示の２進数の場合、その
符号ビットを除いて絶対値の部分の積を図１７に示す構
成を用いて実行すればよい。最終的な符号は乗数Ｙおよ
び被乗数Ｘの符号ビットの一致／不一致により生成する
構成が利用されればよい。
【０２４０】［実施例５］前述の実施例１ないし実施例
４においては、互いに隣接する２つの部分積から１つの
冗長２進数を生成している。これは、乗数ビットについ
て下位側のグループの部分積と上位ビット側のグループ
の部分積との２つに分けて一方のグループの符号を反転
し、この符号反転部分積と符号非反転部分積とを対とし
て１つの冗長２進数を生成する構成が利用されてもよ
い。任意の部分積の組合せを用いて１つの冗長２進数を
生成することができる。符号反転の部分積と符号非反転
の部分積とが対をなすようにされればよい。
【０２４１】［実施例６］図１８はこの発明の第６の実
施例である乗算装置の全体の構成を示す図である。この
図１８に示す乗算装置では、符号化回路７００および部
分積生成回路７０２は、図１に示す第１の実施例のもの
と同様の構成を備える。中間和生成回路１９１は、図１
に示す変換回路５９と中間和生成回路１９１の両機能を
備える。すなわち、この中間和生成回路１９１は、部分
積生成回路７０２からの部分積１３、５５および５６か
ら冗長２進数を生成し、かつ３値の冗長２進数を生成し
た後に中間和を生成する。この中間和生成回路１９１の
具体的構成を図１９に示す。図１９は中間和生成回路１
９１における第ｉ桁に対応する構成を示す。図１９に示
すビットａｉ、ｑｉ、ｃｉおよびｒｉは、図４に示すビ
ットを示す。
【０２４２】図１９を参照して、中間和生成回路１９１
の第ｉ桁目の冗長２進加算回路は、２進数ビットａｉ、
ｑｉ、ｃｉおよびｒｉをそれぞれ反転するインバータ回
路１９２、１９３、１９４および１９５と、ビットａｉ
およびｑｉを受ける２入力ＸＯＲ回路１９６と、ビット
ｃｉおよびｒｉを受ける２入力ＸＯＲ回路１９７と、イ
ンバータ回路１９３出力、ビットａｉ、ビットｃｉおよ
びインバータ回路１９５の出力を受けるＡＮＤ／ＯＲ複
合回路１９８と、インバータ回路１９２の出力とビット
ｑｉとインバータ回路１９４の出力とビットｒｉを受け
るＡＮＤ／ＮＯＲ複合回路１９９を含む。
【０２４３】ＡＮＤ／ＯＲ複合回路１９８は、インバー
タ回路１９３の出力とビットａｉを受ける２入力ＡＮＤ
回路と、ビットｃｉとインバータ回路ｒｉを受ける２入
力ＡＮＤ回路と、これらのＡＮＤ回路の出力を受ける２
入力ＯＲ回路を含む。
【０２４４】ＡＮＤ／ＮＯＲ複合回路１９９は、インバ
ータ回路１９２の出力とビットｑｉを受ける２入力ＡＮ
Ｄ回路と、インバータ回路１９４の出力とビットｒｉを
受ける２入力ＡＮＤ回路と、これらのＡＮＤ回路の出力
を受ける２入力ＮＯＲ回路１９９を含む。
【０２４５】図１９に示す冗長２進加算回路（中間和生
成回路１９１に含まれる）はさらに、図７に示す構成と
同様、ＸＯＲ回路１９６および１９７の出力を受ける２
入力ＸＯＲ回路７８と、ＸＯＲ回路７８の出力に応答し
て、１ビット下位の冗長２進加算回路からの信号線８７
上へ伝達される信号ｌｉ−１とＡＮＤ／ＯＲ複合回路１
９８から信号線８４上に伝達される信号の一方を選択す
るセレクタ８０と、信号ｌｉ−１とＸＯＲ回路７８の出
力を受ける２入力ＸＯＲ回路７９と、信号βｉ−１とＸ
ＯＲ回路７９の出力を受ける２入力ＮＡＮＤ回路７６
と、信号βｉ−１とＸＯＲ回路７９の出力を受ける２入
力ＯＲ回路８１を含む。次に動作について説明する。
【０２４６】インバータ回路１９２、１９３、１９４お
よび１９５はそれぞれ反転ビット／ａｉ、／ｑｉ、／ｃ
ｉおよび／ｒｉを生成する。２入力ＸＯＲ回路１９６
は、ビットａｉおよびｑｉからビットａｉとｑｉの排他
的論理和（ａｉ・／ｑｉ＋／ａｉ・ｑｉ）を出力する。
２入力ＸＯＲ回路１９７は、ビットｃｉおよびｒｉの排
他的論理和（ｃｉ・／ｒｉ＋／ｃｉ・ｒｉ）を出力す
る。
【０２４７】ＡＮＤ／ＯＲ複合回路１９８は、（ａｉ・
／ｑｉ＋ｃｉ・／ｒｉ）を出力する。ＡＮＤ／ＮＯＲ複
合回路１９９は、／（／ａｉ・ｑｉ＋／ｃｉ・ｒ２）を
出力する。
【０２４８】すなわち、ＸＯＲ回路１９６および１９
７、ＡＮＤ／ＯＲ複合回路１９８、およびＡＮＤ／ＮＯ
Ｒ複合回路１９９の出力はそれぞれ図７に示す２入力Ｎ
ＡＮＤ回路７３および７４と、ＮＡＮＤ回路７５および
ＡＮＤ回路７７の出力と同じとなる。
【０２４９】これ以外の回路の構成は図７に示すものと
同様であり、図７に示す場合と同様、２入力ＮＡＮＤ回
路７６から、冗長２進ビットの上位ビットの反転値／ｈ
ｉ+が出力され、２入力ＯＲ回路８１から冗長２進ビッ
トの下位ビットの反転値／ｈｉ- が出力される。すなわ
ち、この構成により、図７の場合と同様（０１）、（０
０）および（１０）の３値を持つ冗長２進ビット（ｈｉ
+ ｈｉ- ）を得ることができる。
【０２５０】この図１６に示す乗算装置の構成において
は、部分積生成回路７０２から生成された部分積を直接
中間和生成回路へ与えることができ、変換回路を通す必
要がない。これにより回路構成を簡略化することが可能
となる。
【０２５１】また、乗数および被乗数のビット数が増加
し、部分積生成回路で生成される部分積の数が増加した
場合、中間和生成回路では冗長２進加算回路が複数段必
要とされる。この場合、部分積生成回路から与えられる
部分積のビットを受ける初段の冗長２進加算回路に図１
９に示す構成を利用し、それ以降（２段目以降の）冗長
２進回路には図７に示す構成を利用する。
【０２５２】この図１８および図１９に示す乗算装置の
構成の場合、冗長２進ビット（１１）をビット（００）
へ変換することなく直接中間和生成回路へ与えることが
可能となり、部分積の数が増加しても、簡易な回路構成
で中間和を生成することが可能となる。
【０２５３】［実施例７］図２０はこの発明の第７の実
施例である乗算装置の要部の構成を示す図である。図２
０は、図７に示す２進乗算回路の変更例を示す。
【０２５４】図２０を参照して、２進冗長加算回路は、
冗長２進ビットの反転値／ｅｉ+ および／ｅｉ- を受け
る２入力ＮＡＮＤ回路２０４と、２進冗長ビットの反転
値／ｆｉ+ および／ｆｉ- を受ける２入力ＮＡＮＤ回路
２０５と、２進冗長ビットの反転値／ｅｉ+ および／ｆ
ｉ+ を受ける２入力ＮＡＮＤ回路２０６と、２進冗長ビ
ットの反転値／ｅｉ- および／ｆｉ- を受ける２入力Ｎ
ＡＮＤ回路２０７と、２入力ＮＡＮＤ回路２０４、２０
５および２０７の出力を受けるインバータ回路２１０、
２１１および２１２を含む。インバータ回路２１２およ
びＮＡＮＤ回路２０７から信号線２２８および２２５上
に信号ｌｉおよび／ｌｉが生成される。
【０２５５】冗長２進加算回路はさらに、ＮＡＮＤ回路
２０４の出力およびインバータ回路２１０の出力に応答
して、インバータ回路２１１の出力およびＮＡＮＤ回路
２０５の出力の一方を信号線２２９へ伝達するＣＭＯＳ
トランスミッションゲート２１６および２１７を含む。
ＣＭＯＳトランスミッションゲート２１６および２１７
は互いに相補的に導通状態となる。
【０２５６】冗長２進加算回路はさらに、信号線２２９
上の信号を受けるインバータ回路２１３と、インバータ
回路２１３の出力と信号線２２９上の信号とに応答して
信号線２３１および２３２上の信号ｌｉ−１および／ｌ
ｉ−１の一方を信号線２３３上へ伝達するＣＭＯＳトラ
ンスミッションゲート２１８および２１９を含む。ＣＭ
ＯＳトランスミッションゲート２１８および２１９は互
いに相補的に導通状態となる。
【０２５７】この冗長２進加算回路はさらに、インバー
タ回路２１３の出力と信号線２２９上の信号とに応答し
て、信号線２３１上の信号ｌｉ−１とＮＡＮＤ回路２０
６から信号線２２４上に与えられた信号の一方を信号線
２３４上へ伝達するＣＭＯＳトランスミッションゲート
２２０および２２１と、信号線２３４上の信号を反転す
るインバータ回路２１５を含む。インバータ回路２１５
の出力は信号線２３７上へ伝達される。信号線２３４上
に信号βｉが生成され、信号線２３７上に信号／βｉが
生成される。
【０２５８】この冗長２進加算回路はさらに、信号線２
３３上の信号を受けるインバータ回路２１４と、インバ
ータ回路２１４から信号線２３６上に伝達された信号と
信号線２３８上の信号βｉ−１を受ける２入力ＮＡＮＤ
回路２０８と、信号線２３３上の信号と信号線２３９上
の信号／βｉ−１を受ける２入力ＮＡＮＤ回路２０９を
含む。ＮＡＮＤ回路２０８から冗長２進ビットの反転値
／ｈｉ+ が生成され、２入力ＮＡＮＤ回路２０９から冗
長２進ビットの反転値／ｈｉ- が生成される。次に動作
について説明する。
【０２５９】ＮＡＮＤ回路２０４の出力が“Ｈ”のと
き、ＣＭＯＳトランスミッションゲート２１６が導通
し、ＣＭＯＳトランスミッションゲート２１７が非導通
状態となる。これにより、インバータ回路２１１から信
号線２２７上へ伝達された信号が信号線２２９上へ伝達
される。一方、ＮＡＮＤ回路２０４から信号線２２２上
へ伝達される信号が“Ｌ”のとき、ＣＭＯＳトランスミ
ッションゲート２１６が非導通状態、ＣＭＯＳトランス
ミッションゲート２１７が導通状態となる。これによ
り、ＮＡＮＤ回路２０５の出力（信号線２２３上）が信
号線２２９へ伝達される。今ＮＡＮＤ回路２０４の出力
をｐ、ＮＡＮＤ回路２０５の出力をｑと表わすと、信号
線２２９上へ伝達される信号はｐ・／ｑ＋／ｐ・ｑとな
る。すなわち、インバータ回路２１０、２１１、および
ＣＭＯＳトランスミッションゲート２１６および２１７
は、ＸＯＲ回路ＸＲ１を構成する。すなわち、信号線２
２９上には信号γｉが現われる。
【０２６０】信号線２２９上の信号γｉが“Ｈ”の場
合、ＣＭＯＳトランスミッションゲート２１９が導通状
態、ＣＭＯＳトランスミッションゲート２１８が非導通
状態となり、信号／ｌｉ−１が信号線２３３上に伝達さ
れる。一方、信号線２２９上の信号γｉが“Ｌ”のと
き、ＣＭＯＳトランスミッションゲート２１８が導通状
態、ＣＭＯＳトランスミッションゲート２１９が非導通
状態となり、信号ｌｉ−１が信号線２３３上に伝達され
る。すなわち、信号線２３３上に伝達される信号は、
（γｉ・／ｌｉ−１）＋（／γｉ・ｌｉ−１）となる。
すなわち、インバータ回路２１３、ＣＭＯＳトランスミ
ッションゲート２１８および２１９がＸＯＲ回路ＸＲ２
を構成する。すなわち、信号線２３３上には信号αｉが
出力される。
【０２６１】ＣＭＯＳトランスミッションゲート２２０
は、インバータ回路２１３の出力が“Ｈ”のとき、すな
わち信号γｉが“Ｌ”のとき、ＣＭＯＳトランスミッシ
ョンゲート２２０が導通して、信号線２２４上に伝達さ
れたＮＡＮＤ回路２０６の出力を信号線２３４上に伝達
する。一方、信号γｉが“Ｈ”のとき、ＣＭＯＳトラン
スミッションゲート２２１が導通状態となり、信号ｌｉ
−１を信号線２３４上に伝達する。信号線２３４上の信
号は信号βｉである。すなわちこのＣＭＯＳトランスミ
ッションゲート２２０および２２１は、図７に示すセレ
クタ８０と同様の機能を実現する。
【０２６２】ＮＡＮＤ回路２０８は、インバータ回路２
１４から出力された信号線２３６上の信号と信号線２３
０上の信号βｉ−１の否定論理積をとる。信号線２３３
上の信号は／αｉである。したがって、ＮＡＮＤ回路２
０８の出力は／（αｉ・βｉ−１）＝／ｈｉ+ となる。
【０２６３】同様にＮＡＮＤ回路２０９の出力は／（／
αｉ・／βｉ−１）＝／ｈｉ- となる。
【０２６４】上述のように、ＸＯＲ回路をトランスミッ
ションゲートを用いて実現することができ、冗長２進加
算回路を構成するトランジスタ数が４８となる。６０個
以上のトランジスタを必要とする従来の２進加算回路の
構成と比べて大幅に構成要素数を低減することができ、
回路占有面積を大幅に低減することができる。
【０２６５】この図２０に示すように、内部で相補な制
御信号を生成し、この２つの相補制御信号対の一方を制
御信号とし、他方の相補制御信号対を選択的に通過させ
ることにより、容易にＸＯＲ回路の機能をトランスミッ
ションゲートを用いて実現することが可能となる。
【０２６６】［実施例８］図２１はこの発明の第８の実
施例である乗算装置の要部の構成を示す図である。図２
１に示す構成は、図２０に示す２進冗長加算回路の変更
例である。図２１に示す２進冗長加算回路においては、
図２０に示すＣＭＯＳトランスミッションゲートに代え
て、ｎチャネルＭＯＳ（絶縁ゲート型電界効果）トラン
ジスタのみが利用される。
【０２６７】ＸＯＲ回路ＸＲ１は、ＮＡＮＤ回路２０４
の出力に応答して導通するｎチャネルＭＯＳトランジス
タ２４０および２４３と、インバータ回路２１０の出力
に応答して導通するｎチャネルＭＯＳトランジスタ２４
１および２４２を含む。トランジスタ２４０および２４
２は与えられた信号を信号線２２９上に伝達する。トラ
ンジスタ２４２および２４３は与えられた信号を信号線
２３０上に伝達する。ＮＡＮＤ回路２０４から信号線２
２２上へ与えられる信号が“Ｈ”のときには、トランジ
スタ２４０および２４３が導通し、インバータ回路２１
１の出力およびＮＡＮＤ回路２０５の出力がそれぞれ信
号線２２９および２３０上へ伝達される。ＮＡＮＤ回路
２０４の出力が“Ｌ”の場合には、トランジスタ２４１
および２４２が導通状態となり、ＮＡＮＤ回路２０５の
出力およびインバータ回路２１１の出力をそれぞれ信号
線２２９および２３０上へ伝達する。このＸＯＲ回路Ｘ
Ｒ１は、ＮＡＮＤ回路２０４および２０５の出力をその
入力として排他的論理和演算を実行する。信号線２２９
上にはＸＯＲ演算結果を示す信号が伝達され、信号線２
３０上にはＸＮＯＲ演算結果を示す信号が同時に伝達さ
れる。
【０２６８】この図２１に示す冗長２進加算回路はさら
に、信号線２２９および２３０上の信号電位を差動的に
増幅する増幅回路を含む。この増幅回路は、ゲートとド
レインが交差結合されるｐチャネルＭＯＳトランジスタ
２４５および２４６を含む。トランジスタ２４５および
２４６は、信号線２２９および２３０のうちの電位の高
い方の信号線の電位をさらに、電源電位供給ノード２６
１からの電流により電源電位レベルにまで上昇させる。
たとえば信号線２３０の信号電位が信号線２２９のそれ
よりも低い場合には、トランジスタ２４５の導電率が高
くなり、信号線２２９の電位を電源電位Ｖｃｃレベルま
で昇圧する。これにより、電界効果トランジスタ２４０
〜２４３による信号伝達時におけるそのしきい値電圧の
損失を確実に補償し、十分な信号レベルを有する信号を
伝達することができる。
【０２６９】ＸＯＲ回路ＸＲ２は、信号線２２９上の信
号電位に応答して導通し、信号線２３１および２３２上
の信号ｌｉ−１および／ｌｉ−１をそれぞれ信号線２３
６および２３３上へ伝達するｎチャネルＭＯＳトランジ
スタ２４８および２４９と、信号線２３０上の信号に応
答して導通し、信号線２３２および２３１上の信号／ｌ
ｉ−１およびｌｉ−１をそれぞれ信号線２３６および２
３３上へ伝達するｎチャネルＭＯＳトランジスタ２４７
および２５０を含む。このＸＯＲ回路ＸＲ２は、信号線
２３１および２３２上の信号を入力とし、そのＸＯＲ演
算結果を信号線２３３にＸＯＲ演算結果を示す信号を出
力し、ノード信号線２３６上にＸＮＯＲ演算結果を示す
信号を出力する。すなわち、信号線２３０上の信号が
“Ｈ”のとき（信号線２２９上の信号電位は“Ｌ”）の
場合には、トランジスタ２４７および２５０が導通し、
信号／ｌｉ−１およびｌｉ−１が信号線２３６および２
３３上へそれぞれ伝達される。逆の場合には、信号線２
３６および２３３上には信号ｌｉ−１および／ｌｉ−１
がそれぞれ伝達される。
【０２７０】信号線２３３および２３６に対してはまた
ゲートとドレインが交差結合され、そのソースが電源電
位供給ノード２６１にともに結合されるｐチャネルＭＯ
Ｓトランジスタ２５１および２５２が設けられる。この
トランジスタ２５１および２５２は、信号線２３３およ
び２３６上の電位を差動的に増幅し、トランジスタ２４
７〜２５０の信号損失を確実に補償する。
【０２７１】セレクタＳＥＬは、信号線２２９上の信号
電位に応答して導通し、信号線２３１および２３２上の
信号ｌｉ−１および／ｌｉ−１をそれぞれ信号線２３４
および２３７上へ伝達するｎチャネルＭＯＳトランジス
タ２５５および２５４と、信号線２３０上の信号電位に
応答して導通し、ＮＡＮＤ回路２０６の出力およびイン
バータ回路２５９の出力をそれぞれ信号線２３４および
２３７上へ伝達するｎチャネルＭＯＳトランジスタ２５
３および２５６を含む。信号線２２９の電位が“Ｈ”の
場合には、トランジスタ２５５が導通し、信号線２３４
上に信号ｌｉ−１が伝達される。信号線２２９上の電位
が“Ｌ”の場合には、信号線２３４上には、トランジス
タ２５６を介してＮＡＮＤ回路２０６の出力が伝達され
る。
【０２７２】信号線２３４および２３７上の信号電位を
差動的に増幅するために、ゲートとドレインが交差結合
され、そのソースが共通に電源電位供給ノード２６１へ
接続されるｐチャネルＭＯＳトランジスタ２５７および
２５８がさらに設けられる。トランジスタ２５７は信号
線２３７の電位を電源電位レベルへ上昇させ、トランジ
スタ２５８は信号線２３４の電位を電源電位レベルにま
で上昇させる。これにより、トランジスタ２５３〜２５
５における信号損失を確実に補償する。
【０２７３】この図２１に示す冗長２進加算回路の動作
は、ＣＭＯＳトランスミッションゲートの対がｎチャネ
ルＭＯＳトランジスタで置換えられているだけであり、
その動作は図２０に示すものと同様である。この図２１
に示す冗長２進加算回路の構成の場合、図２０に示す構
成と比べて、ＸＯＲ回路ＸＲ１およびＸＲ２ならびにセ
レクタ回路ＳＥＬがそれぞれ相補な信号対を生成してい
る。したがって、相補信号対を生成するためのインバー
タ回路が必要とされていない。これにより、図２０に示
す冗長２進加算回路の構成と比べて、信号伝搬経路にお
けるゲート回路の段数が少なくなり、高速で信号を伝搬
することができ、高速動作が可能となる。
【０２７４】また、この図２１に示す構成においても、
ＸＯＲ回路が４個（増幅用のトランジスタを含めて６
個）のトランジスタで実現されるため、そこに含まれる
トランジスタの数が５０個となり、従来の２進加算回路
の構成に比べて大幅に構成要素数を低減することがで
き、回路構成が簡略化されるとともに占有面積を低減し
かつ信号伝搬を高速化することができる。なお、増幅回
路を構成する交差結合されたトランジスタ対は、また
“Ｈ”レベルの信号線を電源電位レベルにまで昇圧させ
るため、正帰還回路を構成しているとも言える。
【０２７５】図２２および図２３に、図２０および図２
１に示すＮＡＮＤ回路およびインバータ回路の具体的構
成例を示す。図２２は、ＮＡＮＤ回路の構成例を示し、
図２３はインバータ回路の構成を示す。
【０２７６】図２２において、ＮＡＮＤゲートは電源電
位Ｖｃｃを供給する電源ノードと出力ノードＯＮとの間
に互いに並列に設けられ、そのゲートに入力ＩＮ１およ
びＩＮ２をそれぞれ受けるｐチャネルＭＯＳトランジス
タＰＴ１０およびＰＴ１１と、出力ノードＯＮと接地電
位ＧＮＤとの間に直列に接続されてそのゲートに入力Ｉ
Ｎ１およびＩＮ２をそれぞれ受けるｎチャネルＭＯＳト
ランジスタＮＴ１０およびＮＴ１１を含む。この図２２
に示すＮＡＮＤゲートは、入力ＩＮ１およびＩＮ２がと
もに“Ｈ”となったときに、トランジスタＮＴ１０およ
びＮＴ１１がともに導通し、トランジスタＰＴ１１およ
びＰＴ１０がともに非導通状態となり、出力ＯＵＴが
“Ｌ”となる。このように、ＮＡＮＤゲートは４個のト
ランジスタを用いて構成することができる。
【０２７７】図２３を参照して、インバータ回路は電源
電位Ｖｃｃ供給ノードと接地電位ＧＮＤとの間に互いに
相補的に接続されるｐチャネルＭＯＳトランジスタＰＴ
２０およびｎチャネルＭＯＳトランジスタＮＴ２０を含
む。トランジスタＰＴ２０およびＮＴ２０のゲートに入
力ＩＮが与えられる。インバータ回路は２個のトランジ
スタで構成される。したがって、図２０および図２１に
示す冗長２進加算回路の構成要素数はそれぞれ４８およ
び５０となる。
【０２７８】［実施例９］図２４はこの発明の第９の実
施例に従う乗算装置の要部の構成を示す図である。図２
４には、冗長２進加算回路のさらに他の構成を示す。こ
の図２４に示す冗長２進加算回路は、図２１に示すＸＯ
Ｒ回路を構成する電界効果トランジスタをそれぞれＣＭ
ＯＳトランスミッションゲートで置換えたものと等価で
ある。
【０２７９】図２４において、ＸＯＲ回路ＸＲ１は、Ｎ
ＡＮＤ回路２０４の出力を反転するインバータ回路２１
０と、ＮＡＮＤ回路２０５の出力を反転するインバータ
回路２１１と、ＮＡＮＤ回路２０４の出力が“Ｈ”のと
き導通し、インバータ回路２１１の出力およびＮＡＮＤ
回路２０５の出力をそれぞれ信号線２２９および２３０
上へ伝達するＣＭＯＳトランスミッションゲート２６２
および２６４と、ＮＡＮＤ回路２０４の出力が“Ｌ”の
ときに導通し、ＮＡＮＤ回路２０５の出力およびインバ
ータ回路２１１の出力をそれぞれ信号線２２９および２
３０上へ伝達するＣＭＯＳトランスミッションゲート２
６４および２６３を含む。信号線２２９上にはＮＡＮＤ
回路２０４および２０５の出力を入力とするＸＯＲ演算
結果を示す信号が伝達され、信号線２３０上にはＸＮＯ
Ｒ演算結果を示す信号が伝達される。
【０２８０】ＸＯＲ回路ＸＲ２は、信号線２２９上の信
号電位が“Ｈ”のときに導通し、信号線２３０上の信号
／ｌｉ−１および信号線２３１上の信号ｌｉ−１をそれ
ぞれ信号線２３３および２３６上へ伝達するＣＭＯＳト
ランスミッションゲート２６６および２６８と、信号線
２２９上の信号電位が“Ｌ”のときに導通し、信号線２
３１上の信号ｌｉ−１および信号線２３２上の信号／ｌ
ｉ−１をそれぞれ信号線２３３および２３６上へ伝達す
るＣＭＯＳトランスミッションゲート２６９および２６
７を含む。信号線２２９上の信号および信号線２３１上
の信号ｌｉ−１を入力とするＸＯＲ演算結果を示す信号
が信号線２３３上へ伝達され、ＸＮＯＲ演算結果を示す
信号が信号線２３６上へ伝達される。
【０２８１】セレクタＳＥＬは、ＮＡＮＤ回路２０６の
出力を受けるインバータ回路２６０と、信号線２２９上
の信号電位が“Ｈ”のとき導通し、信号線２３１上の信
号ｌｉ−１および信号線２３１上の信号／ｌｉ−１をそ
れぞれ信号線２３４および２３７上へ伝達するＣＭＯＳ
トランスミッションゲート２７０および２７２と、信号
線２２９上の信号電位が“Ｌ”のとき導通し、信号線２
２４上の信号および信号線２５９上の信号をそれぞれ信
号線２３４および２３７上へ伝達するＣＭＯＳトランス
ミッションゲート２７１および２７３を含む。
【０２８２】この図２４に示す冗長２進加算回路の動作
は図２０および図２１に示すものと同様である。図２１
に示す構成と比べて、トランスミッションゲートがＣＭ
ＯＳトランジスタで構成されるため、そこに含まれる構
成要素のトランジスタの数は５６となる。この場合にお
いても従来の２進加算回路の構成要素数よりも少ない。
また、ＣＭＯＳトランスミッションゲートを用いている
ため、信号伝送時における信号損失が生じないため、図
２１に示すような正帰還回路（増幅回路）を設ける必要
がなく、この増幅回路による信号安定までに要する時間
を考慮する必要がなく、さらに高速動作が可能となる。
【０２８３】［実施例１０］図２５はこの発明の第１０
の実施例である乗算装置の要部の構成を示す図である。
図２５は、最終加算回路におけるキャリー生成部の構成
を示す。図２５において、中間和生成回路から出力され
る冗長２進数の中間和Ｈ＝（ｈ１４+ ｈ１４ - ）…（ｈ
０+ ｈ０- ）は、６個のグループ９５１〜９５６に分割
される。グループ９５１〜９５６において、上位ビット
のグループは、下位ビットのグループのビット数以上の
ビットを含む。図２５においては、グループ９５１〜９
５６は、それぞれ１ビット、１ビット、２ビット、３ビ
ット、４ビットおよび４ビットを含む構成が一例として
示される。
【０２８４】グループ９５１は、固定値“１”に従っ
て、２進冗長ビットｈ０+ および／ｈ０- の一方を選択
して通過させるセレクタ９０１を含む。セレクタ９０１
は、図１０に示すものと同様の構成を備え、式（２８）
に従う選択動作を実行する。セレクタ９０１は、キャリ
ー入力が“１”であるため、反転値／ｈ０- を選択し、
キャリーＣ０を生成する。
【０２８５】グループ９５２は、固定値“０”に従っ
て、ビットｈ１+ および／ｈ１- の一方を通過させるセ
レクタ９０２と、固定値“１”に従って、ビットｈ１+
および／ｈ１- の一方を通過させるセレクタ９０３と、
セレクタ９０２および９０３の出力の一方をキャリーＣ
０に従って選択的に通過させるセレクタ９０４を含む。
セレクタ９０２は、キャリー入力に固定値“０”を受け
るため、ビット値ｈ１+を通過させる。セレクタ９０３
は、その固定値“１”に従って、反転値／ｈ１-を通過
させる。セレクタ９０４からキャリーＣ１が生成され
る。
【０２８６】グループ９５３は、ビットｈ２+ および／
ｈ２- に対して設けられるセレクタ９０５および９０６
と、ビットｈ３+ および／ｈ３- に対して設けられるセ
レクタ９０８および９０９を含む。セレクタ９０５およ
び９０６へは固定値“０”および“１”がそれぞれキャ
リー入力として与えられる。セレクタ９０８および９０
９はそれぞれセレクタ９０５および９０６が出力する信
号を選択制御信号として、与えられたビットの一方を選
択的に通過させる。グループ９５３は、さらに、セレク
タ９０４が出力するキャリーＣ１を選択制御信号とし
て、セレクタ９０５および９０６の出力の一方を通過さ
せてキャリーＣ２を生成するセレクタ９０７と、セレク
タ９０８および９０９の出力の一方を通過させてキャリ
ーＣ３を生成するセレクタ９１０を含む。
【０２８７】グループ９５４は、ビットｈ４+ 、／ｈ４
- 〜ｈ６+ および／ｈ６- に対してそれぞれ設けられる
第１列目のセレクタ９１１、９１４および９１７と、第
２列目のセレクタ９１２、９１５および９１８と、第３
列目のセレクタ９１３、９１６および９１９を含む。第
１列目のセレクタの最下位ビットのセレクタ９１１へ
は、固定値“０”が選択制御信号として与えられる。第
２列目のセレクタの最下位ビットのセレクタ９１２に対
しては固定値“１”が選択制御信号として与えられる。
第３列目のセレクタ９１３、９１６および９１９は、セ
レクタ９１０から生成されるキャリーＣ３に従って、対
応の桁ビットのこのセレクタから与えられる信号の一方
を通過させ、キャリーＣ４、Ｃ５およびＣ６をそれぞれ
生成する。
【０２８８】グループ９５５は、ビットｈ７+ および／
ｈ７- 〜ｈ１０+ および／ｈ１０-に対して設けられる
第１列目のセレクタ９２０、９２３、９２６および９２
９と、第２列目のセレクタ９２１、９２４、９２７およ
び９３０と、第３列目のセレクタ９２２、９２５、９２
８および９３１を含む。第１列目のセレクタの最下位の
セレクタ９２０には固定値“０”が、第２列目の最下位
のセレクタ９２１には固定値“１”がそれぞれ選択制御
信号として与えられる。第３列目のセレクタ９２２、９
２５、９２８および９３１は、セレクタ９１９から生成
されるキャリーＣ６を選択制御信号として、対応の桁ビ
ットの第１列および第２列のセレクタの出力の一方を選
択的に通過させてキャリーＣ７、Ｃ８、Ｃ９およびＣ１
０を生成する。
【０２８９】グループ９５６もグループ９５５と同様の
構成を備え、セレクタ９３２〜９４２を含む。第３列目
のセレクタ９３４、９３７、９４０および９４２から
は、セレクタ９３１が生成するキャリーＣ１０を選択制
御信号として、対応の桁ビットの２つのセレクタの出力
の一方を通過させてキャリーＣ１１、Ｃ１２、Ｃ１３お
よびＣ１４を生成する。
【０２９０】この図２５に示すキャリー生成部の構成の
場合、最上位のキャリーＣ１４を生成するために必要と
されるセレクタの段数は、６段（セレクタ９０１、９０
４、９１０、９１９、９３１および９４２）となり、実
施例１の場合の７段（図８および図９参照）に比べてよ
り高速でキャリーを生成することができる。
【０２９１】なお図２５に示す構成において、固定値
“０”または“１”を受けるセレクタは、それが通過さ
せるビットは決定されている。したがって、この場合セ
レクタの構成を設けることなく、単に信号配線のみが配
設される構成が用いられてもよい。すなわち、セレクタ
は、固定値“０”が与えられた場合、上位ビットｈｊ+
を通過させ、固定値“１”が与えられたとき、反転値／
ｈｊ- を通過させる。したがって、各グループにおける
初段のセレクタは、単に配線のみで構成することができ
る。
【０２９２】［実施例１１］図２６は、最終加算回路に
含まれるキャリー生成部に用いられるセレクタの構成の
一例を示す図である。図２６においては、第ｉビットに
対するセレクタの構成が示される。図２６を参照して、
セレクタは、下位ビットのセレクタが生成するキャリー
Ｃｉ−１および／Ｃｉ−１に応答して、上位ビットｈｉ
+ を信号線３０４へ伝達するＣＭＯＳトランスミッショ
ンゲート３０１と、下位ビットの反転値／ｈｉ- を通過
させるＣＭＯＳトランスミッションゲート３０２と、信
号線３０４上のキャリーＣｉを反転するインバータ回路
３０３を含む。ＣＭＯＳトランスミッションゲート３０
１および３０２は、互いに相補的に導通および非導通状
態となる。キャリーＣｉ−１が“１”のとき、ＣＭＯＳ
トランスミッションゲート３０２が導通状態となり、信
号線３０４上には、反転値／ｈｉ- が伝達されてキャリ
ーＣｉとなる。キャリーＣｉ−１が“０”の場合、ＣＭ
ＯＳトランスミッションゲート３０１が導通状態とな
り、信号線３０４上には上位ビットｈｉ+ が伝達されて
キャリーＣｉとなる。このように相補なキャリーＣｉ−
１および／Ｃｉ−１を形成することにより信号伝搬損失
を伴うことなく確実にキャリーを生成することができ
る。
【０２９３】［実施例１２］図２７はキャリー生成部に
含まれるセレクタの他の構成例を示す図である。この図
２７に示すセレクタ回路は、キャリーＣｉ−１が“１”
のとき導通して信号線３０９および３１０上に反転値／
ｈｉ- および下位ビットｈｉ- をそれぞれ伝達するＣＭ
ＯＳトランスミッションゲート３０６および３０８と、
キャリーＣｉ−１が“０”のとき導通状態となり、信号
線３０９および３１０上に上位ビットｈｉ+ および／ｈ
ｉ+ をそれぞれ伝達するＣＭＯＳトランスミッションゲ
ート３０５および３０７を含む。図２７に示すセレクタ
の構成の場合、相補キャリーＣｉおよび／Ｃｉを生成す
るためのインバータ回路を必要としない。このため、イ
ンバータ回路における信号伝搬遅延をなくすことがで
き、高速でキャリーを生成することができ、高速加算が
可能となる。
【０２９４】［実施例１３］図２８はキャリー生成部に
含まれるセレクタのさらに他の構成例を示す図である。
この図２８においても第ｉ桁ビットに対するセレクタの
構成が示される。図２８を参照して、セレクタは、キャ
リーＣｉ−１が“１”のとき導通し、信号線３１７およ
び３１８上に反転値／ｈｉ- と下位ビットｈｉ- をそれ
ぞれ伝達するｎチャネルＭＯＳトランジスタ３１２およ
び３１４と、反転キャリー／Ｃｉ−１が“１”のとき導
通し、信号線３１７および３１８上に上位ビットｈｉ+
および反転値／ｈｉ+ をそれぞれ伝達するｎチャネルＭ
ＯＳトランジスタ３１１および３１３と、信号線３１７
および３１８上の信号電位を差動的に増幅するためのゲ
ートとドレインが交差結合されかつ各ソースが電源電位
Ｖｃｃ供給ノードに接続されるｐチャネルＭＯＳトラン
ジスタ３１５および３１６を含む。信号線３１７からキ
ャリーＣｉが生成され、信号線３１８から反転キャリー
／Ｃｉが生成される。ｐチャネルＭＯＳトランジスタ３
１５は、信号線３１８上の電位が“Ｌ”のとき導通し、
信号線３１８上の信号電位を電源電位Ｖｃｃレベルまで
充電する。トランジスタ３１６は、信号線３１７上の信
号電位が“Ｌ”のとき、信号線３１８の電位を電源電位
Ｖｃｃレベルにまで充電する。
【０２９５】この図２８に示すセレクタの構成の場合、
転送ゲートが図２７に示す構成と異なり、１つの電界効
果トランジスタで実現される。したがって、そこに含ま
れるトランジスタの数が６個となり、ＣＭＯＳトランス
ミッションゲートを用いる構成に比べて素子数を低減す
ることができ、この回路の占有面積、すなわち最終加算
回路におけるキャリー生成部の占有面積を低減すること
ができ、高集積化に適した最終加算回路を実現すること
ができる。
【０２９６】また、相補キャリーＣｉ−１および／Ｃｉ
−１を用いて相補キャリーＣｉおよび／Ｃｉを並列に生
成しているため、相補キャリーを生成するためのインバ
ータ回路を必要とせず、インバータ回路における信号伝
搬遅延が生じることがなく、高速でキャリーを生成する
ことが可能となる。
【０２９７】［実施例１４］図２９は図１１に示すサム
生成回路の他の構成例を示す図である。図２９において
は、第ｉ桁ビットに対するサム生成回路が示される。図
２９を参照して、サム生成回路は、反転ビット／ｈｉ+
および／ｈｉ- を受ける２入力ＮＡＮＤ回路３１９と、
ＮＡＮＤ回路３１９の出力を反転するインバータ回路３
２０と、キャリーＣｉ−１が“１”のとき、ＮＡＮＤ回
路３１９の出力を信号線３２５上へ伝達するＣＭＯＳト
ランスミッションゲート３２１と、相補キャリー／Ｃｉ
−１が“１”のとき導通し、インバータ回路３２０の出
力を信号線３２５上へ伝達するＣＭＯＳトランスミッシ
ョンゲート３２２を含む。信号線３２５からサムｚｉが
出力される。次に動作について説明する。
【０２９８】ＮＡＮＤ回路３１９は、反転ビット／ｈｉ
+ および／ｈｉ- の否定論理積をとる。したがって、Ｎ
ＡＮＤ回路３１９から信号線３２３上へ伝達される信号
は／（／ｈｉ+ ・／ｈｉ- ）＝ｈｉ+ ＋ｈｉ- となる。
インバータ回路３２０から信号線３２４上へ伝達される
信号はしたがって、／ｈｉ+ ＋／ｈｉ- となる。キャリ
ーＣｉ−１が“１”の場合には、信号線３２５上にはＮ
ＡＮＤ回路３１９の出力、すなわちｈｉ+ ＋ｈｉ- が伝
達される。相補キャリー／Ｃｉ−１が“１”の場合に
は、インバータ回路３２０の出力、すなわち／ｈｉ+ ＋
／ｈｉ- が伝達される。すなわち、 ｚｉ＝（ｈｉ+ ＋ｈｉ- ）・Ｃｉ−１＋／（ｈｉ+ ＋ｈｉ- ）・／Ｃｉ−１ ＝／（／（ｈｉ+ ＋ｈｉ- ））・Ｃｉ−１ ＋／（ｈｉ+ ＋ｈｉ- ）・／Ｃｉ−１ となる。これは式（２９）と同じであり、／（ｈｉ+ ＋
ｈｉ- ）とキャリーＣｉ−１との排他的論理和（モジュ
ール２の加算）を示している。すなわち、図２９に示す
サム生成回路は、図１１に示すサム生成回路と同様の演
算を実行しており、反転ビット／ｈｉ+ および／ｈｉ-
からサムｚｉを生成する。この図２９に示す構成の場
合、インバータ回路３２０、およびＣＭＯＳトランスミ
ッションゲート３２１および３２２がＸＯＲ回路として
機能する。したがって、このＸＯＲ回路における信号伝
搬遅延を大幅に低減することができ、高速でサムを生成
することが可能となる。
【０２９９】また図２９の構成の場合、必要とされるト
ランジスタの数は１０個であり、従来のサム生成回路が
必要とするトランジスタの数よりも遙かに少ない数のト
ランジスタでサム生成回路を実現することができ、高集
積化に適したサム生成回路を得ることができる。
【０３００】なお、上述の実施例においては、ＣＭＯＳ
トランスミッションゲート、およびＭＯＳトランジスタ
が利用されている。この場合、他の絶縁ゲート型電界効
果トランジスタ、またはＭＥＳＦＥＴ（金属−半導体電
界効果トランジスタ）または接合型電界効果トランジス
タが利用されてもよい。
【０３０１】
【発明の効果】この発明による乗算装置においては、符
号が反転された（正負が反転された）部分積と符号の反
転されない部分積とから特別な処理を必要とすることな
く冗長２進数を形成することができ、この冗長２進数の
加算および変換により積が得られるため、回路構成を複
雑にすることなく容易かつ高速に乗算を行なうことので
きる乗算装置を得ることができる。
【０３０２】また、この冗長２進数の性質により、最上
位ビットから下位ビットへ向かって同一のビット値が連
続する場合、そのほとんどを０とすることができるた
め、この０とされた上位ビットを無視することができ、
回路構成が簡略化され、素子数を低減することが可能と
なる。
【０３０３】また部分積から中間和を生成するための中
間和生成回路が、少ない素子数で高速で加算をする４入
力２出力の冗長２進加算器を用いて構成することがで
き、その配線に規則性が存在するため、配線のレイアウ
トが容易であり、かつ高速および高集積化に適した乗算
装置を得ることができる。
【０３０４】また、最終加算部におけるキャリー生成回
路をキャリーを選択制御信号として入力の一方を選択す
るセレクタ回路を用いて構成することができ、演算処理
を行なうための論理ゲートを必要とすることがなく、高
速でキャリーを伝搬させることができ、高速の加算が可
能となるとともに、回路構成が簡略化される。
【０３０５】請求項１に係る乗算装置においては、符号
反転の部分積と符号非反転の部分積とが１つの冗長２進
数を生成し、この冗長２進数を加算して、１つの冗長２
進数からなる中間和を生成し、この最終的に生成された
冗長２進数を通常の２進数に変換して積を得ているた
め、部分積加算に必要とされる中間和生成回路の構成お
よび最終加算回路の構成を簡略化することができ、また
簡易な回路構成で高速で乗算を行なうことのできる高集
積化に適した高速の乗算装置を得ることができる。
【０３０６】請求項２に係る発明に従えば、ブースのア
ルゴリズムに従って乗算を行なう構成において、従来の
ブースエンコーダの構成の一部のみを変更することによ
り容易に乗算２進数を生成することができ、複雑な回路
構成を追加することなく容易に冗長２進数を生成するこ
とが可能となる。
【０３０７】請求項３に係る発明に従えば、部分積生成
回路に含まれるシフタ／インバータ回路の論理の符号の
みを反転させることにより冗長２進数を生成することが
でき、複雑な回路構成を追加することなく容易かつ確実
に冗長２進数を生成することが可能となる。
【０３０８】請求項４に係る発明に従えば、ブースアル
ゴリズムを用いずに乗算を行なう乗算装置においても、
容易かつ部分積を数を増加させることなく冗長２進数を
生成することが可能となる。
【０３０９】請求項５に係る発明によれば、絶対値表示
の２進数であっても、容易に冗長２進数を生成すること
ができる。
【０３１０】請求項６に係る発明に従えば、隣接する部
分積を用いて１つの冗長２進数を生成しているため、冗
長２進数生成のための変換回路に対する配線が容易とな
るとともに、同一ビット値が連続する場合において、多
くのビット値を０に変更することができ、大幅に回路素
子数を低減することができる。
【０３１１】請求項７に係る発明に従えば、冗長２進数
を３値の冗長２進数とすることにより、効率的に冗長２
進加算を行なうことが可能となる。
【０３１２】請求項８に係る発明に従えば、ビット対
（１，１）をビット対（０，０）に変換しているため、
３値冗長２進数を用いて効率的に冗長２進加算を実行す
ることが可能となる。
【０３１３】請求項９に係る発明に従えば、効率的にビ
ット対（１，１）、（１，０）、（０，０）および
（０，１）をビット対（１，０）、（０，０）および
（０，１）に低減することができ、３値冗長２進数の計
算を簡略化することが可能となる。
【０３１４】請求項１０に係る発明に従えば、上位ビッ
トの“０”に変更することができ、この上位ビットに対
する回路素子を省略することができ、部分積生成回路の
回路素子数を低減することができる。
【０３１５】請求項１１に係る発明においては、２の補
数表示の２進数の乗算において、ビット値の反転とそれ
より上位のビットの０への変更により上位ビットに対す
る演算を簡略化することができ、容易に必要な情報のみ
を含む冗長２進数を生成することができる。
【０３１６】請求項１２に係る発明においては、部分積
の符号反転時において生じる表示ビットを用いて新たな
冗長２進数を生成して加算するため、符号反転において
何ら計算が複雑化することなく容易に冗長２進加算を実
行することができる。
【０３１７】請求項１３に係る発明においては、部分積
の符号反転において生じた表示ビットは上位ビットの部
分積に付加されるため、何ら計算を複雑化することなく
冗長２進の計算を実行することができる。
【０３１８】請求項１４に係る乗算装置においては、こ
の冗長２進加算アルゴリズムを利用することにより、１
つの冗長２進加算においては、伝搬される信号は隣接す
る冗長２進加算器において生じる信号のみであり、信号
伝搬遅延を伴うことなく高速で冗長２進加算を行なうこ
とができる。
【０３１９】請求項１５に係る乗算装置においては、モ
ジュール２の加算（ＸＯＲ演算）がトランスミッション
ゲートを用いて実現されるため、少ない素子数で高速で
ＸＯＲ演算を行なうことが可能となる。
【０３２０】請求項１６に係る乗算装置においては、電
界効果トランジスタを用いてＸＯＲ演算を実現するため
の転送ゲートを構成しているため、構成要素数がさらに
低減されるとともに、増幅手段によりこの電界効果トラ
ンジスタによる電位低下を補償することができ、確実に
信号を伝搬することができる。
【０３２１】請求項１７に係る乗算装置においては、互
いに相補な信号を出力するように構成されているため、
この相補な信号を用いてＸＯＲ演算をトランスミッショ
ンゲートで実現することができ、高速でかつ少ない素子
数でモジュール２の加算を実現する回路を得ることがで
きる。
【０３２２】請求項１８に係る乗算装置においては、３
値冗長２進数に対し冗長２進加算が所定のアルゴリズム
に従って実行されるため、隣接冗長２進加算回路におけ
る信号伝搬のみで各冗長２進加算回路の出力が確定する
ため、高速でかつ効率的に冗長２進加算を行なうことが
可能となる。
【０３２３】請求項１９に係る乗算装置においては、互
いに相補な信号が生成されるため、この相補信号を用い
てセレクタ回路等を制御することができ、少ない素子数
で高速で演算することのできる乗算装置を得ることがで
きる。
【０３２４】請求項２０に係る乗算装置においては、論
理手段がすべて互いに相補な出力信号を生成するため、
その内部に必要とされる演算をすべて選択回路の構成で
実現することができ、高速で演算することのできる少素
子数の回路を実現することができる。
【０３２５】請求項２１に係る乗算装置に従えば、モジ
ュール２の加算が転送ゲートにより実現されるため、高
速でモジュール２の加算を行なう回路を少ない素子数で
実現することができる。
【０３２６】請求項２２に係る乗算装置によれば、トラ
ンスミッションゲートを用いて３値冗長２進数のモジュ
ール２の加算を実現することができ、簡易な回路構成で
高速で演算を行なうことのできる中間和生成回路を実現
することができる。
【０３２７】請求項２３に係る乗算装置においては、Ｎ
ＡＮＤ回路と電界効果トランジスタと増幅手段により冗
長２進加算器を実現することができ、少ない素子数で高
速で演算することのできる冗長２進加算器を得ることが
できる。
【０３２８】請求項２４に係る乗算装置においては、内
部で相補な出力信号が生成され、この出力信号を制御信
号として他方の相補出力信号を選択的に通過させるた
め、信号伝搬遅延を伴うことなく高速で演算を行なうこ
とのできる少ない素子数の冗長２進加算回路を得ること
ができる。
【０３２９】請求項２５の乗算装置においては、モジュ
ール２の加算が電界効果トランジスタにより実現される
ため、回路素子数を大幅に低減することができる。
【０３３０】請求項２６に係る乗算装置においては、キ
ャリー生成部をセレクタにより構成しているため、キャ
リー伝搬遅延を大幅に低減することができ、高速でキャ
リーを生成することができる。
【０３３１】請求項２７に係る乗算装置においては、桁
上げ先見回路に従ってキャリーを生成することができ、
かつこの桁上げ先見回路のキャリー生成回路をすべてセ
レクタにより実現することができるため、より高速でキ
ャリーを生成することのできるキャリー生成部を得るこ
とができる。
【０３３２】請求項２８に係る乗算装置においては、キ
ャリー生成部においては、上位ビットのグループが下位
ビットのグループよりもビット数が多くされるため、キ
ャリー伝搬遅延を低減することができる。
【０３３３】請求項２９に係る乗算装置においては、相
補キャリーを生成しているため、キャリーを生成するた
めのセレクタの構成を容易に実現することができる。
【０３３４】請求項３０に係る乗算装置においては、イ
ンバータがＣＭＯＳトランスミッションゲートで構成さ
れるため、簡易な回路構成で高速にキャリーを生成する
ことのできるキャリー生成部を実現することができる。
【０３３５】請求項３１に係る乗算装置においては、ト
ランスミッションゲートのみを用いて相補なキャリーを
生成しているため、信号伝搬遅延を伴うことなく高速で
キャリーを生成することが可能となる。
【０３３６】請求項３２に係る乗算装置においては、電
界効果トランジスタと増幅器とにより相補キャリーを生
成しているため、キャリー生成回路の構成要素数を低減
することができるとともに、高速でキャリーを生成する
ことが可能となる。
【０３３７】請求項３３に係る乗算装置においては、サ
ムが対応の冗長２進ビットの上位および下位ビットと下
位からのキャリーとの排他的論理和（モジュール２の加
算）により生成されるため、簡易な回路構成でサムを得
ることができ、積を高速で生成することが可能となる。
【０３３８】請求項３４に係る乗算装置においては、ト
ランスミッションゲートによりモジュール２の加算によ
りサムを生成しているため、素子数が少なくかつ高速で
サムを生成することのできるサム生成回路を得ることが
できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例である乗算装置の全体
の構成を示す図である。
【図２】この発明において用いられる冗長２進数を説明
するための図である。
【図３】図１に示す符号反転ブースエンコーダが実現す
る論理とその構成を示す図である。
【図４】この発明において実行される部分積の構成要素
低減の手法を説明するための図である。
【図５】図１に示す変換回路の構成およびその入出力の
論理を示す図である。
【図６】図１に示す中間和生成回路の構成を示す図であ
る。
【図７】図６に示す冗長２進加算回路の具体的構成例を
示す図である。
【図８】図１に示す最終加算回路におけるキャリー生成
部の構成を示す図である。
【図９】図１に示す最終加算回路におけるキャリー生成
部の構成を示す図である。
【図１０】図８および図９に示すセレクタが実現する論
理を示す図である。
【図１１】図１に示す最終加算回路におけるサム生成回
路の構成を示す図である。
【図１２】符号反転部分積において生じる補正ビットの
加算の手法を示す図である。
【図１３】この発明の第２の実施例である乗算装置の全
体の構成を示す図である。
【図１４】図１３に示す符号反転シフタ／インバータ回
路の概略的構成を示すブロック図である。
【図１５】この発明の第３の実施例である乗算装置の全
体の構成を示す図である。
【図１６】図１５に示す中間和生成回路の構成を示す図
である。
【図１７】この発明の第４の実施例である乗算装置の全
体の構成を示す図である。
【図１８】この発明の第５の実施例である乗算装置の全
体の構成を示す図である。
【図１９】図１８に示す中間和生成回路の具体的構成例
を示す図である。
【図２０】この発明において用いられる中間和生成回路
の第１の変形例を示す図である。
【図２１】この発明において用いられる中間和生成回路
の第２の変形例を示す図である。
【図２２】ＮＡＮＤ回路の構成の一例を示す図である。
【図２３】インバータ回路の構成の一例を示す図であ
る。
【図２４】この発明において用いられる中間和生成回路
の第３の変形例を示す図である。
【図２５】この発明において用いられる最終加算回路の
キャリー生成部の第１の構成例を示す図である。
【図２６】この発明において用いられるキャリー生成部
のキャリー生成回路の第１の変形例を示す図である。
【図２７】この発明において用いられるキャリー生成回
路の第２の変形例を示す図である。
【図２８】この発明において用いられる最終加算回路に
おいて用いられるキャリー生成回路の第３の変形例を示
す図である。
【図２９】この発明における乗算装置の最終加算回路に
おいて用いられるサム生成回路の第１の変形例を示す図
である。
【図３０】ブースのアルゴリズムを説明するための図で
ある。
【図３１】２次のブースアルゴリズムを説明するための
図である。
【図３２】従来の乗算装置の全体の構成を示す図であ
る。
【図３３】図３２に示す部分積生成回路に含まれるシフ
タ／インバータ回路の構成を示す図である。
【図３４】図３２に示すワレストリー加算回路の構成例
を示す図である。
【図３５】図３２に示す最終加算回路の構成例を示す図
である。
【図３６】図３５に示すリップルアダーの構成を示す図
である。
【図３７】図３４および図３６に示される全加算器の具
体的構成例を示す図である。
【図３８】従来のＡＮＤ回路の構成例を示す図である。
【図３９】従来の乗算装置の問題点を説明するための図
である。
【符号の説明】
５ 従来の部分積指定用制御信号 ７ 従来の部分積指定用制御信号 ９ シフタ／インバータ回路 １０ シフタ／インバータ回路 １１ シフタ／インバータ回路 １２ シフタ／インバータ回路 １４ 符号非反転部分積 １５ 符号非反転部分積 ５３ 符号反転部分積指定用制御信号 ５４ 符号反転部分積指定用制御信号 ５５ 符号反転部分積 ５６ 符号反転部分積 ５７ 変換回路 ５９ 中間和生成回路 ６１ 最終加算回路 ７００ 符号化回路 ７０２ 部分積生成回路 ７１０ 符号反転ブースエンコーダ ７０ 冗長２進加算回路 ７１ 冗長２進加算回路 ７２ 冗長２進加算回路 ７３ ＮＡＮＤ回路 ７４ ＮＡＮＤ回路 ７５ ＮＡＮＤ回路 ７７ ＡＮＤ回路 ７８ ＸＯＲ回路 ７９ ＸＯＲ回路 ８０ セレクタ ７６ ＮＡＮＤ回路 ８１ ＯＲ回路 ９２ セレクタ ９３ セレクタ ９４ セレクタ ９５ セレクタ ９６ セレクタ ９７ セレクタ ９８ セレクタ ９９ セレクタ １００ セレクタ １０１ セレクタ １０２ セレクタ １０３ セレクタ １０４ セレクタ １０５ セレクタ １０６ セレクタ １０７ セレクタ ７６０ キャリー生成グループ ７６２ キャリー生成グループ １０８ セレクタ １０９ セレクタ １１０ セレクタ １１１ セレクタ １１２ セレクタ １１３ セレクタ １１４ セレクタ １１５ セレクタ １１６ セレクタ １１７ セレクタ １１８ セレクタ １１９ セレクタ １２０ セレクタ １２１ セレクタ １２２ セレクタ １２３ セレクタ １２４ セレクタ １２５ セレクタ １２６ セレクタ １２７ セレクタ １２８ セレクタ ７６４ キャリー生成グループ ７６６ キャリー生成グループ ７７０ セレクタ １６６ ＮＯＲ回路 １６７ ＸＯＲ回路 ５００ 符号化回路 ７９０ 部分積生成回路 １７０ 符号反転シフタ／インバータ回路 １７１ 符号反転シフタ／インバータ回路 １７２ ＡＮＤ回路 １７３ ＮＡＮＤ回路 １７４ ＡＮＤ回路 １７５ ＮＡＮＤ回路 １７６ ＡＮＤ回路 １７７ ＮＡＮＤ回路 １７８ ＡＮＤ回路 １８０ 中間和生成回路 １８１ 冗長２進加算回路 １９２ 冗長２進加算回路 １９３ 冗長２進加算回路 １９４ 冗長２進加算回路 １９５ 冗長２進加算回路 １９６ 冗長２進加算回路 １９７ 冗長２進加算回路 １９８ 冗長２進加算回路 １９９ 冗長２進加算回路 １７９ ＮＡＮＤ回路 １９１ 中間和生成回路 １９６ ＸＯＲ回路 １９７ ＸＯＲ回路 １９８ ＡＮＤ／ＯＲ複合回路 １９９ ＡＮＤ／ＮＯＲ複合回路 ２０４ ＮＡＮＤ回路 ２０５ ＮＡＮＤ回路 ２０６ ＮＡＮＤ回路 ２０７ ＮＡＮＤ回路 ２１６ ＣＭＯＳトランスミッションゲート ２１７ ＣＭＯＳトランスミッションゲート ２１８ ＣＭＯＳトランスミッションゲート ２１９ ＣＭＯＳトランスミッションゲート ２２０ ＣＭＯＳトランスミッションゲート ２２１ ＣＭＯＳトランスミッションゲート ２０８ ＮＡＮＤ回路 ２０９ ＮＡＮＤ回路 ２４０ ｎチャネルＭＯＳトランジスタ ２４１ ｎチャネルＭＯＳトランジスタ ２４２ ｎチャネルＭＯＳトランジスタ ２４３ ｎチャネルＭＯＳトランジスタ ２４５ ｐチャネルＭＯＳトランジスタ ２４６ ｐチャネルＭＯＳトランジスタ ２４７ ｎチャネルＭＯＳトランジスタ ２４８ ｎチャネルＭＯＳトランジスタ ２４９ ｎチャネルＭＯＳトランジスタ ２５０ ｎチャネルＭＯＳトランジスタ ２５３ ｎチャネルＭＯＳトランジスタ ２５４ ｎチャネルＭＯＳトランジスタ ２５５ ｎチャネルＭＯＳトランジスタ ２５１ ｐチャネルＭＯＳトランジスタ ２５２ ｐチャネルＭＯＳトランジスタ ２５７ ｐチャネルＭＯＳトランジスタ ２５８ ｐチャネルＭＯＳトランジスタ ２６２ ＣＭＯＳトランスミッションゲート ２６３ ＣＭＯＳトランスミッションゲート ２６４ ＣＭＯＳトランスミッションゲート ２６５ ＣＭＯＳトランスミッションゲート ２６６ ＣＭＯＳトランスミッションゲート ２６７ ＣＭＯＳトランスミッションゲート ２６８ ＣＭＯＳトランスミッションゲート ２６９ ＣＭＯＳトランスミッションゲート ２７０ ＣＭＯＳトランスミッションゲート ２７１ ＣＭＯＳトランスミッションゲート ２７２ ＣＭＯＳトランスミッションゲート ２７３ ＣＭＯＳトランスミッションゲート ９０１〜９４２ セレクタ ９５１〜９５６ キャリー生成グループ ３０１ ＣＭＯＳトランスミッションゲート ３０２ ＣＭＯＳトランスミッションゲート ３０５ ＣＭＯＳトランスミッションゲート ３０６ ＣＭＯＳトランスミッションゲート ３０７ ＣＭＯＳトランスミッションゲート ３０８ ＣＭＯＳトランスミッションゲート ３１１ ｎチャネルＭＯＳトランジスタ ３１２ ｎチャネルＭＯＳトランジスタ ３１３ ｎチャネルＭＯＳトランジスタ ３１４ ｎチャネルＭＯＳトランジスタ ３１５ ｐチャネルＭＯＳトランジスタ ３１６ ｐチャネルＭＯＳトランジスタ ３１９ ＮＡＮＤ回路 ３２０ インバータ回路 ３２１ ＣＭＯＳトランスミッションゲート ３２２ ＣＭＯＳトランスミッションゲート

Claims (34)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の多ビット２進数と第２の多ビット
    ２進数との乗算を行なうための乗算装置であって、 前記第１の多ビット２進数と前記第２の多ビット２進数
    とから、生成されるべき複数の部分積のうち一部の部分
    積の正負を示す符号を反転させかつ残りの生成されるべ
    き部分積の符号を非反転として複数の部分積を生成する
    部分積生成手段と、 １つの符号反転された部分積と１つの符号非反転の部分
    積とから１つの多ビット冗長２進数が生成されるように
    前記複数の部分積から複数の多ビット冗長２進数を生成
    する冗長２進数生成手段と、 前記複数の多ビット冗長２進数を冗長２進加算して最終
    的に１つの冗長２進数を生成する冗長２進加算手段と、 前記最終的に生成された１つの多ビット冗長２進数を前
    記第１および第２の多ビット２進数が表現される通常２
    進数に変換し、これにより前記第１の多ビット２進数と
    前記第２の多ビット２進数との積を示す多ビット２進数
    を生成する変換手段とを備える、乗算装置。
  2. 【請求項２】 請求項１記載の乗算装置であって、前記
    部分積生成手段は、 所定数のビットを単位として前記第１の多ビット２進数
    をエンコードし、生成されるべき部分積を示す複数の制
    御信号を生成するエンコード手段と、 前記エンコード手段からの制御信号と前記第２の多ビッ
    ト２進数とから前記複数の部分積を生成する手段とを備
    え、 前記エンコード手段は、前記生成されるべき部分積のう
    ち一部の部分積の符号が反転されるように制御信号を生
    成する手段を含む。
  3. 【請求項３】 請求項１記載の乗算装置であって、 前記部分積生成手段は、 所定数のビットを単位として前記第１の多ビット２進数
    をエンコードして、生成されるべき部分積を示す複数の
    制御信号を出力するエンコード手段と、 前記複数の制御信号と前記第２の多ビット２進数とに応
    答して、前記複数の部分積を生成するシフト／インバー
    タ手段とを備え、 前記シフト／インバータ手段は、前記複数の制御信号の
    うちの一部に対し、該制御信号が示す生成されるべき部
    分積の符号を反転して対応の部分積を生成する手段を含
    む。
  4. 【請求項４】 請求項１記載の乗算装置であって、 前記部分積生成手段は、 前記第１の多ビット２進数の各ビットと前記第２の多ビ
    ット２進数との論理積をとって部分積を生成する手段
    と、 前記第１の多ビット２進数の最上位ビットを除くビット
    のうちの一部のビットに対する部分積の符号を反転させ
    る手段とを含む。
  5. 【請求項５】 請求項１記載の乗算装置であって、 前記部分積生成手段は、 前記第１の多ビット２進数の各ビットと前記第２の多ビ
    ット２進数との論理積をとって部分積を生成する手段
    と、 前記第１の多ビット２進数の最上位ビットを含む一部の
    ビットに対する部分積の符号を反転させる手段とを含
    む。
  6. 【請求項６】 請求項１記載の乗算装置であって、 前記部分積生成手段は、前記第１の多ビット２進数のビ
    ット位置に関して隣接する２つの部分積を１つの組と
    し、各組において一方の部分積の符号を反転させる手段
    を含む。
  7. 【請求項７】 請求項１記載の乗算装置であって、 前記多ビット冗長２進数は、対応の部分積の対の同一桁
    のビット対が（０，１）のとき−１、（０，０）および
    （１，１）のとき０、および（１，０）のとき１となる
    ３値を有する。
  8. 【請求項８】 請求項７記載の乗算装置であって、 前記冗長２進数生成手段は、前記多ビット冗長２進数の
    ビット対が（１，１）のとき（０，０）に変換し、残り
    のビット値の組合せのビット対に対しては無変換として
    出力する手段を含む。
  9. 【請求項９】 請求項１記載の乗算装置であって、 前記冗長２進数生成手段は、部分積の対の各桁に対応し
    て設けられ、非反転部分積の対応のビットと反転部分積
    の対応のビット値の反転との論理積をとる第１の論理積
    手段と、 非反転部分積の対応のビット値の反転値と反転部分積の
    対応のビット値との論理積をとる第２の論理積手段とを
    含み、 前記第１の論理積手段および前記第２の論理積手段の出
    力が１つの組として多ビット冗長２進数の１ビットを示
    す冗長２進ビットに対応する。
  10. 【請求項１０】 請求項１記載の乗算装置であって、前
    記多ビット冗長２進数の各桁は少なくとも１、０、−１
    の３値を含み、 前記部分積生成手段は、 前記複数の多ビット冗長２進数のうち少なくとも一部に
    対し、最上位ビットから下位ビットに向かって同一の値
    の冗長２進ビットが複数個連続する複数の冗長２進ビッ
    トのうち最上位ビットを除く任意のビット値の符号を反
    転し、かつ符号反転されたビットより上位の冗長２進ビ
    ット値をすべて０とする手段を含む。
  11. 【請求項１１】 請求項１記載の乗算装置であって、 前記冗長２進数生成手段は、 組となる部分積において、対応の桁のビット値の組が最
    上位から下位ビットへ向かって連続して同一ビット値の
    組となるとき、この連続する複数組のビットのうち最上
    位ビットを除くいずれかのビットの組のビット値をとも
    に反転させかつこの反転されたビット値の組よりも上位
    のビット値をすべて同一の値とする手段を含む。
  12. 【請求項１２】 請求項１記載の乗算装置であって、 前記部分積生成手段は、 各部分積に対し、該部分積が前記第２の多ビット２進数
    と符号が同一であるか否かを示す表示ビットを生成する
    手段を含み、 前記冗長２進数生成手段は、前記表示ビットのすべてま
    たは一部から多ビット冗長２進数を生成する手段を含
    む。
  13. 【請求項１３】 請求項１記載の乗算装置であって、 前記複数の部分積の各々は、前記第２の多ビット２進数
    と符号が同じであるか否かを示す表示ビットを有し、 前記部分積生成手段は、各表示ビットを前記第１の多ビ
    ット２進数の上位ビットから生成される部分積の対応の
    ビット位置に付加する手段を含む。
  14. 【請求項１４】 請求項１記載の乗算装置であって、前
    記多ビット冗長２進数の各ビットは上位ビットａと下位
    ビットｂの組（ａ，ｂ）により表現され、 前記冗長２進数加算手段は多ビット冗長２進数の必要桁
    に対して設けられる複数の冗長２進加算器を含み、 第１の多ビット冗長２進数の第ｉビット（ａｉ，ｑｉ）
    と第２の多ビット冗長２進数の第ｉビット（ｃｉ，ｒ
    ｉ）とから冗長２進加算を行なって第３の冗長２進数の
    第ｉビット（ｈｉ+ ，ｈｉ- ）を生成する冗長２進加算
    器が、 【数１】 の演算を行なう第１の論理手段と、 ／｛（／ａｉ・ｑｉ）＋（／ｃｉ・ｒｉ）｝の演算を行
    なう第２の論理手段と、 （ａｉ・／ｑｉ＋ｃｉ・／ｒｉ）の演算を行なう第３の
    論理手段と、 １ビット下位の冗長２進加算器の第２の論理手段の出力
    と前記第１の論理手段の出力とのモジュール２の加算を
    行なう論理ゲートと、 前記第１の論理手段の出力に応答して、１ビット下位の
    冗長２進加算器の第２の論理手段の出力と前記第３の論
    理手段の出力の一方を通過させるセレクタ手段と、 １ビット下位の冗長２進加算器の前記セレクタの出力と
    前記論理ゲートの出力との否定論理積をとり、前記第３
    の冗長２進ビットの上位ビットｈｉ+ を生成する論理積
    ゲートと、 前記１ビット下位の冗長２進加算器の前記セレクタの出
    力と前記論理ゲートの出力との論理和をとって前記第３
    の冗長２進ビットの下位ビットｈｉ- を生成する論理和
    手段とを含む。
  15. 【請求項１５】 請求項１４記載の乗算装置であって、
    前記論理ゲートおよび前記第１の論理手段の少なくとも
    一方は、前記モジュール２の加算を行なうために、一方
    の入力を制御信号として他方の入力を選択的に通過させ
    るトランスミッションゲートを含む。
  16. 【請求項１６】 請求項１４記載の乗算装置であって、 前記論理ゲートおよび前記第１の論理手段の少なくとも
    一方は、一方の入力を制御信号として他方の入力を選択
    的に通過させる電界効果トランジスタと、前記電界効果
    トランジスタの出力の電位損失を補償する手段を含む。
  17. 【請求項１７】 請求項１４記載の乗算装置であって、
    前記第１ないし第３の論理手段、前記セレクタ手段、お
    よび前記論理ゲートの少なくとも１つは互いに相補な信
    号の対を生成する手段を含む。
  18. 【請求項１８】 前記冗長２進数生成手段は、 部分積の対の対応するビットの組が多ビット冗長２進数
    の対応の１ビットを表現するように、各部分積の対から
    多ビット冗長２進数を生成する生成手段と、 前記生成手段が生成した多ビット冗長２進数の各ビット
    に対し、上位ビットａ + と下位ビットａ- の対（ａ+ ，
    ａ- ）が（１，１）のとき（０，０）に変換し、残りの
    ビット値の組合せに対しては無変換として３値冗長２進
    ビットを生成する変換手段とを含み、 前記冗長２進加算手段は、前記変換手段から生成された
    第１および第２の多ビット冗長２進数の必要なビットに
    対して設けられる複数の冗長２進加算器を含み、 第ｉ桁の第１の冗長２進ビット（ｅ+ ，ｅ- ）と第ｉ桁
    の第２の冗長２進ビット（ｆ+ ，ｆ- ）とから第３の冗
    長２進ビット（ｈ+ ，ｈ- ）を生成する冗長２進加算器
    が、 【数２】 の演算を行なう第１の論理手段と、 （／ｅ- ・／ｆ- ）の演算を行なう第２の論理手段と、 ／（／ｅ+ ・／ｆ+ ）の演算を行なう第３の論理手段
    と、 １ビット下位の冗長２進加算器の前記第２の論理手段の
    出力と前記第１の論理手段の出力とのモジュール２の加
    算を行なう第４の論理手段と、 前記第１の論理手段の出力に応答して、前記第３の論理
    手段の出力と前記１ビット下位の冗長２進加算器の前記
    第２の論理手段の出力との一方を通過させるセレクタ
    と、 前記１ビット下位の冗長２進加算器の前記セレクタ手段
    の出力と前記第１の論理手段の出力との否定論理積をと
    って前記第３の冗長２進ビットの上位ビットｈ + の反転
    値／ｈ+ を生成する手段と、 前記第４の論理手段の出力と前記１ビット下位の冗長２
    進加算器の前記セレクタ手段の出力との論理和をとって
    前記第３の冗長２進ビットの下位ビットｈ- の反転値／
    ｈ- を生成する手段とを含む、請求項１記載の乗算装
    置。
  19. 【請求項１９】 前記第２の論理手段および前記セレク
    タ手段は、互いに相補な１対の出力信号を生成する手段
    を含む、請求項１８記載の乗算装置。
  20. 【請求項２０】 前記第１ないし第４の論理手段は、互
    いに相補な１対の出力信号を生成する手段を含む、請求
    項１８記載の乗算装置。
  21. 【請求項２１】 前記第１および第４の論理手段の少な
    くとも一方は、一方の入力を制御信号とし他方の相補対
    の入力の一方を通過させてモジュール２の加算を行なう
    トランスミッションゲートを含む、請求項１９記載の乗
    算装置。
  22. 【請求項２２】 前記冗長２進数生成手段は、 部分積の対の対応するビットの対が多ビット冗長２進数
    の対応のビットを表現するように、各部分積の対から多
    ビット冗長２進数を生成する生成手段と、 前記生成手段が生成した多ビット冗長２進数の各ビット
    に対し、上位ビットａ + と下位ビットａ- の対（ａ+ ，
    ａ- ）が（１，１）のとき（０，０）に変換し、残りの
    ビット値の組合せに対しては無変換として３値冗長２進
    ビットを生成する変換手段とを含み、 前記冗長２進加算手段は、前記変換手段からの第１およ
    び第２の多ビット冗長２進数の対の必要なビットに対し
    て設けられる複数の冗長２進加算器を含み、 第ｉ桁の第１の冗長２進ビット（ｅ+ ，ｅ- ）と第ｉ桁
    の第２の冗長２進ビット（ｆ+ ，ｆ- ）とから第３の冗
    長２進ビット（ｈ+ ，ｈ- ）を生成する冗長２進加算器
    が、 （／ｅ+ ・／ｅ- ）の演算を行ない、この演算結果およ
    びその反転値を各々示す信号の対を生成する第１の論理
    ゲート手段と、 （／ｆ+ ・／ｆ- ）の演算を行ない、該演算結果および
    その反転値を示す相補な信号対を発生する第２の論理ゲ
    ート手段と、 ／（／ｅ+ ・／ｆ+ ）の演算を行ない、該演算結果を示
    す信号を発生する第３の論理ゲート手段と、 （／ｅ- ・／ｆ- ）の演算を行ない、該演算結果および
    その反転値を示す真および補の信号を発生する第４の論
    理ゲート手段と、 前記第１の論理ゲート手段の出力に応答して、前記第２
    の論理手段の真および補の１対の出力信号の一方を通過
    させる第１のトランスミッションゲート手段とを備え、
    前記第１のトランスミッションゲート手段は、真および
    補の１対の出力信号を生成する手段を含み、 前記第１のトランスミッションゲート手段の出力に応答
    して、１ビット下位の冗長２進加算器の前記第４の論理
    ゲート手段の相補な出力信号対の一方を通過させる第２
    のトランスミッションゲート手段を備え、前記第２のト
    ランスミッションゲート手段は、互いに相補な真および
    補の出力信号を生成する手段を含み、 前記第１のトランスミッションゲート手段の出力に応答
    して、前記１ビット下位の冗長２進加算器の第４の論理
    ゲート手段からの否定論理積結果を示す信号と前記第３
    の論理ゲート手段の出力信号の一方を通過させる第３の
    トランスミッションゲート手段を含み、前記第３のトラ
    ンスミッションゲート手段は、真および補の１対の出力
    信号を生成する手段を含み、 前記第２のトランスミッションゲート手段の補の出力信
    号と前記１ビット下位の冗長２進加算器の第３のトラン
    スミッションゲート手段の真の出力信号との否定論理積
    をとって前記第３の冗長２進ビットの上位ビットｈ+ の
    反転値／ｈ+ を生成する論理ゲートと、 前記第２のトランスミッションゲート手段の真の出力信
    号と前記１ビット下位の冗長２進加算器の前記第３のト
    ランスミッションゲート手段の補の出力信号との否定論
    理積をとって前記第３の冗長２進ビットの下位ビットｈ
    - の反転値／ｈ - を生成する論理ゲートとを含む、請求
    項１記載の乗算装置。
  23. 【請求項２３】 前記冗長２進数生成手段は、部分積の
    対の対応するビットの対が多ビット冗長２進数の対応の
    ビットを表現するように各部分積の対からなる多ビット
    冗長２進数を生成する生成手段と、 前記生成手段が生成した多ビット冗長２進数の各ビット
    に対し、上位ビットａ + と下位ビットａ- の対（ａ+ ，
    ａ- ）が（１，１）のとき（０，０）に変換し残りのビ
    ット値の組合せに対しては無変換で出力して３値冗長２
    進ビットを生成する変換手段とを含み、 前記冗長２進加算手段は、前記変換手段から与えられる
    第１および第２の多ビット冗長２進数の対の必要なビッ
    トに対して設けられる複数の冗長２進加算器を含み、 第ｉ桁の第１の冗長２進ビット（ｅ+ ，ｅ- ）と第ｉ桁
    の第２の冗長２進ビット（ｆ+ ，ｆ- ）とから第３の冗
    長２進ビット（ｈ+ ，ｈ- ）を生成する冗長２進加算器
    が、 前記第１の２進冗長ビットの上位ビットの反転値／ｅ+
    と前記第１の冗長２進ビットの下位ビットの反転値／ｅ
    - との否定論理積をとる第１の否定論理積手段と、 前記第２の冗長２進ビットの上位ビットの反転値／ｆ+
    と前記第２の冗長２進ビットの下位ビット／ｆ- との否
    定論理積をとる第２の否定論理積ゲートと、 前記第１の冗長２進ビットの上位ビットの反転値と前記
    第２の冗長２進ビットの上位ビットの反転値との否定論
    理積をとる第３の否定論理積ゲートと、 前記第１の冗長２進ビットの下位ビットの反転値／ｅ-
    と前記第２の冗長２進ビットの下位ビットの反転値／ｆ
    - との否定論理積をとる第４の否定論理積ゲートと、 前記第１の否定論理積ゲートの出力を反転する第１の反
    転ゲートと、 前記第２の否定論理積ゲートの出力を反転する第２の反
    転ゲートと、 前記第３の否定論理積ゲートの出力を反転する第３の反
    転ゲートと、 前記第４の否定論理積ゲートの出力を反転する第４の反
    転ゲートと、 前記第１の否定論理積ゲートの出力に応答して、前記第
    ２の否定論理積ゲートの出力および前記第２の反転手段
    の出力をそれぞれ第１および第２の信号線上へ伝達する
    １対の第１の電界効果トランジスタと、 前記第１の反転手段の出力に応答して、前記第２の反転
    手段の出力と前記第２の否定論理積ゲートの出力をそれ
    ぞれ第１および第２の信号線上へ伝達する１対の第２の
    電界効果トランジスタと、 前記第１および第２の信号線上の電位に応答して、前記
    第１および第２の信号線上の電位を差動的に増幅してラ
    ッチする第１の増幅手段と、 前記第１の信号線上の電位に応答して、１ビット下位の
    冗長２進加算器の第４の否定論理積ゲートおよび第４の
    反転手段の出力をそれぞれ第３および第４の信号線上へ
    伝達する１対の第３の電界効果トランジスタと、 前記第２の信号線上の電位に応答して、前記１ビット下
    位の冗長２進加算器の前記第４の反転手段の出力および
    前記第４の否定論理積ゲートの出力をそれぞれ前記第３
    および第４の信号線上へ伝達する１対の第４の電界効果
    トランジスタと、 前記第３および第４の信号線上の電位を差動的に増幅す
    る第２の増幅手段と、 前記第１の信号線上の電位に応答して、前記第３の反転
    手段の出力および前記第３の否定論理積ゲートの出力を
    それぞれ第５および第６の信号線上へ伝達する１対の第
    ５の電界効果トランジスタと、 前記第２の信号線上の電位に応答して、前記１ビット下
    位の冗長２進加算器の前記第４の否定論理積ゲートの出
    力および前記第４の反転手段の出力をそれぞれ前記第５
    および前記第６の信号線上へ伝達する１対の第６の電界
    効果トランジスタと、 前記第５および第６の信号線上の電位を差動的に増幅す
    る第３の増幅手段と、 前記第３の信号線上の信号と前記１ビット下位の冗長２
    進加算器の前記第６の信号線上の信号との否定論理積を
    とり前記第３の冗長２進ビットの上位ビットの反転値／
    ｈ+ を生成する第５の否定論理積ゲートと、 前記第４の信号線上の信号と前記１ビット下位の冗長２
    進加算器の前記第５の信号線上の信号との否定論理積を
    とって前記第３の冗長２進ビットの下位ビットの反転値
    ／ｈ- を生成する第６の否定論理積ゲートとを備える、
    請求項１記載の乗算装置。
  24. 【請求項２４】 前記冗長２進数生成手段は、部分積の
    対の対応するビットの対が多ビット冗長２進数の対応の
    ビットを表現するように各部分積の対から多ビット冗長
    ２進数を生成する生成手段と、 前記生成手段が生成した多ビット冗長２進数の各ビット
    に対し、上位ビットａ + と下位ビットａ- の対（ａ+ ，
    ｂ- ）が（１，１）のとき（０，０）に変換し、残りの
    ビット値の組合せに対しては無変換として３値冗長２進
    ビットを生成する変換手段とを含み、 前記冗長２進加算手段は、前記変換手段から発生された
    第１および第２の多ビット冗長２進数の対の必要なビッ
    トに対して設けられる複数の冗長２進加算器を含み、 第ｉ桁の第１の冗長２進ビット（ｅ+ ，ｅ- ）と第ｉ桁
    の第２の冗長２進ビット（ｆ+ ，ｆ- ）とから第３の冗
    長２進ビット（ｈ+ ，ｈ- ）を生成する冗長２進加算器
    は、 互いに相補な信号の対を出力する手段を含み、前記第１
    の冗長２進ビットの上位ビットの反転値／ｅ+ と前記第
    １の冗長２進ビットの下位ビット／ｅ- との否定論理積
    をとる第１の論理ゲート手段と、 前記第２の冗長２進ビットの上位および下位ビットの各
    反転値／ｆ+ および／ｆ- の論理積および否定論理積を
    とって出力する第２の論理ゲート手段と、 前記第１の冗長２進ビットの上位ビットの反転値／ｅ+
    と前記第２の冗長２進ビットの上位ビット／ｆ+ との否
    定論理積および論理積をとる第３の論理ゲート手段と、 前記第１の冗長２進ビットの下位ビットの反転値と前記
    第２の冗長２進ビットの下位ビットの反転値との論理積
    および否定論理積をとってそれぞれ出力する第４の論理
    ゲート手段と、 前記第１の論理ゲート手段の出力に応答して、前記第２
    の論理ゲート手段の論理積結果および否定論理積結果を
    それぞれ第１および第２の信号線上へ伝達する第１のト
    ランスミッションゲートと、 前記第１の論理ゲート手段の出力に応答して前記第１の
    トランスミッションゲートと相補的に導通し、前記第２
    の論理ゲート手段の否定論理積結果および論理積結果を
    それぞれ第１および第２の信号線上へ伝達する第２のト
    ランスミッションゲートと、 前記第１および第２の信号線上の信号に応答して、１ビ
    ット下位の冗長２進加算器の第４の論理ゲート手段の否
    定論理積結果および論理積結果をそれぞれ第３および第
    ４の信号線上へ伝達する第３のトランスミッションゲー
    トと、 前記第１および第２の信号線上の信号に応答して前記第
    ３のトランスミッションゲートと相補的に導通し、前記
    １ビット下位の冗長２進加算器の第４の論理ゲート手段
    の論理積結果および否定論理積結果をそれぞれ第３およ
    び第４の信号線上へ伝達する第４のトランスミッション
    ゲートと、 前記第１および第２の信号線上の電位に応答して、前記
    １ビット下位の冗長２進加算器の第４の論理積ゲート手
    段の論理積結果および否定論理積結果をそれぞれ第５お
    よび第６の信号線上へ伝達する第５のトランスミッショ
    ンゲートと、 前記第１および第２の信号線上の電位に応答して前記第
    ５のトランスミッションゲートと相補的に導通し、前記
    第３の論理ゲート手段の否定論理積結果および論理積結
    果をそれぞれ第５および第６の信号線上へ伝達する第６
    のトランスミッションゲート手段と、 前記１ビット下位の冗長２進加算器の第５の信号線上の
    信号と前記第３の信号線上の信号との否定論理積をとり
    前記第３の冗長２進ビットの上位ビットの反転値／ｈ+
    を生成する第５の論理ゲート手段と、 前記１ビット下位の冗長２進加算器の第６の信号線上の
    信号と前記第４の信号線上の信号との否定論理積をとっ
    て前記第３の冗長２進ビットの下位ビットの反転値／ｈ
    - を生成する第６の論理ゲート手段とを含む、請求項１
    記載の乗算装置。
  25. 【請求項２５】 前記第２の論理手段と前記第４の論理
    手段に含まれるモジュール２の加算を行なう手段は、一
    方の入力を制御信号として他方の入力を選択的に通過さ
    せるパスゲート手段を含む、請求項１８記載の乗算装
    置。
  26. 【請求項２６】 前記冗長２進数生成手段は、部分積の
    対の各ビットの組において（１，１）のビット値の組を
    （０，０）に変換して（０，０）、（１，０）、および
    （０，１）の３値の冗長２進ビットを生成して冗長２進
    数を生成する手段を含み、 前記最終積生成手段は、 前記最終的に生成された１つの冗長２進数の各桁につい
    てキャリーを生成するキャリー生成部と、 前記キャリー生成部からのキャリーと前記最終的に生成
    された１つの冗長２進数とから前記第１の多ビット２進
    数と前記第２の多ビット２進数との積を算出する積生成
    部とを含み、 前記キャリー生成部は、前記最終的に生成された１つの
    冗長２進数の各ビットの上位ビットと下位ビットの反転
    値との一方を下位から与えられるキャリー信号により選
    択し、該ビットに対するキャリーを生成するセレクタを
    含む、請求項１記載の乗算装置。
  27. 【請求項２７】 前記キャリー生成手段は、前記最終的
    に生成された１つの冗長２進数の所定数の下位ビットに
    対して設けられる第１のキャリー生成器と、残りの上位
    ビットをグループに分割し、各グループに対応して設け
    られる複数の第２のキャリー生成器とを含み、 前記第１のキャリー生成器は、 前記所定数の下位ビットの各ビットに対応して設けら
    れ、隣接する下位ビットから与えられるキャリーに応答
    して対応の冗長２進ビットの上位ビットと下位ビットの
    反転値との一方を選択してキャリー出力を生成する複数
    の第１のセレクタを含み、前記第１のセレクタの最下位
    ビットに設けられた第１のセレクタはキャリー入力とし
    て第１の固定値の信号を受け、 前記第２のキャリー生成器の各々は、 対応のグループの各冗長２進ビットに対応して設けら
    れ、隣接下位ビットから与えられるキャリー出力に応答
    して、対応の冗長２進ビットの上位ビットと下位ビット
    の反転値との一方を選択してキャリー出力を生成する複
    数の第２のセレクタを備え、前記複数の第２のセレクタ
    の最下位ビットに対応する第２のセレクタのキャリー入
    力へは第２の固定値の信号が与えられ、 対応のグループの各冗長２進ビットに対応して設けら
    れ、隣接下位ビットから与えられるキャリーに応答して
    対応の冗長２進ビットの上位ビットと下位ビットの反転
    値との一方を選択してキャリー出力を生成する複数の第
    ３のセレクタを備え、最下位ビットに対応して設けられ
    る第３のセレクタのキャリー入力へは前記第１の固定値
    の信号が与えられ、 下位のキャリー生成器の最上位ビットのキャリー出力に
    応答して、前記第２のセレクタのキャリー出力と前記第
    ３のセレクタのキャリー出力の一方を選択して対応の冗
    長２進ビットに対するキャリー出力を生成する複数の第
    ４のセレクタとを含む、請求項２６記載の乗算装置。
  28. 【請求項２８】 前記所定数および前記グループのビッ
    トの数は、上位ビットのグループのビット数が下位ビッ
    トのグループのビット数以上となるように前記上位ビッ
    トがグループに分割される、請求項２６記載の乗算装
    置。
  29. 【請求項２９】 前記第１ないし第４のセレクタの各々
    は、前記キャリー出力を反転して反転キャリーを生成す
    る手段を含む、請求項２６記載の乗算装置。
  30. 【請求項３０】 前記セレクタは、下位ビットからのキ
    ャリー出力に応答して対応の冗長２進ビットの下位ビッ
    トの反転値をキャリー出力として伝達する第１のトラン
    スミッションゲートと、 前記下位ビットからのキャリー出力の反転値に応答して
    対応の冗長２進ビットの上位ビットをキャリー出力とし
    て伝達する第２のトランスミッションゲートと、 前記キャリー出力を反転するインバータとを含む、請求
    項２６記載の乗算装置。
  31. 【請求項３１】 前記セレクタは、下位ビットからのキ
    ャリー出力に応答して対応の冗長２進ビットの下位ビッ
    トの反転値および下位ビットをそれぞれキャリー出力お
    よび反転キャリー出力へ伝達する第１のトランスミッシ
    ョンゲートと、 下位からのキャリー出力の反転値に応答して前記第１の
    トランスミッションゲートと相補的に導通し、対応の冗
    長２進ビットの上位ビットおよびその反転値を前記キャ
    リー出力および反転キャリー出力へ伝達する第２のトラ
    ンスミッションゲートとを備える、請求項２６記載の乗
    算装置。
  32. 【請求項３２】 前記セレクタは、下位ビットからのキ
    ャリー出力に応答して対応の冗長２進ビットの下位ビッ
    トの反転値および下位ビット値をそれぞれキャリー出力
    および反転キャリー出力へ伝達する１対の第１の電界効
    果トランジスタと、 下位ビットからの反転キャリー出力に応答して、前記対
    応の冗長２進ビットの上位ビットおよびその反転値をそ
    れぞれキャリー出力および反転キャリー出力へ伝達する
    １対の第２の電界効果トランジスタと、 前記キャリー出力および反転キャリー出力を差動的に増
    幅する増幅手段とを含む、請求項２６記載の乗算装置。
  33. 【請求項３３】 前記積算出手段は、前記最終的に生成
    された１つの冗長２進数の各ビットに対応して設けられ
    るサム回路を含み、 前記サム回路は、対応の冗長２進ビットの上位ビットと
    下位ビットとの否定的論理和をとる第１の論理手段と、 前記第１の論理手段の出力と下位ビットからのキャリー
    出力との排他的論理和をとって対応の冗長２進ビットの
    サム出力を生成する第２の論理手段とを含む、請求項２
    ６記載の乗算装置。
  34. 【請求項３４】 前記セレクタの各々は、正および補の
    互いに相補なキャリーを生成する手段を含み、 前記サム回路は、対応の冗長２進ビットの上位ビットの
    反転値および下位ビットの反転値の否定論理積をとる第
    １の論理手段と、 前記論理積手段の出力を反転する第２の論理手段と、 下位ビットからの正のキャリー出力に応答して前記第１
    の論理手段出力をサム出力へ伝達する第１のトランスミ
    ッションゲート手段と、 前記下位ビットからの補のキャリー出力に応答して前記
    第２の論理手段出力を前記サム出力ヘ伝達する第２のト
    ランスミッションゲート手段とを含む、請求項２６記載
    の乗算装置。
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