JPH10133857A - 除算装置 - Google Patents
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- JPH10133857A JPH10133857A JP8291943A JP29194396A JPH10133857A JP H10133857 A JPH10133857 A JP H10133857A JP 8291943 A JP8291943 A JP 8291943A JP 29194396 A JP29194396 A JP 29194396A JP H10133857 A JPH10133857 A JP H10133857A
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Abstract
(57)【要約】
【課題】 部分剰余の演算系と商決定系とで冗長２進表
現のビット配列が異なるため、商決定の前に冗長２進数
の変換が必要となり、それによる遅延のために除算処理
が高速化できなかった。 【解決手段】 部分剰余の上位３ビットより商ビットの
符号判定を行う商決定回路１、部分剰余に除数の加算を
行う冗長２進加算器２、部分剰余から除数の減算を行う
冗長２進減算器３、および商決定回路の判定結果に基づ
いて、冗長２進加算器の出力、入力された部分剰余をそ
のまま、もしくは冗長２進減算器の出力のいずれかを選
択・出力する選択回路４における全ての処理に、（−
１，０，１）を（０１，００，１０）で表す冗長２進数
を用いた。
現のビット配列が異なるため、商決定の前に冗長２進数
の変換が必要となり、それによる遅延のために除算処理
が高速化できなかった。 【解決手段】 部分剰余の上位３ビットより商ビットの
符号判定を行う商決定回路１、部分剰余に除数の加算を
行う冗長２進加算器２、部分剰余から除数の減算を行う
冗長２進減算器３、および商決定回路の判定結果に基づ
いて、冗長２進加算器の出力、入力された部分剰余をそ
のまま、もしくは冗長２進減算器の出力のいずれかを選
択・出力する選択回路４における全ての処理に、（−
１，０，１）を（０１，００，１０）で表す冗長２進数
を用いた。
Description
【０００１】
【発明の属する技術分野】この発明は、２進数の除算処
理をハードウェア的に行う除算装置に関するものであ
る。
理をハードウェア的に行う除算装置に関するものであ
る。
【０００２】
【従来の技術】除算は演算と結果判定とを繰り返す逐次
処理アルゴリズムによって実現されている。処理時間短
縮のために特別のハードウェア装置が提案されている
が、それでもなお乗算や加算と比べて多大な処理時間を
要するため、その高速化が望まれている。以下にその除
算アルゴリズムを示す。なお、ここでは、被除数をＸ、
除数をＹおよびＤ、ｉ番目の部分剰余をＲi 、商をＱと
し、商のｉ桁目をｑi 、２進数に変換された商をＺで表
している。
処理アルゴリズムによって実現されている。処理時間短
縮のために特別のハードウェア装置が提案されている
が、それでもなお乗算や加算と比べて多大な処理時間を
要するため、その高速化が望まれている。以下にその除
算アルゴリズムを示す。なお、ここでは、被除数をＸ、
除数をＹおよびＤ、ｉ番目の部分剰余をＲi 、商をＱと
し、商のｉ桁目をｑi 、２進数に変換された商をＺで表
している。
【０００３】除算アルゴリズム ステップｌ Ｒ0 ←Ｘ …被除数（１≦Ｘ＜２） Ｄ ←Ｙ …除数 （１≦Ｙ＜２） ステップ２ ｑ0 ：＝１ …商の最上位桁 Ｒ1 ：＝Ｒ0 −Ｄ …部分剰余（冗長２進数） ステップ３ ｆｏｒ ｉ＝１ ｕｎｔｉｌ ｎ ｄｏ ｂｅｇｉｎ ｉｆ［ｒi 1 ｒi 0 ．ｒi -1 ］＜０ ｑi ：＝−１ ｉｆ［ｒi 1 ｒi 0 ．ｒi -1 ］＝０ ｑi ：＝ ０ ｉｆ［ｒi 1 ｒi 0 ．ｒi -1 ］＞０ ｑi ：＝ １ Ｒi+1 ：＝２×Ｒi −ｑi ×Ｄ ｅｎｄ ステップ４ Ｑ：＝［ｑ0 ．ｑ1 ｑ2 …ｑn ］ Ｚ←Ｑ ２進数に変換（１／２＜Ｚ＜２）
【０００４】すなわち、まずステップ１では、１≦Ｘ＜
２，１≦Ｙ＜２となるように正規化された被除数Ｘおよ
び除数Ｙの入力が行われる。次にステップ２では、商Ｑ
の最上位桁ｑ0 を１として冗長２進数による部分剰余Ｒ
1 を求める。なお、この部分剰余Ｒ1 の演算は被除数Ｘ
から除数Ｙを減算することによって得られるものであ
り、ここでは被除数Ｘ，除数Ｙともに２進数であるた
め、各桁毎に直接減算を実行することにより、桁上げな
しに冗長２進数の部分剰余をＲ1 求めることができる。
次にステップ３では、ｉ＝１，２，…，ｎについて、生
成された部分剰余Ｒi の上位３ビット［ｒi1 ｒi0 ．ｒ
i-1 ］が負、０、正のいずれであるかを繰り返し判断し
て、必要な桁数だけ商ｑi を求める。最後にステップ４
では、求められた冗長２進表現の商Ｑを２進表現の商Ｚ
に変換して処理を終了する。
２，１≦Ｙ＜２となるように正規化された被除数Ｘおよ
び除数Ｙの入力が行われる。次にステップ２では、商Ｑ
の最上位桁ｑ0 を１として冗長２進数による部分剰余Ｒ
1 を求める。なお、この部分剰余Ｒ1 の演算は被除数Ｘ
から除数Ｙを減算することによって得られるものであ
り、ここでは被除数Ｘ，除数Ｙともに２進数であるた
め、各桁毎に直接減算を実行することにより、桁上げな
しに冗長２進数の部分剰余をＲ1 求めることができる。
次にステップ３では、ｉ＝１，２，…，ｎについて、生
成された部分剰余Ｒi の上位３ビット［ｒi1 ｒi0 ．ｒ
i-1 ］が負、０、正のいずれであるかを繰り返し判断し
て、必要な桁数だけ商ｑi を求める。最後にステップ４
では、求められた冗長２進表現の商Ｑを２進表現の商Ｚ
に変換して処理を終了する。
【０００５】図１５は例えば、「冗長２進表現を利用し
たＶＬＳＩ向き高速除算器」（高木直史、安浦寛人、矢
島修三；電子情報通信学会論文誌Ｄ ’８４／４ Ｖｏ
ｌ．Ｊ６７−Ｄ Ｎｏ．４ ｐ．４５０〜４５７）に示
された、上記除算アルゴリズムに基づく冗長２進数表現
を用いた除算装置の全体構成を示すブロック図である。
この除算装置は内部回路をＥＣＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ；エミッタ結合論理回路）で
実現したものであり、図中の二重の四角形は商決定用の
セルを、一重の四角形は冗長２進加減算用のセルをそれ
ぞれ示している。この一重の四角形で示した冗長２進加
減算用のセルが横一列に並んで１つの冗長２進加減算器
を形成しており、二重の四角形で示した１つの商決定用
のセルとこの１つの冗長２進加減算器から成る各列にお
いて、上記除算アルゴリズムのステップ３のループの１
回分の計算が実行される。
たＶＬＳＩ向き高速除算器」（高木直史、安浦寛人、矢
島修三；電子情報通信学会論文誌Ｄ ’８４／４ Ｖｏ
ｌ．Ｊ６７−Ｄ Ｎｏ．４ ｐ．４５０〜４５７）に示
された、上記除算アルゴリズムに基づく冗長２進数表現
を用いた除算装置の全体構成を示すブロック図である。
この除算装置は内部回路をＥＣＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ；エミッタ結合論理回路）で
実現したものであり、図中の二重の四角形は商決定用の
セルを、一重の四角形は冗長２進加減算用のセルをそれ
ぞれ示している。この一重の四角形で示した冗長２進加
減算用のセルが横一列に並んで１つの冗長２進加減算器
を形成しており、二重の四角形で示した１つの商決定用
のセルとこの１つの冗長２進加減算器から成る各列にお
いて、上記除算アルゴリズムのステップ３のループの１
回分の計算が実行される。
【０００６】また、図１６および図１７は例えば、「冗
長２進表現を用いた高速乗除算器」（谷口隆志、枝松壽
一、西山保、國信茂郎、高木直史；電子情報通信学会技
術研究報告 ＥＤ８８−４８）に示された、上記除算ア
ルゴリズムに基づく冗長２進数表現を用いた除算装置を
構成する商決定回路および部分剰余生成加算回路の構成
を示すブロック図である。なお、これら商決定回路およ
び部分剰余生成加算回路はＣＭＯＳ（ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ；コンプリメンタリ金属酸化物半導体）回
路で実現されている。
長２進表現を用いた高速乗除算器」（谷口隆志、枝松壽
一、西山保、國信茂郎、高木直史；電子情報通信学会技
術研究報告 ＥＤ８８−４８）に示された、上記除算ア
ルゴリズムに基づく冗長２進数表現を用いた除算装置を
構成する商決定回路および部分剰余生成加算回路の構成
を示すブロック図である。なお、これら商決定回路およ
び部分剰余生成加算回路はＣＭＯＳ（ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ；コンプリメンタリ金属酸化物半導体）回
路で実現されている。
【０００７】図１６に示した商決定回路では、上記除算
アルゴリズムにおけるステップ３に示すように、商ｑi
の決定を部分剰余Ｒi の上位３ビットから行われてい
る。この部分剰余Ｒi の上位３ビットと商ｑi の冗長２
進数表現は、｛ｚip，ｚin｝の２信号を用いて、（１，
０，−１）を（１０，００，０１）と表現して、その値
が正か負かの判断が容易にできるようになっている。こ
れによって、当該商決定回路の構成は簡単なものとな
る。
アルゴリズムにおけるステップ３に示すように、商ｑi
の決定を部分剰余Ｒi の上位３ビットから行われてい
る。この部分剰余Ｒi の上位３ビットと商ｑi の冗長２
進数表現は、｛ｚip，ｚin｝の２信号を用いて、（１，
０，−１）を（１０，００，０１）と表現して、その値
が正か負かの判断が容易にできるようになっている。こ
れによって、当該商決定回路の構成は簡単なものとな
る。
【０００８】また、図１７に示した部分剰余生成加算回
路は上記除算アルゴリズムにおけるステップ３の部分剰
余Ｒi+1 の演算に用いられるものである。このステップ
３における部分剰余Ｒi+1 の生成では、１桁左へシフト
された冗長２進数の部分剰余から、商ｑi と除数Ｄとの
積を減算する必要があるが、除数Ｄは２進数であるた
め、冗長２進数と２進数との演算を考えればよい。した
がって、この場合には商Ｑのｉ桁目ｑi が−１の時には
除数Ｄを、ｑi が０の時には０を、ｑi が１の時には除
数Ｄの２の補数をそれぞれ加えるように加算器を構成し
ている。このようにすることによって、冗長２進数と２
進数との加算のみを考えればよくなり、桁上げの値が常
に非負となるため、当該部分剰余生成加算回路の構成は
簡単なものとなる。なお、この部分剰余生成加算回路に
おける冗長２進数の表現は、商決定回路の場合とは異な
り、｛ｚis，ｚia｝の２信号を用いて、（１，０，−
１）を（１１，１０，０１）と表現している。
路は上記除算アルゴリズムにおけるステップ３の部分剰
余Ｒi+1 の演算に用いられるものである。このステップ
３における部分剰余Ｒi+1 の生成では、１桁左へシフト
された冗長２進数の部分剰余から、商ｑi と除数Ｄとの
積を減算する必要があるが、除数Ｄは２進数であるた
め、冗長２進数と２進数との演算を考えればよい。した
がって、この場合には商Ｑのｉ桁目ｑi が−１の時には
除数Ｄを、ｑi が０の時には０を、ｑi が１の時には除
数Ｄの２の補数をそれぞれ加えるように加算器を構成し
ている。このようにすることによって、冗長２進数と２
進数との加算のみを考えればよくなり、桁上げの値が常
に非負となるため、当該部分剰余生成加算回路の構成は
簡単なものとなる。なお、この部分剰余生成加算回路に
おける冗長２進数の表現は、商決定回路の場合とは異な
り、｛ｚis，ｚia｝の２信号を用いて、（１，０，−
１）を（１１，１０，０１）と表現している。
【０００９】このように構成された商決定回路と部分剰
余生成加算回路とをアレイ状に配列することにより、す
なわち、図１６に示した商決定回路を図１５に二重の四
角形で示した商決定用のセルとし、図１７に示した部分
剰余生成加算回路を一重の四角形で示した冗長２進加減
算用のセルとして配列することにより、規則正しいセル
配列の除算装置を構成することができる。なお、冗長２
進／２進変換回路における商の２進数への変換は、各商
決定回路から出力されるｑiPで構成される２進数からｑ
iNで構成される２進数を減算することによって行われ
る。
余生成加算回路とをアレイ状に配列することにより、す
なわち、図１６に示した商決定回路を図１５に二重の四
角形で示した商決定用のセルとし、図１７に示した部分
剰余生成加算回路を一重の四角形で示した冗長２進加減
算用のセルとして配列することにより、規則正しいセル
配列の除算装置を構成することができる。なお、冗長２
進／２進変換回路における商の２進数への変換は、各商
決定回路から出力されるｑiPで構成される２進数からｑ
iNで構成される２進数を減算することによって行われ
る。
【００１０】このように、従来の除算装置においては、
図１６に示した商決定回路と図１７に示した部分剰余生
成加算回路とでは、前述のように冗長２進数としてその
表現形式が異なったものが用いられている。したがっ
て、両回路間に変換回路を挿入して冗長２進数の表現形
式を統一する必要がある。図１８はそのような変換回路
の一例を示すブロック図であり、（１，０，−１）を
（１１，１０，０１）と表現している冗長２進数を、
（１，０，−１）を（１０，００，０１）と表現する冗
長２進数に変換するものである。すなわち、ｚis，ｚia
として＋１を示す（１，１）が入力された場合にはそれ
が（１，０）のｚiP，ｚiNに変換され、その反転信号
（０，１）が出力される。同様に、０を示す（１，０）
が入力された場合には（０，０）に変換されてその反転
信号（１，１）が、−１を示す（０，１）が入力された
場合には（０，１）に変換されてその反転信号（１，
０）がそれぞれ出力される。
図１６に示した商決定回路と図１７に示した部分剰余生
成加算回路とでは、前述のように冗長２進数としてその
表現形式が異なったものが用いられている。したがっ
て、両回路間に変換回路を挿入して冗長２進数の表現形
式を統一する必要がある。図１８はそのような変換回路
の一例を示すブロック図であり、（１，０，−１）を
（１１，１０，０１）と表現している冗長２進数を、
（１，０，−１）を（１０，００，０１）と表現する冗
長２進数に変換するものである。すなわち、ｚis，ｚia
として＋１を示す（１，１）が入力された場合にはそれ
が（１，０）のｚiP，ｚiNに変換され、その反転信号
（０，１）が出力される。同様に、０を示す（１，０）
が入力された場合には（０，０）に変換されてその反転
信号（１，１）が、−１を示す（０，１）が入力された
場合には（０，１）に変換されてその反転信号（１，
０）がそれぞれ出力される。
【００１１】図１９はこのような変換回路がその入力部
に付加された商決定回路を示すブロック図である。各部
分剰余生成加算回路によって生成された部分剰余Ｒi の
上位３ビット［ｒi 1 ｒi 0 ｒi -1 ］はそれぞれ変換回
路によって、その冗長２進数の表現形式が（１，０，−
１）を（１１，１０，０１）と表現するものから（１，
０，−１）を（１０，００，０１）と表現するものに変
換されて商決定回路に入力される。
に付加された商決定回路を示すブロック図である。各部
分剰余生成加算回路によって生成された部分剰余Ｒi の
上位３ビット［ｒi 1 ｒi 0 ｒi -1 ］はそれぞれ変換回
路によって、その冗長２進数の表現形式が（１，０，−
１）を（１１，１０，０１）と表現するものから（１，
０，−１）を（１０，００，０１）と表現するものに変
換されて商決定回路に入力される。
【００１２】
【発明が解決しようとする課題】従来の除算装置は以上
のように構成されているので、部分剰余を演算するため
の冗長２進が減算用のセル（部分剰余生成加算回路）
と、商を決定するための商決定用セル（商決定回路系）
との間で冗長２進数の表現形式が異なっており、商決定
の前に変換が必要で、そのための変換回路が不可欠とな
り装置構成が複雑なものとなるばかりか、当該変換処理
による遅延によって、除算演算の処理時間の高速化の妨
げとなるなどの課題があった。
のように構成されているので、部分剰余を演算するため
の冗長２進が減算用のセル（部分剰余生成加算回路）
と、商を決定するための商決定用セル（商決定回路系）
との間で冗長２進数の表現形式が異なっており、商決定
の前に変換が必要で、そのための変換回路が不可欠とな
り装置構成が複雑なものとなるばかりか、当該変換処理
による遅延によって、除算演算の処理時間の高速化の妨
げとなるなどの課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、冗長２進数を用いた除算をより高
速に処理できる除算装置を得ることを目的とする。
めになされたもので、冗長２進数を用いた除算をより高
速に処理できる除算装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の発明に係
る除算器は、部分剰余の計算と商ビットの符号判定のい
ずれにも、（−１，０，１）を（０１，００，１０）で
表す共通の冗長２進数を用いるようにしたものである。
る除算器は、部分剰余の計算と商ビットの符号判定のい
ずれにも、（−１，０，１）を（０１，００，１０）で
表す共通の冗長２進数を用いるようにしたものである。
【００１５】請求項２記載の発明に係る除算器は、冗長
２進化した（１，１）のビットペアを（０，０）のビッ
トペアに変換する変換手段を設けたものである。
２進化した（１，１）のビットペアを（０，０）のビッ
トペアに変換する変換手段を設けたものである。
【００１６】請求項３記載の発明に係る除算器は、商決
定回路を部分剰余の最上位と第２位の冗長２進数のゼロ
判定手段と、それらの判定結果によって制御されるセレ
クタ手段によって形成し、部分剰余の上位３ビット中の
商ビットの符号がわかるものの冗長２進数をそれらのセ
レクタ手段で選択し、それを判定結果として出力するよ
うにしたものである。
定回路を部分剰余の最上位と第２位の冗長２進数のゼロ
判定手段と、それらの判定結果によって制御されるセレ
クタ手段によって形成し、部分剰余の上位３ビット中の
商ビットの符号がわかるものの冗長２進数をそれらのセ
レクタ手段で選択し、それを判定結果として出力するよ
うにしたものである。
【００１７】請求項４記載の発明に係る除算器は、商決
定回路に部分剰余の第３位の冗長２進数のゼロ判定手段
も設け、３つのゼロ判定手段の判定結果の論理値に基づ
いて部分剰余の上位３ビットが０であることを示す判定
信号を出力するようにしたものである。
定回路に部分剰余の第３位の冗長２進数のゼロ判定手段
も設け、３つのゼロ判定手段の判定結果の論理値に基づ
いて部分剰余の上位３ビットが０であることを示す判定
信号を出力するようにしたものである。
【００１８】請求項５記載の発明に係る除算器は、冗長
２進加算器を、除数の冗長２進ビットの反転値ｅi +Ｌと
ｅi -Ｌの論理積およびその反転値を示す信号対を生成す
る第１の論理手段、部分剰余の冗長２進ビットの反転値
ｆi +Ｌとｆi -Ｌの論理積およびその反転値を示す信号対
を生成する第２の論理手段、除数の冗長２進ビットの反
転値の一方と部分剰余の冗長２進ビットの反転値の一方
との論理値に基づいた信号を生成する第３の論理手段、
除数の冗長２進ビットの反転値の他方と部分剰余の冗長
２進ビットの反転値の他方との論理積およびその反転値
を示す信号対ｌi Ｌとｌi Ｈを生成して次段に送出する
第４の論理手段、第２の論理手段の出力信号より、第１
の論理手段の出力に応じて相補な信号ｒi Ｈとｒi Ｌを
生成する第１のゲート手段、第１のゲート手段の出力信
号ｒi Ｈ、ｒi Ｌに応じて、前段の第４の論理手段から
の信号ｌi-1 Ｌ、ｌi-1 Ｈをそのまま、もしくは入れ替
えて出力する第２のゲート手段、第１のゲート手段の出
力信号ｒi Ｈ、ｒi Ｌに応じて、前段の第４の論理手段
からの信号ｌi-1 Ｌ、ｌi-1 Ｈ、あるいは第３の論理手
段の出力信号より、互いに相補な信号対βi Ｈ、βi Ｌ
を生成して次段に送出する第３のゲート手段、および、
前段の第３のゲート手段からの信号βi-1 Ｈ、βi-1 Ｌ
と、第２のゲート手段の出力信号より、当該冗長２進加
算器の加算出力の冗長２進ビットの反転値ｈi +Ｌ、ｈi -
Ｌを生成する第５の論理手段によって構成したものであ
る。
２進加算器を、除数の冗長２進ビットの反転値ｅi +Ｌと
ｅi -Ｌの論理積およびその反転値を示す信号対を生成す
る第１の論理手段、部分剰余の冗長２進ビットの反転値
ｆi +Ｌとｆi -Ｌの論理積およびその反転値を示す信号対
を生成する第２の論理手段、除数の冗長２進ビットの反
転値の一方と部分剰余の冗長２進ビットの反転値の一方
との論理値に基づいた信号を生成する第３の論理手段、
除数の冗長２進ビットの反転値の他方と部分剰余の冗長
２進ビットの反転値の他方との論理積およびその反転値
を示す信号対ｌi Ｌとｌi Ｈを生成して次段に送出する
第４の論理手段、第２の論理手段の出力信号より、第１
の論理手段の出力に応じて相補な信号ｒi Ｈとｒi Ｌを
生成する第１のゲート手段、第１のゲート手段の出力信
号ｒi Ｈ、ｒi Ｌに応じて、前段の第４の論理手段から
の信号ｌi-1 Ｌ、ｌi-1 Ｈをそのまま、もしくは入れ替
えて出力する第２のゲート手段、第１のゲート手段の出
力信号ｒi Ｈ、ｒi Ｌに応じて、前段の第４の論理手段
からの信号ｌi-1 Ｌ、ｌi-1 Ｈ、あるいは第３の論理手
段の出力信号より、互いに相補な信号対βi Ｈ、βi Ｌ
を生成して次段に送出する第３のゲート手段、および、
前段の第３のゲート手段からの信号βi-1 Ｈ、βi-1 Ｌ
と、第２のゲート手段の出力信号より、当該冗長２進加
算器の加算出力の冗長２進ビットの反転値ｈi +Ｌ、ｈi -
Ｌを生成する第５の論理手段によって構成したものであ
る。
【００１９】請求項６記載の発明に係る除算器は、第１
のゲート手段として、第１の論理手段の出力に応じて第
２の論理手段の相補な出力信号の一方を選択して、それ
より信号ｒi Ｈとその反転信号ｒi Ｌを生成するもの
を、第２のゲート手段として、前段の第４の論理手段か
らの信号対ｌi-1 Ｌ、ｌi-1 Ｈの一方を、第１のゲート
手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選択した信号と
その反転信号とを出力するものを、第３のゲート手段と
して、前段の第４の論理手段からの信号ｌi-1 Ｈあるい
は第３の論理手段が出力する信号の一方を、第１のゲー
ト手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選択し、それ
より信号βi Ｌとその反転信号βi Ｈを生成するものを
用いたものである。
のゲート手段として、第１の論理手段の出力に応じて第
２の論理手段の相補な出力信号の一方を選択して、それ
より信号ｒi Ｈとその反転信号ｒi Ｌを生成するもの
を、第２のゲート手段として、前段の第４の論理手段か
らの信号対ｌi-1 Ｌ、ｌi-1 Ｈの一方を、第１のゲート
手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選択した信号と
その反転信号とを出力するものを、第３のゲート手段と
して、前段の第４の論理手段からの信号ｌi-1 Ｈあるい
は第３の論理手段が出力する信号の一方を、第１のゲー
ト手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選択し、それ
より信号βi Ｌとその反転信号βi Ｈを生成するものを
用いたものである。
【００２０】請求項７記載の発明に係る除算器は、第１
および第２のゲート手段として、入力された相補の信号
をその出力位置を入れ替えて出力するものを用い、第３
の論理手段の出力信号を互いに相補な信号対として、第
３のゲート手段によって、この第３の論理手段の出力す
る信号対、または前段の第４の論理手段からの信号対ｌ
i-1 Ｌ、ｌi-1 Ｈのいずれか一方を選択し、それを信号
βi Ｈ、βi Ｌとして次段に出力するようにしたもので
ある。
および第２のゲート手段として、入力された相補の信号
をその出力位置を入れ替えて出力するものを用い、第３
の論理手段の出力信号を互いに相補な信号対として、第
３のゲート手段によって、この第３の論理手段の出力す
る信号対、または前段の第４の論理手段からの信号対ｌ
i-1 Ｌ、ｌi-1 Ｈのいずれか一方を選択し、それを信号
βi Ｈ、βi Ｌとして次段に出力するようにしたもので
ある。
【００２１】請求項８記載の発明に係る除算器は、冗長
２進加算器の第１〜第３のゲート手段をトランスミッシ
ョンゲートで形成したものである。
２進加算器の第１〜第３のゲート手段をトランスミッシ
ョンゲートで形成したものである。
【００２２】請求項９記載の発明に係る除算器は、冗長
２進加算器に、第３の論理手段とは異なる側の除数の冗
長２進ビットの反転値または部分剰余の冗長２進ビット
が入力される第８の論理手段、第４の論理手段とは異な
る側の除数の冗長２進ビットの反転値または部分剰余の
冗長２進ビットが入力され、その論理積およびその反転
値を示す信号対ｌsiＬ、ｌsiＨを生成する第９の論理手
段、第１のゲート手段の出力信号ｒi Ｈ、ｒi Ｌに応じ
て、前段の第９の論理手段からの信号ｌsi-1Ｌ、ｌsi-1
Ｈをそのまま、もしくは入れ替えて出力する第４のゲー
ト手段、前段の第９の論理手段からの信号ｌsi-1Ｌ、ｌ
si-1Ｈあるいは第８の論理手段の出力信号より、第１の
ゲート手段の出力信号ｒi Ｈ、ｒi Ｌに応じて互いに相
補な信号対βsiＨ、βsiＬを生成して次段に送出するす
る第５のゲート手段、および、前段の第５のゲート手段
からの信号βsi-1Ｈ、βsi-1Ｌと第４のゲート手段の出
力信号より、減算出力の冗長２進ビットの反転値ｈsi +
Ｌ、ｈsi -Ｌを生成する第１０の論理手段を付加して冗
長２進加減算器を形成したものである。
２進加算器に、第３の論理手段とは異なる側の除数の冗
長２進ビットの反転値または部分剰余の冗長２進ビット
が入力される第８の論理手段、第４の論理手段とは異な
る側の除数の冗長２進ビットの反転値または部分剰余の
冗長２進ビットが入力され、その論理積およびその反転
値を示す信号対ｌsiＬ、ｌsiＨを生成する第９の論理手
段、第１のゲート手段の出力信号ｒi Ｈ、ｒi Ｌに応じ
て、前段の第９の論理手段からの信号ｌsi-1Ｌ、ｌsi-1
Ｈをそのまま、もしくは入れ替えて出力する第４のゲー
ト手段、前段の第９の論理手段からの信号ｌsi-1Ｌ、ｌ
si-1Ｈあるいは第８の論理手段の出力信号より、第１の
ゲート手段の出力信号ｒi Ｈ、ｒi Ｌに応じて互いに相
補な信号対βsiＨ、βsiＬを生成して次段に送出するす
る第５のゲート手段、および、前段の第５のゲート手段
からの信号βsi-1Ｈ、βsi-1Ｌと第４のゲート手段の出
力信号より、減算出力の冗長２進ビットの反転値ｈsi +
Ｌ、ｈsi -Ｌを生成する第１０の論理手段を付加して冗
長２進加減算器を形成したものである。
【００２３】請求項１０記載の発明に係る除算器は、冗
長２進加算減器の第３および第８の論理手段の出力信号
をそれぞれ相補なものとし、第１、第２および第４のゲ
ート手段を、入力された信号対をその出力位置を入れ替
えて出力するトランスミッションゲートで、第３および
第５のゲート手段を、第３あるいは第８の論理手段の出
力信号対と前段からの信号対ｌai-1Ｌ、ｌai-1Ｈ、また
はｌsi-1Ｌ、ｌsi-1Ｈとの切り替えを行うトランスミッ
ションゲートで形成したものである。
長２進加算減器の第３および第８の論理手段の出力信号
をそれぞれ相補なものとし、第１、第２および第４のゲ
ート手段を、入力された信号対をその出力位置を入れ替
えて出力するトランスミッションゲートで、第３および
第５のゲート手段を、第３あるいは第８の論理手段の出
力信号対と前段からの信号対ｌai-1Ｌ、ｌai-1Ｈ、また
はｌsi-1Ｌ、ｌsi-1Ｈとの切り替えを行うトランスミッ
ションゲートで形成したものである。
【００２４】請求項１１記載の発明に係る除算器は、商
決定回路からの制御信号によって加算動作と減算動作の
切り替えが行われる動作切替機能付冗長２進加算器に
て、冗長２進加算器と冗長２進減算器を代替したもので
ある。
決定回路からの制御信号によって加算動作と減算動作の
切り替えが行われる動作切替機能付冗長２進加算器に
て、冗長２進加算器と冗長２進減算器を代替したもので
ある。
【００２５】請求項１２記載の発明に係る除算器は、冗
長２進加算器に、その入力の一方の冗長２進数のビット
ペアを商決定回路からの制御信号で入れ替える信号経路
入替器を付加したものを動作切替機能付冗長２進加算器
として用いたものである。
長２進加算器に、その入力の一方の冗長２進数のビット
ペアを商決定回路からの制御信号で入れ替える信号経路
入替器を付加したものを動作切替機能付冗長２進加算器
として用いたものである。
【００２６】請求項１３記載の発明に係る除算器は、そ
の動作切替機能付冗長２進加算器として、第３の論理手
段と第１１の論理手段によって、除数と部分剰余の冗長
２進ビットの反転信号から加算用の信号ｋaiＬとｌaiＬ
を生成するとともに、第８の論理手段と第１２の論理手
段に、除数または部分剰余の冗長２進ビットの反転信号
の一方を、第３の論理手段と第１１の論理手段とは入れ
替えて入力して減算用の信号ｋsiＬとｌsiＬを生成し、
信号経路選択手段によって、信号ｋaiＬとｋsiＬの一方
を選択して第３のゲート手段に入力するとともに、信号
ｌaiＬとｌsiＬの一方を選択し、それをその反転信号と
ともに次段へ送出する機能を有するものを用いるように
したものである。
の動作切替機能付冗長２進加算器として、第３の論理手
段と第１１の論理手段によって、除数と部分剰余の冗長
２進ビットの反転信号から加算用の信号ｋaiＬとｌaiＬ
を生成するとともに、第８の論理手段と第１２の論理手
段に、除数または部分剰余の冗長２進ビットの反転信号
の一方を、第３の論理手段と第１１の論理手段とは入れ
替えて入力して減算用の信号ｋsiＬとｌsiＬを生成し、
信号経路選択手段によって、信号ｋaiＬとｋsiＬの一方
を選択して第３のゲート手段に入力するとともに、信号
ｌaiＬとｌsiＬの一方を選択し、それをその反転信号と
ともに次段へ送出する機能を有するものを用いるように
したものである。
【００２７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による除
算装置の要部を示したブロック図であり、冗長２進除算
器アレイの第ｊ列目の構成を示している。図において、
１は２つの数が減算を形成するペアで定義される冗長２
進数、すなわち、−１を（０，１）で、０を（０，０）
で、＋１を（１，０）で表した３値の冗長２進数による
第（ｊ−１）番目の部分剰余について、その上位３ビッ
トより商ビットの符号を判定する商決定回路である。な
お、第（ｊ−１）番目の部分剰余の初期値は通常の２進
数による被除数である。２は上記冗長２進数による第
（ｊ−１）番目の部分剰余に上記冗長２進数による除数
を加算する冗長２進加算器であり、３は上記冗長２進数
による第（ｊ−１）番目の部分剰余から上記冗長２進数
による除数を減算する冗長２進減算器である。４は商決
定回路１の出力に基づいて、冗長２進加算器２の出力、
入力された第（ｊ−１）番目の部分剰余をそのまま、も
しくは冗長２進減算器３の出力のいずれかを選択し、第
ｊ番目の部分剰余として出力する選択回路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による除
算装置の要部を示したブロック図であり、冗長２進除算
器アレイの第ｊ列目の構成を示している。図において、
１は２つの数が減算を形成するペアで定義される冗長２
進数、すなわち、−１を（０，１）で、０を（０，０）
で、＋１を（１，０）で表した３値の冗長２進数による
第（ｊ−１）番目の部分剰余について、その上位３ビッ
トより商ビットの符号を判定する商決定回路である。な
お、第（ｊ−１）番目の部分剰余の初期値は通常の２進
数による被除数である。２は上記冗長２進数による第
（ｊ−１）番目の部分剰余に上記冗長２進数による除数
を加算する冗長２進加算器であり、３は上記冗長２進数
による第（ｊ−１）番目の部分剰余から上記冗長２進数
による除数を減算する冗長２進減算器である。４は商決
定回路１の出力に基づいて、冗長２進加算器２の出力、
入力された第（ｊ−１）番目の部分剰余をそのまま、も
しくは冗長２進減算器３の出力のいずれかを選択し、第
ｊ番目の部分剰余として出力する選択回路である。
【００２８】次に動作について説明する。この場合、第
ｊ番目の部分剰余を求めるために必要な演算、すなわち
第（ｊ−１）番目の部分剰余への除数の加算、第（ｊ−
１）番目の部分剰余からの除数の減算と、第（ｊ−１）
番目の部分剰余から求める選択信号の生成、すなわち商
決定回路１による符号判定を平行して実行し、商決定回
路１にて生成された制御信号によって選択回路４を駆動
し、冗長２進加算器２の出力、冗長２進減算器３の出
力、あるいは第（ｊ−１）番目の部分剰余そのもののい
ずれか１つを選択して第ｊ番目の部分剰余として出力す
る。なお、商決定回路１の出力はこのように選択回路４
の選択信号として用いられるとともに、商のデータ型変
換回路（図示省略）に送られて２進数に変換され、商と
して出力される。また、選択回路４で選択出力された第
ｊ番目の部分剰余は、図１と同様に構成された第（ｊ＋
１）番目の冗長２進除算器アレイにて同様に処理され
る。
ｊ番目の部分剰余を求めるために必要な演算、すなわち
第（ｊ−１）番目の部分剰余への除数の加算、第（ｊ−
１）番目の部分剰余からの除数の減算と、第（ｊ−１）
番目の部分剰余から求める選択信号の生成、すなわち商
決定回路１による符号判定を平行して実行し、商決定回
路１にて生成された制御信号によって選択回路４を駆動
し、冗長２進加算器２の出力、冗長２進減算器３の出
力、あるいは第（ｊ−１）番目の部分剰余そのもののい
ずれか１つを選択して第ｊ番目の部分剰余として出力す
る。なお、商決定回路１の出力はこのように選択回路４
の選択信号として用いられるとともに、商のデータ型変
換回路（図示省略）に送られて２進数に変換され、商と
して出力される。また、選択回路４で選択出力された第
ｊ番目の部分剰余は、図１と同様に構成された第（ｊ＋
１）番目の冗長２進除算器アレイにて同様に処理され
る。
【００２９】ここで、この発明で用いる冗長２進数は前
述のように、２つの数が減算を形成するペアで定義され
るもので、−１を（０，１）で、０を（０，０）で、＋
１を（１，０）で表した３値の冗長２進表現がとられて
おり、この発明の特長は、当該除算器装置の内部演算に
際して、一貫してこの冗長２進数を用いたことにある。
なお、被除数に関しては第１番目の部分剰余の演算終了
後に上記冗長２進数に変換されることとなるが、除数に
ついては演算前に変換を行う必要がある。ここで、数値
ＸはＸ＝２Ｘ−Ｘで表すことができるので、除数を２Ｘ
−Ｘの形で冗長２進表現に変換すれば、上記冗長２進数
に変換することができる。また、２進数は１ビット左シ
フトすれば２倍されたことになるので、通常の２進表現
の除数をＸbin 、冗長２進表現の除数をＸrbとすると、
Ｘrbの各ビットは１ビット左シフトしたＸbin （すなわ
ち２Ｘbin ）とシフトしないままのＸbin のビットペア
で構成されることになる。なお、Ｘrbのビットペアが
（１，１）になる場合には変換手段を設けてそれを
（０，０）に変換する。このＸrbのビットペア（１，
１）の（０，０）への変換は、繰り返し除算の第１回目
のみにしか影響しないので、除算装置全体の遅延の増加
としては極めて小さい。
述のように、２つの数が減算を形成するペアで定義され
るもので、−１を（０，１）で、０を（０，０）で、＋
１を（１，０）で表した３値の冗長２進表現がとられて
おり、この発明の特長は、当該除算器装置の内部演算に
際して、一貫してこの冗長２進数を用いたことにある。
なお、被除数に関しては第１番目の部分剰余の演算終了
後に上記冗長２進数に変換されることとなるが、除数に
ついては演算前に変換を行う必要がある。ここで、数値
ＸはＸ＝２Ｘ−Ｘで表すことができるので、除数を２Ｘ
−Ｘの形で冗長２進表現に変換すれば、上記冗長２進数
に変換することができる。また、２進数は１ビット左シ
フトすれば２倍されたことになるので、通常の２進表現
の除数をＸbin 、冗長２進表現の除数をＸrbとすると、
Ｘrbの各ビットは１ビット左シフトしたＸbin （すなわ
ち２Ｘbin ）とシフトしないままのＸbin のビットペア
で構成されることになる。なお、Ｘrbのビットペアが
（１，１）になる場合には変換手段を設けてそれを
（０，０）に変換する。このＸrbのビットペア（１，
１）の（０，０）への変換は、繰り返し除算の第１回目
のみにしか影響しないので、除算装置全体の遅延の増加
としては極めて小さい。
【００３０】図２は部分剰余の計算に用いる冗長２進加
算器２の１ビット分の回路例を示すブロック図である。
図において、１１は除数の冗長２進ビットの反転値ｅi +
Ｌとｅi -Ｌの論理積およびその反転値を示す信号対を生
成する第１の論理手段であり、１２は部分剰余の冗長２
進ビットの反転値ｆi +Ｌとｆi -Ｌの論理積およびその反
転値を示す信号対を生成する第２の論理手段である。１
３は除数の冗長２進ビットｅi +Ｌと部分剰余の冗長２進
ビットｆi +Ｌの否定論理積を示す信号を生成する第３の
論理手段であり、１４は除数の冗長２進ビットｅi -Ｌと
部分剰余の冗長２進ビットｆi -Ｌの論理積およびその反
転値を示す信号対ｌi Ｌ、ｌi Ｈを生成する第４の論理
手段である。１５は第１の論理手段１１の出力に応答し
て第２の論理手段１２の出力する信号対の一方を選択す
るＣＭＯＳトランスミッションゲートを有して、選択さ
れた信号の真および補を示す互いに相補な１対の信号ｒ
iＨ、ｒi Ｌを生成する第１のゲート手段である。
算器２の１ビット分の回路例を示すブロック図である。
図において、１１は除数の冗長２進ビットの反転値ｅi +
Ｌとｅi -Ｌの論理積およびその反転値を示す信号対を生
成する第１の論理手段であり、１２は部分剰余の冗長２
進ビットの反転値ｆi +Ｌとｆi -Ｌの論理積およびその反
転値を示す信号対を生成する第２の論理手段である。１
３は除数の冗長２進ビットｅi +Ｌと部分剰余の冗長２進
ビットｆi +Ｌの否定論理積を示す信号を生成する第３の
論理手段であり、１４は除数の冗長２進ビットｅi -Ｌと
部分剰余の冗長２進ビットｆi -Ｌの論理積およびその反
転値を示す信号対ｌi Ｌ、ｌi Ｈを生成する第４の論理
手段である。１５は第１の論理手段１１の出力に応答し
て第２の論理手段１２の出力する信号対の一方を選択す
るＣＭＯＳトランスミッションゲートを有して、選択さ
れた信号の真および補を示す互いに相補な１対の信号ｒ
iＨ、ｒi Ｌを生成する第１のゲート手段である。
【００３１】１６はこの第１のゲート手段１５の出力す
る信号ｒi Ｈ、ｒi Ｌに応答して、前段（第（ｉ−１）
ビット）の第４の論理手段１４より送られてきた相補な
信号ｌi-1 Ｌ、ｌi-1 Ｈの一方を選択するＣＭＯＳトラ
ンスミッションゲートを有し、選択された信号の真およ
び補を示す相補な１対の信号を生成する第２のゲート手
段である。１７は第１のゲート手段１５より出力される
信号ｒi Ｈ、ｒi Ｌに応答して、前段の第４の論理手段
１４より送られてきた相補な信号ｌi-1 Ｈと第３の論理
手段１３の出力のいずれか一方を選択するＣＭＯＳトラ
ンスミッションゲートを有し、選択された信号の真およ
び補を示す相補な１対の信号βi Ｈ、βi Ｌを生成する
第３のゲート手段である。１８は前段の第３のゲート手
段１７より送られてきた信号βi-1 Ｈおよびβi-1 Ｌと
第２のゲート手段１６の互いに相補な１対の出力信号と
の否定論理積をとって、当該冗長２進加算器２の加算出
力の冗長２進ビットの反転値ｈi +Ｌ、ｈi -Ｌを生成する
第５の論理手段である。
る信号ｒi Ｈ、ｒi Ｌに応答して、前段（第（ｉ−１）
ビット）の第４の論理手段１４より送られてきた相補な
信号ｌi-1 Ｌ、ｌi-1 Ｈの一方を選択するＣＭＯＳトラ
ンスミッションゲートを有し、選択された信号の真およ
び補を示す相補な１対の信号を生成する第２のゲート手
段である。１７は第１のゲート手段１５より出力される
信号ｒi Ｈ、ｒi Ｌに応答して、前段の第４の論理手段
１４より送られてきた相補な信号ｌi-1 Ｈと第３の論理
手段１３の出力のいずれか一方を選択するＣＭＯＳトラ
ンスミッションゲートを有し、選択された信号の真およ
び補を示す相補な１対の信号βi Ｈ、βi Ｌを生成する
第３のゲート手段である。１８は前段の第３のゲート手
段１７より送られてきた信号βi-1 Ｈおよびβi-1 Ｌと
第２のゲート手段１６の互いに相補な１対の出力信号と
の否定論理積をとって、当該冗長２進加算器２の加算出
力の冗長２進ビットの反転値ｈi +Ｌ、ｈi -Ｌを生成する
第５の論理手段である。
【００３２】次に動作について説明する。当該冗長２進
加算器２に入力された部分剰余の冗長２進ビットの反転
値ｆi +Ｌとｆi -Ｌは第２の論理手段１２のＮＡＮＤゲー
トにて受け取られ、このＮＡＮＤゲートによる否定論理
積とインバータによるその反転値を示す信号が第１のゲ
ート手段１５に入力される。この第１のゲート手段１５
を形成しているＣＭＯＳトランスミッションゲートは、
除数の冗長２進ビットｅi +Ｌおよびｅi -Ｌを受け取った
第１の論理手段１１のＮＡＮＤゲートの出力とインバー
タによるその反転値によって制御され、第２の論理手段
１２より受け取った相補な信号の一方を選択し、それを
そのまま信号ｒi Ｈとして、またそれをインバータで反
転させたものを信号ｒi Ｌとして第２のゲート手段１６
および第３のゲート手段１７に出力する。
加算器２に入力された部分剰余の冗長２進ビットの反転
値ｆi +Ｌとｆi -Ｌは第２の論理手段１２のＮＡＮＤゲー
トにて受け取られ、このＮＡＮＤゲートによる否定論理
積とインバータによるその反転値を示す信号が第１のゲ
ート手段１５に入力される。この第１のゲート手段１５
を形成しているＣＭＯＳトランスミッションゲートは、
除数の冗長２進ビットｅi +Ｌおよびｅi -Ｌを受け取った
第１の論理手段１１のＮＡＮＤゲートの出力とインバー
タによるその反転値によって制御され、第２の論理手段
１２より受け取った相補な信号の一方を選択し、それを
そのまま信号ｒi Ｈとして、またそれをインバータで反
転させたものを信号ｒi Ｌとして第２のゲート手段１６
および第３のゲート手段１７に出力する。
【００３３】これらの信号ｒi Ｈおよびｒi Ｌを受けた
第２のゲート手段１６では、ＣＭＯＳトランスミッショ
ンゲートが当該信号ｒi Ｈ、ｒi Ｌによって制御され、
前段（第（ｉ−１）ビット）の第４の論理手段１４が発
生した信号ｌi-1 Ｈとｌi-1Ｌのいずれか一方を選択
し、その選択された信号とインバータによる当該信号の
反転信号を第５の論理手段１８に送出する。第５の論理
手段１８では、この第２のゲート手段１２の補の出力信
号と前段の第３のゲート手段１７からのβi-1 Ｈとの否
定論理積をとって、当該冗長２進加算器２の加算出力の
冗長２進ビットの反転値ｈi +Ｌを生成するとともに、第
２のゲート手段１６の真の出力信号と前段の第３のゲー
ト手段１７からのβi-1 Ｌとの否定論理積をとって、当
該冗長２進加算器２の加算出力の冗長２進ビットの反転
値ｈi -Ｌを生成し、それを選択回路４に出力する。
第２のゲート手段１６では、ＣＭＯＳトランスミッショ
ンゲートが当該信号ｒi Ｈ、ｒi Ｌによって制御され、
前段（第（ｉ−１）ビット）の第４の論理手段１４が発
生した信号ｌi-1 Ｈとｌi-1Ｌのいずれか一方を選択
し、その選択された信号とインバータによる当該信号の
反転信号を第５の論理手段１８に送出する。第５の論理
手段１８では、この第２のゲート手段１２の補の出力信
号と前段の第３のゲート手段１７からのβi-1 Ｈとの否
定論理積をとって、当該冗長２進加算器２の加算出力の
冗長２進ビットの反転値ｈi +Ｌを生成するとともに、第
２のゲート手段１６の真の出力信号と前段の第３のゲー
ト手段１７からのβi-1 Ｌとの否定論理積をとって、当
該冗長２進加算器２の加算出力の冗長２進ビットの反転
値ｈi -Ｌを生成し、それを選択回路４に出力する。
【００３４】また、除数の冗長２進ビットｅi -Ｌと部分
剰余の冗長２進ビットｆi -Ｌは第４の論理手段１４にも
入力され、そのＮＡＮＤゲートにてそれら両者の否定論
理積をとることによって信号ｌi Ｌが生成され、それが
インバータで反転された信号ｌi Ｈとともに次段（第
（ｉ＋１）ビット）に送出される。さらに、除数の冗長
２進ビットｅi +Ｌと部分剰余の冗長２進ビットｆi +Ｌは
第３の論理手段１３にも入力され、それらの否定論理積
によって生成された信号が第３のゲート手段１７に入力
される。この第３のゲート手段１７のＣＭＯＳトランス
ミッションゲートは第１のゲート手段１５より出力され
る信号ｒi Ｈ、ｒi Ｌに応じて、この第３の論理手段１
３からの信号あるいは前段（第（ｉ−１）ビット）の第
４の論理手段１４からの信号ｌi-1 Ｈのいずれか一方を
選択して、信号βi Ｌとそれをインバータで反転した信
号βi Ｈとを生成し、それらを次段に送出する。
剰余の冗長２進ビットｆi -Ｌは第４の論理手段１４にも
入力され、そのＮＡＮＤゲートにてそれら両者の否定論
理積をとることによって信号ｌi Ｌが生成され、それが
インバータで反転された信号ｌi Ｈとともに次段（第
（ｉ＋１）ビット）に送出される。さらに、除数の冗長
２進ビットｅi +Ｌと部分剰余の冗長２進ビットｆi +Ｌは
第３の論理手段１３にも入力され、それらの否定論理積
によって生成された信号が第３のゲート手段１７に入力
される。この第３のゲート手段１７のＣＭＯＳトランス
ミッションゲートは第１のゲート手段１５より出力され
る信号ｒi Ｈ、ｒi Ｌに応じて、この第３の論理手段１
３からの信号あるいは前段（第（ｉ−１）ビット）の第
４の論理手段１４からの信号ｌi-1 Ｈのいずれか一方を
選択して、信号βi Ｌとそれをインバータで反転した信
号βi Ｈとを生成し、それらを次段に送出する。
【００３５】ここで、この発明の除算装置における冗長
２進加算器２での冗長２進数の表現は、２つの数が減算
を形成するペアで定義される、−１を（０，１）、０を
（０，０）、＋１を（１，０）でそれぞれ表した３値で
表現されている。このような冗長２進数の系では冗長２
進を形成するビットペアを入れ替えることで正負が反転
するため、加算器を減算器として動作させたい場合に
は、入力信号中のいずれか一方のビットペアの接続を入
れ替えるだけでよい。したがって、図１に示した冗長２
進減算器３は、入力される除数または部分剰余の冗長２
進ビットの反転値ｅi +Ｌ、ｅi -Ｌあるいはｆi +Ｌ、ｆi -
Ｌのいずれか一方を入れ替えるだけで、上記冗長２進加
算器２と回路構成上は同じものとなる。
２進加算器２での冗長２進数の表現は、２つの数が減算
を形成するペアで定義される、−１を（０，１）、０を
（０，０）、＋１を（１，０）でそれぞれ表した３値で
表現されている。このような冗長２進数の系では冗長２
進を形成するビットペアを入れ替えることで正負が反転
するため、加算器を減算器として動作させたい場合に
は、入力信号中のいずれか一方のビットペアの接続を入
れ替えるだけでよい。したがって、図１に示した冗長２
進減算器３は、入力される除数または部分剰余の冗長２
進ビットの反転値ｅi +Ｌ、ｅi -Ｌあるいはｆi +Ｌ、ｆi -
Ｌのいずれか一方を入れ替えるだけで、上記冗長２進加
算器２と回路構成上は同じものとなる。
【００３６】図３は入力された第（ｊ−１）番目の部分
剰余の冗長２進数ＲＢin〈０〉〜ＲＢin〈ｎ〉につい
て、その上位３ビットＲＢin〈０〉〜ＲＢin〈２〉から
商ビットの符号を判定し、その判定結果ＲＢquotのビッ
トペア（ＲＢquotＰＨ，ＲＢquotＮＨ）を出力する商決
定回路１の回路例を示すブロック図である。ここで、Ｒ
Ｂin〈ｉ〉は（ＲＢinＰＨ〈ｉ〉，ＲＢinＮＨ〈ｉ〉）
からなるビットペアであり、ＲＢinＰＬ〈ｉ〉はＲＢin
ＰＨ〈ｉ〉の反転値、ＲＢinＮＬ〈ｉ〉はＲＢinＮＨ
〈ｉ〉の反転値である。
剰余の冗長２進数ＲＢin〈０〉〜ＲＢin〈ｎ〉につい
て、その上位３ビットＲＢin〈０〉〜ＲＢin〈２〉から
商ビットの符号を判定し、その判定結果ＲＢquotのビッ
トペア（ＲＢquotＰＨ，ＲＢquotＮＨ）を出力する商決
定回路１の回路例を示すブロック図である。ここで、Ｒ
Ｂin〈ｉ〉は（ＲＢinＰＨ〈ｉ〉，ＲＢinＮＨ〈ｉ〉）
からなるビットペアであり、ＲＢinＰＬ〈ｉ〉はＲＢin
ＰＨ〈ｉ〉の反転値、ＲＢinＮＬ〈ｉ〉はＲＢinＮＨ
〈ｉ〉の反転値である。
【００３７】図において、３１は最上位の冗長２進数Ｒ
Ｂin〈０〉のゼロ判定を行って、そのビットペアＲＢin
ＰＬ〈０〉とＲＢinＮＬ〈０〉の論理積およびその反転
値を示す信号対を生成する第１のゼロ判定手段であり、
３２は第２位の冗長２進数ＲＢin〈１〉のゼロ判定を行
って、そのビットペアＲＢinＰＬ〈１〉とＲＢinＮＬ
〈１〉の論理積およびその反転値を示す信号対を生成す
る第２のゼロ判定手段である。３３はこの第２のゼロ判
定手段３２より出力される信号対に応じて、第２位の冗
長２進数ＲＢin〈１〉あるいは第３位の冗長２進数ＲＢ
in〈２〉のいずれか一方を選択する第１のセレクタ手段
であり、３４はこの第１のセレクタ手段３３による選択
出力あるいは最上位の冗長２進数ＲＢin〈０〉のいずれ
か一方を、第１のゼロ判定手段３１より出力される信号
対に応じて選択し、それを判定結果のビットペアＲＢqu
otＰＨ、ＲＢquotＮＨとして出力する第２のセレクタ手
段である。
Ｂin〈０〉のゼロ判定を行って、そのビットペアＲＢin
ＰＬ〈０〉とＲＢinＮＬ〈０〉の論理積およびその反転
値を示す信号対を生成する第１のゼロ判定手段であり、
３２は第２位の冗長２進数ＲＢin〈１〉のゼロ判定を行
って、そのビットペアＲＢinＰＬ〈１〉とＲＢinＮＬ
〈１〉の論理積およびその反転値を示す信号対を生成す
る第２のゼロ判定手段である。３３はこの第２のゼロ判
定手段３２より出力される信号対に応じて、第２位の冗
長２進数ＲＢin〈１〉あるいは第３位の冗長２進数ＲＢ
in〈２〉のいずれか一方を選択する第１のセレクタ手段
であり、３４はこの第１のセレクタ手段３３による選択
出力あるいは最上位の冗長２進数ＲＢin〈０〉のいずれ
か一方を、第１のゼロ判定手段３１より出力される信号
対に応じて選択し、それを判定結果のビットペアＲＢqu
otＰＨ、ＲＢquotＮＨとして出力する第２のセレクタ手
段である。
【００３８】次に動作について説明する。第１のゼロ判
定手段３１において、最上位の冗長２進数ＲＢin〈０〉
が（０，０）であるか否か、すなわちそのビットペアＲ
ＢinＰＬ〈０〉およびＲＢinＮＬ〈０〉がともに１であ
るかを判定する。両者がともに１でなければ、当該ビッ
トにおいて商ビットの符号がわかるので、第２のセレク
タ手段３４のゲートが第１のゼロ判定手段３１の出力す
る信号対によって選択され、判定結果ＲＢquotのビット
ペアＲＢquotＰＨ、ＲＢquotＮＨとして、最上位の冗長
２進数ＲＢin〈０〉のビットペアＲＢinＰＬ〈０〉およ
びＲＢinＮＬ〈０〉の反転値を出力する。なお、最上位
の冗長２進数ＲＢin〈０〉が（０，０）であれば、すな
わちそのビットペアＲＢinＰＬ〈０〉とＲＢinＮＬ
〈０〉がともに１であれば、第２のセレクタ手段３４の
ゲートは第１のゼロ判定手段３１は出力信号対によっ
て、第１のセレクタ手段３３の出力側が選択される。
定手段３１において、最上位の冗長２進数ＲＢin〈０〉
が（０，０）であるか否か、すなわちそのビットペアＲ
ＢinＰＬ〈０〉およびＲＢinＮＬ〈０〉がともに１であ
るかを判定する。両者がともに１でなければ、当該ビッ
トにおいて商ビットの符号がわかるので、第２のセレク
タ手段３４のゲートが第１のゼロ判定手段３１の出力す
る信号対によって選択され、判定結果ＲＢquotのビット
ペアＲＢquotＰＨ、ＲＢquotＮＨとして、最上位の冗長
２進数ＲＢin〈０〉のビットペアＲＢinＰＬ〈０〉およ
びＲＢinＮＬ〈０〉の反転値を出力する。なお、最上位
の冗長２進数ＲＢin〈０〉が（０，０）であれば、すな
わちそのビットペアＲＢinＰＬ〈０〉とＲＢinＮＬ
〈０〉がともに１であれば、第２のセレクタ手段３４の
ゲートは第１のゼロ判定手段３１は出力信号対によっ
て、第１のセレクタ手段３３の出力側が選択される。
【００３９】そのとき、第２のゼロ判定手段３２は第２
位の冗長２進数ＲＢin〈１〉が（０，０）であるか否
か、すなわちそのビットペアＲＢinＰＬ〈１〉およびＲ
ＢinＮＬ〈１〉がともに１であるかを判定している。そ
の結果、両者がともに１でなければ、当該ビットにおい
て商ビットの符号がわかるので、第２のゼロ判定手段３
２は出力する信号対によって第１のセレクタ手段３３の
ゲートを選択し、第２位の冗長２進数ＲＢin〈１〉のビ
ットペアＲＢinＰＬ〈１〉とＲＢinＮＬ〈１〉の反転値
を、第２のセレクタ手段３４を経由して、判定結果ＲＢ
quotのビットペアＲＢquotＰＨ、ＲＢquotＮＨとして出
力する。
位の冗長２進数ＲＢin〈１〉が（０，０）であるか否
か、すなわちそのビットペアＲＢinＰＬ〈１〉およびＲ
ＢinＮＬ〈１〉がともに１であるかを判定している。そ
の結果、両者がともに１でなければ、当該ビットにおい
て商ビットの符号がわかるので、第２のゼロ判定手段３
２は出力する信号対によって第１のセレクタ手段３３の
ゲートを選択し、第２位の冗長２進数ＲＢin〈１〉のビ
ットペアＲＢinＰＬ〈１〉とＲＢinＮＬ〈１〉の反転値
を、第２のセレクタ手段３４を経由して、判定結果ＲＢ
quotのビットペアＲＢquotＰＨ、ＲＢquotＮＨとして出
力する。
【００４０】なお、第２位の冗長２進数ＲＢin〈１〉の
ビットペアＲＢinＰＬ〈１〉とＲＢinＮＬ〈１〉がとも
に１であれば、第１のセレクタ手段３３のゲートは第２
のゼロ判定手段３２は出力信号対によって、第３位の冗
長２進数ＲＢin〈２〉のビットペアＲＢinＰＬ〈２〉と
ＲＢinＮＬ〈２〉の反転値が第２のセレクタ手段３４を
経由して、判定結果ＲＢquotのビットペアＲＢquotＰ
Ｈ、ＲＢquotＮＨとして出力される。そのとき、第３位
の冗長２進数ＲＢin〈２〉が（０，０）、すなわちその
ビットペアＲＢinＰＬ〈２〉とＲＢinＮＬ〈２〉がとも
に１であれば、判定結果ＲＢquotのビットペアＲＢquot
ＰＨ、ＲＢquotＮＨがともに０となるため符号判定はで
きないが、これはそのままゼロとして扱われる。
ビットペアＲＢinＰＬ〈１〉とＲＢinＮＬ〈１〉がとも
に１であれば、第１のセレクタ手段３３のゲートは第２
のゼロ判定手段３２は出力信号対によって、第３位の冗
長２進数ＲＢin〈２〉のビットペアＲＢinＰＬ〈２〉と
ＲＢinＮＬ〈２〉の反転値が第２のセレクタ手段３４を
経由して、判定結果ＲＢquotのビットペアＲＢquotＰ
Ｈ、ＲＢquotＮＨとして出力される。そのとき、第３位
の冗長２進数ＲＢin〈２〉が（０，０）、すなわちその
ビットペアＲＢinＰＬ〈２〉とＲＢinＮＬ〈２〉がとも
に１であれば、判定結果ＲＢquotのビットペアＲＢquot
ＰＨ、ＲＢquotＮＨがともに０となるため符号判定はで
きないが、これはそのままゼロとして扱われる。
【００４１】このように、２つの数が減算を形成するペ
アで定義される冗長２進数、すなわち、（−１，０，
１）を（０１，００，１０）で表した３値の冗長２進表
現では符号の判定が容易であるため、図３に示すそれを
用いた商決定回路１は簡略化され高速となる。なお、図
３の回路はクリティカルパスの論理段数が５段であり、
パスゲート、インバータ、２入力ＮＡＮＤゲートの高速
なゲートのみで構成されている。また、図２に示した部
分剰余の計算に用いる冗長２進加算器２も、この商決定
回路１とともに上記冗長２進系で構成されているので、
両者の間で表現形式の変換を行う必要もない。なお、冗
長２進加算器２および冗長２進減算器３が高速に動作す
ることから、この商決定回路１と選択回路４からなる系
が当該除算装置のクリティカルパスになるので、商決定
に要する遅延は非常に重要である。
アで定義される冗長２進数、すなわち、（−１，０，
１）を（０１，００，１０）で表した３値の冗長２進表
現では符号の判定が容易であるため、図３に示すそれを
用いた商決定回路１は簡略化され高速となる。なお、図
３の回路はクリティカルパスの論理段数が５段であり、
パスゲート、インバータ、２入力ＮＡＮＤゲートの高速
なゲートのみで構成されている。また、図２に示した部
分剰余の計算に用いる冗長２進加算器２も、この商決定
回路１とともに上記冗長２進系で構成されているので、
両者の間で表現形式の変換を行う必要もない。なお、冗
長２進加算器２および冗長２進減算器３が高速に動作す
ることから、この商決定回路１と選択回路４からなる系
が当該除算装置のクリティカルパスになるので、商決定
に要する遅延は非常に重要である。
【００４２】選択回路４は商決定回路１の出力結果すな
わち、商ビットが正の場合、負の場合、ゼロの場合の３
条件によって動作し、冗長２進加算器２の出力、冗長２
進減算器３の出力、および第（ｊ−１）番目の部分剰余
そのままのうちのいずれか１つを第ｊ番目の部分剰余と
して選択するものである。まず商決定回路１の出力ＲＢ
quotＮＨが論理値１を出力する場合に商ビットは正とな
り、そのときＲＢｑｕｏｔＰＨとＲＢｑｕｏｔＮＨが同
時に１になることはないので、ＲＢquotＰＨはそのまま
「商ビットが正である」ことを判定する信号として使え
る。同様に、商決定回路１の出力ＲＢquotＮＨが論理値
１を出力する場合に商ビットは負となり、そのときＲＢ
quotＰＨとＲＢquotＮＨが同時に１になることはないの
で、ＲＢquotＰＨはそのまま「商ビットが負である」こ
とを判定する信号として使える。選択回路４はこの商決
定回路１からの判定結果ＲＢquotが、「商ビットが正で
ある」を示すものであれば冗長２進減算器３の出力を、
「商ビットが負である」を示すものであれば冗長２進加
算器２の出力をそれぞれ選択し、第ｊ番目の部分剰余と
して出力する。
わち、商ビットが正の場合、負の場合、ゼロの場合の３
条件によって動作し、冗長２進加算器２の出力、冗長２
進減算器３の出力、および第（ｊ−１）番目の部分剰余
そのままのうちのいずれか１つを第ｊ番目の部分剰余と
して選択するものである。まず商決定回路１の出力ＲＢ
quotＮＨが論理値１を出力する場合に商ビットは正とな
り、そのときＲＢｑｕｏｔＰＨとＲＢｑｕｏｔＮＨが同
時に１になることはないので、ＲＢquotＰＨはそのまま
「商ビットが正である」ことを判定する信号として使え
る。同様に、商決定回路１の出力ＲＢquotＮＨが論理値
１を出力する場合に商ビットは負となり、そのときＲＢ
quotＰＨとＲＢquotＮＨが同時に１になることはないの
で、ＲＢquotＰＨはそのまま「商ビットが負である」こ
とを判定する信号として使える。選択回路４はこの商決
定回路１からの判定結果ＲＢquotが、「商ビットが正で
ある」を示すものであれば冗長２進減算器３の出力を、
「商ビットが負である」を示すものであれば冗長２進加
算器２の出力をそれぞれ選択し、第ｊ番目の部分剰余と
して出力する。
【００４３】ここで、さらに「商ビットがゼロである」
ことを判定する必要もある。したがって、それを意味す
る信号ＲＢquotＺＨを出力する機能を付加した商決定回
路１の回路例を図４および図５に示す。図４に示した商
決定回路１は、第３位の冗長２進数ＲＢin〈２〉のゼロ
判定を行って、そのビットペアＲＢinＰＬ〈２〉とＲＢ
inＮＬ〈２〉の論理積を示す信号を生成する第３のゼロ
判定手段３５を備え、この第３のゼロ判定手段３５の出
力と、第１のゼロ判定手段３１および第２のゼロ判定手
段３２の論理積側の信号を第６の論理手段３６に入力
し、それらの論理積をとることによって前記信号ＲＢqu
otＺＨを生成している。また、図５に示した商決定回路
１は、第２のセレクタ手段３４から出力される信号ＲＢ
quotＰＨとＲＢquotＮＨを第７の論理手段３７に入力
し、それらの否定論理和をとることによって前記信号Ｒ
ＢquotＺＨを生成している。
ことを判定する必要もある。したがって、それを意味す
る信号ＲＢquotＺＨを出力する機能を付加した商決定回
路１の回路例を図４および図５に示す。図４に示した商
決定回路１は、第３位の冗長２進数ＲＢin〈２〉のゼロ
判定を行って、そのビットペアＲＢinＰＬ〈２〉とＲＢ
inＮＬ〈２〉の論理積を示す信号を生成する第３のゼロ
判定手段３５を備え、この第３のゼロ判定手段３５の出
力と、第１のゼロ判定手段３１および第２のゼロ判定手
段３２の論理積側の信号を第６の論理手段３６に入力
し、それらの論理積をとることによって前記信号ＲＢqu
otＺＨを生成している。また、図５に示した商決定回路
１は、第２のセレクタ手段３４から出力される信号ＲＢ
quotＰＨとＲＢquotＮＨを第７の論理手段３７に入力
し、それらの否定論理和をとることによって前記信号Ｒ
ＢquotＺＨを生成している。
【００４４】したがって、入力された第（ｊ−１）番目
の部分剰余の上位３ビットの冗長２進数ＲＢin〈０〉〜
ＲＢin〈２〉のビットペアがすべて（０，０）であれ
ば、商決定回路１から出力されるこの「商ビットがゼロ
である」ことを示す信号ＲＢquotＺＨが１となり、他の
出力ＲＢquotＰＨとＲＢquotＮＨは同時に０になる。選
択回路４はそれに基づいて、入力された第（ｊ−１）番
目の部分剰余そのものを選択し、第ｊ番目の部分剰余と
して出力する。なお、図４に示すように、第１〜第３の
ゼロ判定手段３１、３２、３５の出力の論理積を第６の
論理手段３６でとることで信号ＲＢquotＺＨを生成する
ように構成すれば、高速動作が可能となり、図５に示す
ように、信号ＲＢquotＰＨおよびＲＢquotＮＨの否定論
理和を第７の論理手段３７でとることで信号ＲＢquotＺ
Ｈを生成するように構成すれば、回路素子数の削減が可
能となる。
の部分剰余の上位３ビットの冗長２進数ＲＢin〈０〉〜
ＲＢin〈２〉のビットペアがすべて（０，０）であれ
ば、商決定回路１から出力されるこの「商ビットがゼロ
である」ことを示す信号ＲＢquotＺＨが１となり、他の
出力ＲＢquotＰＨとＲＢquotＮＨは同時に０になる。選
択回路４はそれに基づいて、入力された第（ｊ−１）番
目の部分剰余そのものを選択し、第ｊ番目の部分剰余と
して出力する。なお、図４に示すように、第１〜第３の
ゼロ判定手段３１、３２、３５の出力の論理積を第６の
論理手段３６でとることで信号ＲＢquotＺＨを生成する
ように構成すれば、高速動作が可能となり、図５に示す
ように、信号ＲＢquotＰＨおよびＲＢquotＮＨの否定論
理和を第７の論理手段３７でとることで信号ＲＢquotＺ
Ｈを生成するように構成すれば、回路素子数の削減が可
能となる。
【００４５】このようにこの実施の形態１による除算装
置によれば、高速に動作する商決定回路１を構成できる
ばかりか、内部で用いる冗長２進表現が一貫して同じな
ので途中の変換回路が不要となって、除算処理の高速動
作が可能になるなどの効果がある。
置によれば、高速に動作する商決定回路１を構成できる
ばかりか、内部で用いる冗長２進表現が一貫して同じな
ので途中の変換回路が不要となって、除算処理の高速動
作が可能になるなどの効果がある。
【００４６】実施の形態２．上記実施の形態１において
は、冗長２進加算器２および冗長２進減算器３として、
図２に示した回路構成のものを用いる場合について説明
したが、他の回路構成をとるようにしてもよい。図６は
そのようなこの発明の実施の形態２による除算装置の冗
長２進加算器２の１ビット分の回路例を示すブロック図
で、相当部分には図２と同一符号を付してその説明を省
略する。図において、１９は除数の冗長２進ビットｅi +
Ｌと部分剰余の冗長２進ビットｆi +Ｌの論理積およびそ
の反転値を示す信号対を生成する点で、図２に符号１３
を付したものとは異なる第３の論理手段である。２０は
第２の論理手段より出力される互いに相補な信号対を、
第１の論理手段１１の出力に応じて信号ｒi Ｈとｒi Ｌ
とに入れ替えて出力するＮＭＯＳトランスミッションゲ
ートで形成されている点で、図２に符号１５を付したも
のとは異なる第１のゲート手段である。２１は前段（第
（ｉ−１）ビット）からの信号ｌａi-1 Ｈ、ｌａi-1 Ｌ
を、前記信号ｒi Ｈとｒi Ｌに応じて入れ替えて第５の
論理手段１８に出力するＮＭＯＳトランスミッションゲ
ートで形成されている点で、図２に符号１６を付して示
すものとは異なる第２のゲート手段である。２２は第３
の論理手段１９からの信号対と前段からの信号ｌａi-1
Ｈおよびｌａi-1 Ｌとを、前記信号ｒi Ｈとｒi Ｌに応
じて切り替え、次段（第（ｉ＋１）ビット）への信号ｌ
ａi-1 Ｈおよびｌａi-1 Ｌとして出力するＮＭＯＳトラ
ンスミッションゲートで形成されている点で、図２に符
号１７を付したものとは異なる第３のゲート手段であ
る。
は、冗長２進加算器２および冗長２進減算器３として、
図２に示した回路構成のものを用いる場合について説明
したが、他の回路構成をとるようにしてもよい。図６は
そのようなこの発明の実施の形態２による除算装置の冗
長２進加算器２の１ビット分の回路例を示すブロック図
で、相当部分には図２と同一符号を付してその説明を省
略する。図において、１９は除数の冗長２進ビットｅi +
Ｌと部分剰余の冗長２進ビットｆi +Ｌの論理積およびそ
の反転値を示す信号対を生成する点で、図２に符号１３
を付したものとは異なる第３の論理手段である。２０は
第２の論理手段より出力される互いに相補な信号対を、
第１の論理手段１１の出力に応じて信号ｒi Ｈとｒi Ｌ
とに入れ替えて出力するＮＭＯＳトランスミッションゲ
ートで形成されている点で、図２に符号１５を付したも
のとは異なる第１のゲート手段である。２１は前段（第
（ｉ−１）ビット）からの信号ｌａi-1 Ｈ、ｌａi-1 Ｌ
を、前記信号ｒi Ｈとｒi Ｌに応じて入れ替えて第５の
論理手段１８に出力するＮＭＯＳトランスミッションゲ
ートで形成されている点で、図２に符号１６を付して示
すものとは異なる第２のゲート手段である。２２は第３
の論理手段１９からの信号対と前段からの信号ｌａi-1
Ｈおよびｌａi-1 Ｌとを、前記信号ｒi Ｈとｒi Ｌに応
じて切り替え、次段（第（ｉ＋１）ビット）への信号ｌ
ａi-1 Ｈおよびｌａi-1 Ｌとして出力するＮＭＯＳトラ
ンスミッションゲートで形成されている点で、図２に符
号１７を付したものとは異なる第３のゲート手段であ
る。
【００４７】ここで、基本的な動作は図２に示した実施
の形態１における冗長２進加算器と同様であり、この図
６に示した回路は図２に示した回路よりも高速に動作す
るので、部分剰余の演算がクリティカルパスを形成する
場合には、この回路を用いることで高速になる。なお、
商決定回路１と部分剰余演算のどちらがクリティカルパ
スを形成するかは、データのビット巾によって選択回路
４の遅延がことなるのでそれに依存する。選択回路４を
データが通過する時間はほぼ一定であるのに対して、商
決定回路１からの選択信号の方は、ビット幅が大きくな
ればなるほど遅くなるためである。
の形態１における冗長２進加算器と同様であり、この図
６に示した回路は図２に示した回路よりも高速に動作す
るので、部分剰余の演算がクリティカルパスを形成する
場合には、この回路を用いることで高速になる。なお、
商決定回路１と部分剰余演算のどちらがクリティカルパ
スを形成するかは、データのビット巾によって選択回路
４の遅延がことなるのでそれに依存する。選択回路４を
データが通過する時間はほぼ一定であるのに対して、商
決定回路１からの選択信号の方は、ビット幅が大きくな
ればなるほど遅くなるためである。
【００４８】実施の形態３．上記実施の形態２において
は、第１〜第３のゲート手段としてＮＭＯＳトランスミ
ッションゲートを用いたものについて説明したが、当該
ＮＭＯＳトランスミッションゲートをそれぞれＣＭＯＳ
トランスミッションゲートで代替してもよい。図７はそ
のようなこの発明の実施の形態３による除算装置の冗長
２進加算器２の１ビット分の回路例を示すブロック図
で、相当部分には図６と同一符号を付してその説明を省
略する。図において、２３は実施の形態２における第１
のゲート手段２０のＮＭＯＳトランスミッションゲート
をＣＭＯＳトランスミッションゲートで代替した第１の
ゲート手段、２４は同じく第２のゲート手段、２５は同
じく第３のゲート手段である。
は、第１〜第３のゲート手段としてＮＭＯＳトランスミ
ッションゲートを用いたものについて説明したが、当該
ＮＭＯＳトランスミッションゲートをそれぞれＣＭＯＳ
トランスミッションゲートで代替してもよい。図７はそ
のようなこの発明の実施の形態３による除算装置の冗長
２進加算器２の１ビット分の回路例を示すブロック図
で、相当部分には図６と同一符号を付してその説明を省
略する。図において、２３は実施の形態２における第１
のゲート手段２０のＮＭＯＳトランスミッションゲート
をＣＭＯＳトランスミッションゲートで代替した第１の
ゲート手段、２４は同じく第２のゲート手段、２５は同
じく第３のゲート手段である。
【００４９】次に動作について説明する。第１のゲート
手段２３はそれを形成しているＣＭＯＳトランスミッシ
ョンゲートが第１の論理手段１１より出力される信号対
に応じて制御され、第２の論理手段１２から送られてく
る真の信号が信号ｒi Ｈ、補の信号が信号ｒi Ｌとし
て、あるいは真の信号が信号ｒi Ｌ、補の信号が信号ｒ
i Ｈとして入れ替えて出力される。第２のゲート手段２
４と第３のゲート手段２５のＣＭＯＳトランスミッショ
ンゲートは、この第１のゲート手段２３より出力される
信号ｒi Ｈおよび信号ｒi Ｌによって制御される。第２
のゲート手段２３ではこの信号ｒi Ｈおよびｒi Ｌに応
じて、第５の論理手段１８の各ＮＡＮＤゲートへの前段
（第（ｉ−１）ビット）からの信号ｌi-1 Ｈとｌi-1 Ｌ
の入力を切り替える。また、第３のゲート手段２５では
この信号ｒi Ｈ、ｒi Ｌに応じて、次段（第（ｉ＋１）
ビット）へ出力する信号βi Ｈ、βi Ｌとして、第３の
論理手段１９の出力する相補な信号対と前段からの信号
ｌi-1 Ｈ、ｌi-1 Ｌとの切り替えを行う。なお、その他
の動作は実施の形態１のそれと同様である。
手段２３はそれを形成しているＣＭＯＳトランスミッシ
ョンゲートが第１の論理手段１１より出力される信号対
に応じて制御され、第２の論理手段１２から送られてく
る真の信号が信号ｒi Ｈ、補の信号が信号ｒi Ｌとし
て、あるいは真の信号が信号ｒi Ｌ、補の信号が信号ｒ
i Ｈとして入れ替えて出力される。第２のゲート手段２
４と第３のゲート手段２５のＣＭＯＳトランスミッショ
ンゲートは、この第１のゲート手段２３より出力される
信号ｒi Ｈおよび信号ｒi Ｌによって制御される。第２
のゲート手段２３ではこの信号ｒi Ｈおよびｒi Ｌに応
じて、第５の論理手段１８の各ＮＡＮＤゲートへの前段
（第（ｉ−１）ビット）からの信号ｌi-1 Ｈとｌi-1 Ｌ
の入力を切り替える。また、第３のゲート手段２５では
この信号ｒi Ｈ、ｒi Ｌに応じて、次段（第（ｉ＋１）
ビット）へ出力する信号βi Ｈ、βi Ｌとして、第３の
論理手段１９の出力する相補な信号対と前段からの信号
ｌi-1 Ｈ、ｌi-1 Ｌとの切り替えを行う。なお、その他
の動作は実施の形態１のそれと同様である。
【００５０】この図７に示した実施の形態３による減算
装置の冗長２進加算器は、図２に示した実施の形態１の
回路よりも高速に動作するので、部分剰余の演算がクリ
ティカルパスを形成する場合にはこの回路を用いること
で高速になる。また、図６に示した実施の形態２の回路
よりもこの実施の形態３による回路の方が、低い電源電
圧の場合に高速かつ安定に動作する。
装置の冗長２進加算器は、図２に示した実施の形態１の
回路よりも高速に動作するので、部分剰余の演算がクリ
ティカルパスを形成する場合にはこの回路を用いること
で高速になる。また、図６に示した実施の形態２の回路
よりもこの実施の形態３による回路の方が、低い電源電
圧の場合に高速かつ安定に動作する。
【００５１】実施の形態４．上記実施の形態１では冗長
２進加算器２と冗長２進減算器３とを完全に分離してそ
れぞれ独立に設けるように構成したが、それらを１つの
冗長２進加減算器に統合して一部の回路を共通化するこ
とも可能である。すなわち、部分剰余の演算をする際に
は、図２に示した回路の第１のゲート手段１５より出力
される信号ｒi Ｈおよびｒi Ｌは、加算器動作の場合も
減算器動作の場合も論理的に等価であるので、その部分
を加算部と減算部で共通化することができる。図８はそ
のような一部の回路を加算部と減算部で共通化した、こ
の発明の実施の形態４による冗長２進加減算器の１ビッ
ト分の回路例を示すブロック図である。図２に示した実
施の形態１による冗長２進加算器と同様に、第１〜第４
の論理手段１１〜１４、第１〜第３のゲート手段１５〜
１７、および第５の論理手段１８によって加算部が形成
されている。
２進加算器２と冗長２進減算器３とを完全に分離してそ
れぞれ独立に設けるように構成したが、それらを１つの
冗長２進加減算器に統合して一部の回路を共通化するこ
とも可能である。すなわち、部分剰余の演算をする際に
は、図２に示した回路の第１のゲート手段１５より出力
される信号ｒi Ｈおよびｒi Ｌは、加算器動作の場合も
減算器動作の場合も論理的に等価であるので、その部分
を加算部と減算部で共通化することができる。図８はそ
のような一部の回路を加算部と減算部で共通化した、こ
の発明の実施の形態４による冗長２進加減算器の１ビッ
ト分の回路例を示すブロック図である。図２に示した実
施の形態１による冗長２進加算器と同様に、第１〜第４
の論理手段１１〜１４、第１〜第３のゲート手段１５〜
１７、および第５の論理手段１８によって加算部が形成
されている。
【００５２】また、４１は上記加算部における第３の論
理手段１３に相当する第８の論理手段、４２は同じく第
４の論理手段１４に相当する第９の論理手段であり、こ
れら第８および第９の論理手段４１および４２には、第
３および第４の論理手段１３および１４とは除数の冗長
２進ビットの反転値ｅi +Ｌとｅi -Ｌとが入れ替えて入力
されている。４３は加算部における第２のゲート手段１
６に相当する第４のゲート手段、４４は同じく第３のゲ
ート手段１７に相当する第５のゲート手段であり、４５
は同じく第５の論理手段１８に相当する第１０の論理手
段である。これら第８〜第１０の論理手段４１、４２お
よび４５と第４および第５のゲート手段４３および４４
は、第１および第２の論理手段１１および１２と第１の
ゲート手段１５を共通に使用して減算部を形成してい
る。
理手段１３に相当する第８の論理手段、４２は同じく第
４の論理手段１４に相当する第９の論理手段であり、こ
れら第８および第９の論理手段４１および４２には、第
３および第４の論理手段１３および１４とは除数の冗長
２進ビットの反転値ｅi +Ｌとｅi -Ｌとが入れ替えて入力
されている。４３は加算部における第２のゲート手段１
６に相当する第４のゲート手段、４４は同じく第３のゲ
ート手段１７に相当する第５のゲート手段であり、４５
は同じく第５の論理手段１８に相当する第１０の論理手
段である。これら第８〜第１０の論理手段４１、４２お
よび４５と第４および第５のゲート手段４３および４４
は、第１および第２の論理手段１１および１２と第１の
ゲート手段１５を共通に使用して減算部を形成してい
る。
【００５３】なお、加算部の動作は図２に示した実施の
形態１における冗長２進加算器２と同一であり、また、
除数の冗長２進ビットの反転値ｅi +Ｌとｅi -Ｌ、あるい
は部分剰余の冗長２進ビットの反転値ｆi +Ｌとｆi -Ｌの
いずれか一方（図示の例ではｅi +Ｌとｅi -Ｌ）を入れ替
えて入力している減算部では、加算部と同様の動作によ
って減算処理を実行する。
形態１における冗長２進加算器２と同一であり、また、
除数の冗長２進ビットの反転値ｅi +Ｌとｅi -Ｌ、あるい
は部分剰余の冗長２進ビットの反転値ｆi +Ｌとｆi -Ｌの
いずれか一方（図示の例ではｅi +Ｌとｅi -Ｌ）を入れ替
えて入力している減算部では、加算部と同様の動作によ
って減算処理を実行する。
【００５４】このように、第１および第２の論理手段１
１および１２と第１のゲート手段１５とを加算部と減算
部で共通化することにより、実施の形態１の場合よりも
少ない構成部品数で除算装置を構成することができる。
１および１２と第１のゲート手段１５とを加算部と減算
部で共通化することにより、実施の形態１の場合よりも
少ない構成部品数で除算装置を構成することができる。
【００５５】実施の形態５．このような加算部と減算部
による一部回路の共通化は、実施の形態２に示した回路
にも適用することができる。図９はこの発明の実施の形
態５による冗長２進加減算器の１ビット分の回路例を示
すブロック図である。図６に示した実施の形態２による
冗長２進加算器と同様に、第１〜第４の論理手段１１、
１２、１９、１４、第１〜第３のゲート手段２０〜２
２、および第５の論理手段１８によって加算部が形成さ
れている。また、４６は第３の論理手段１９に相当する
第８の論理手段、４２は第４の論理手段１４に相当する
第９の論理手段、４７は第２のゲート手段２１に相当す
る第４のゲート手段、４８は第３のゲート手段２２に相
当する第５のゲート手段、４５は第５の論理手段１８に
相当する第１０の論理手段であり、第８および第９の論
理手段４６、４２には除数の冗長２進ビットの反転値ｅ
i +Ｌとｅi -Ｌとが加算部とは入れ替えられて入力され、
減算部を形成している。
による一部回路の共通化は、実施の形態２に示した回路
にも適用することができる。図９はこの発明の実施の形
態５による冗長２進加減算器の１ビット分の回路例を示
すブロック図である。図６に示した実施の形態２による
冗長２進加算器と同様に、第１〜第４の論理手段１１、
１２、１９、１４、第１〜第３のゲート手段２０〜２
２、および第５の論理手段１８によって加算部が形成さ
れている。また、４６は第３の論理手段１９に相当する
第８の論理手段、４２は第４の論理手段１４に相当する
第９の論理手段、４７は第２のゲート手段２１に相当す
る第４のゲート手段、４８は第３のゲート手段２２に相
当する第５のゲート手段、４５は第５の論理手段１８に
相当する第１０の論理手段であり、第８および第９の論
理手段４６、４２には除数の冗長２進ビットの反転値ｅ
i +Ｌとｅi -Ｌとが加算部とは入れ替えられて入力され、
減算部を形成している。
【００５６】このように、この場合も、部分剰余の演算
をする際の、第１のゲート手段２０より出力される信号
ｒi Ｈおよびｒi Ｌは、加算器動作の場合も減算器動作
の場合も論理的に等価であるので、その部分を加算部と
減算部で共通化することができる。これにより、実施の
形態２の場合より少ない構成部品数で除算装置を構成す
ることができ、実施の形態４の場合より高速動作が可能
である。
をする際の、第１のゲート手段２０より出力される信号
ｒi Ｈおよびｒi Ｌは、加算器動作の場合も減算器動作
の場合も論理的に等価であるので、その部分を加算部と
減算部で共通化することができる。これにより、実施の
形態２の場合より少ない構成部品数で除算装置を構成す
ることができ、実施の形態４の場合より高速動作が可能
である。
【００５７】実施の形態６．このような加算部と減算部
による一部回路の共通化は、実施の形態３に示した回路
にも適用することができる。図１０はこの発明の実施の
形態６による冗長２進加減算器の１ビット分の回路例を
示すブロック図である。図７に示した実施の形態３によ
る冗長２進加算器と同様に、第１〜第４の論理手段１
１、１２、１９、１４、第１〜第３のゲート手段２３〜
２５、および第５の論理手段１８によって加算部が形成
されている。また、４６は第３の論理手段１９に相当す
る第８の論理手段、４２は第４の論理手段１４に相当す
る第９の論理手段、４９は第２のゲート手段２４に相当
する第４のゲート手段、５０は第３のゲート手段２５に
相当する第５のゲート手段、４５は第５の論理手段１８
に相当する第１０の論理手段であり、第８および第９の
論理手段４６、４２には除数の冗長２進ビットの反転値
ｅi +Ｌとｅi -Ｌとが加算部とは入れ替えられて入力さ
れ、減算部を形成している。
による一部回路の共通化は、実施の形態３に示した回路
にも適用することができる。図１０はこの発明の実施の
形態６による冗長２進加減算器の１ビット分の回路例を
示すブロック図である。図７に示した実施の形態３によ
る冗長２進加算器と同様に、第１〜第４の論理手段１
１、１２、１９、１４、第１〜第３のゲート手段２３〜
２５、および第５の論理手段１８によって加算部が形成
されている。また、４６は第３の論理手段１９に相当す
る第８の論理手段、４２は第４の論理手段１４に相当す
る第９の論理手段、４９は第２のゲート手段２４に相当
する第４のゲート手段、５０は第３のゲート手段２５に
相当する第５のゲート手段、４５は第５の論理手段１８
に相当する第１０の論理手段であり、第８および第９の
論理手段４６、４２には除数の冗長２進ビットの反転値
ｅi +Ｌとｅi -Ｌとが加算部とは入れ替えられて入力さ
れ、減算部を形成している。
【００５８】このように、この場合も、部分剰余の演算
をする際の、第１のゲート手段２３より出力される信号
ｒi Ｈおよびｒi Ｌは、加算器動作の場合も減算器動作
の場合も論理的に等価であるので、その部分を加算部と
減算部で共通化することができる。これにより、実施の
形態３の場合より少ない構成部品数で除算装置を構成す
ることができ、実施の形態４の場合より高速動作が可能
であり、低い電源電圧の場合に実施の形態５の場合より
高速かつ安定に動作する。
をする際の、第１のゲート手段２３より出力される信号
ｒi Ｈおよびｒi Ｌは、加算器動作の場合も減算器動作
の場合も論理的に等価であるので、その部分を加算部と
減算部で共通化することができる。これにより、実施の
形態３の場合より少ない構成部品数で除算装置を構成す
ることができ、実施の形態４の場合より高速動作が可能
であり、低い電源電圧の場合に実施の形態５の場合より
高速かつ安定に動作する。
【００５９】実施の形態７．なお、上記各実施の形態に
おいては、冗長２進加算器と冗長２進減算器とを個別に
設けたり、加算部と減算部を有する冗長２進加減算器を
設けて、部分剰余を求めるための加算演算と減算演算を
行うための系を個別に設けたものについて説明したが、
それらに代えて加算動作と減算動作の切り替え機能を有
する冗長２進加算器を用いてもよい。図１１はそのよう
なこの発明の実施の形態７による除算装置の要部を示し
たブロック図であり、冗長２進除算器アレイの第ｊ列目
の構成を示している。図において、１は実施の形態１に
おけるそれと同一の商決定回路であり、５はこの商決定
回路１からの制御信号に応じて、入力される除数あるい
は第（ｊ−１）番目の部分剰余の冗長２進数のビットペ
アを入れ替え、加算動作と減算動作の切り替えを行う動
作切り替え機能付冗長２進加算器である。４は商決定回
路１からの制御信号に応じて、この動作切り替え機能付
冗長２進加算器５の出力と第（ｊ−１）番目の部分剰余
の一方を選択し、それを第ｊ番目の部分剰余として出力
する選択回路である。
おいては、冗長２進加算器と冗長２進減算器とを個別に
設けたり、加算部と減算部を有する冗長２進加減算器を
設けて、部分剰余を求めるための加算演算と減算演算を
行うための系を個別に設けたものについて説明したが、
それらに代えて加算動作と減算動作の切り替え機能を有
する冗長２進加算器を用いてもよい。図１１はそのよう
なこの発明の実施の形態７による除算装置の要部を示し
たブロック図であり、冗長２進除算器アレイの第ｊ列目
の構成を示している。図において、１は実施の形態１に
おけるそれと同一の商決定回路であり、５はこの商決定
回路１からの制御信号に応じて、入力される除数あるい
は第（ｊ−１）番目の部分剰余の冗長２進数のビットペ
アを入れ替え、加算動作と減算動作の切り替えを行う動
作切り替え機能付冗長２進加算器である。４は商決定回
路１からの制御信号に応じて、この動作切り替え機能付
冗長２進加算器５の出力と第（ｊ−１）番目の部分剰余
の一方を選択し、それを第ｊ番目の部分剰余として出力
する選択回路である。
【００６０】図１２はこの実施の形態７で用いられる動
作切り替え機能付冗長２進加算器５の１ビット分の回路
構成例を示すブロック図である。図において、６は図１
に符号２を付して示した実施の形態１のものと同一の冗
長２進加算器であり、７は図１２に示すように、例えば
ＣＭＯＳトランスミッションゲートにて構成され、除数
の冗長２進数のビットペアを商決定回路１からの制御信
号にしたがって入れ替える信号経路入替器である。
作切り替え機能付冗長２進加算器５の１ビット分の回路
構成例を示すブロック図である。図において、６は図１
に符号２を付して示した実施の形態１のものと同一の冗
長２進加算器であり、７は図１２に示すように、例えば
ＣＭＯＳトランスミッションゲートにて構成され、除数
の冗長２進数のビットペアを商決定回路１からの制御信
号にしたがって入れ替える信号経路入替器である。
【００６１】次に動作について説明する。図１３に示し
た信号経路入替器では、入力される制御信号に応じてＣ
ＭＯＳトランスミッションゲートの導通が制御され、例
えば、制御信号がローレベルのときには図１３に示す端
子Ａに入力された信号を端子ａより出力し、端子Ｂより
入力された信号を端子ｂより出力する。一方、制御信号
がハイレベルのときには端子Ａに入力された信号を端子
ｂより出力し、端子Ｂより入力された信号を端子ａより
出力する。したがって、冗長２進加算器６への除数の冗
長２進数のビットペアｅi +Ｌ、ｅi -Ｌの入力を、この図
１３に示すような信号経路入替器７を介して行えば、制
御信号に応じてこの除数の冗長２進数のビットペアｅi +
Ｌ、ｅi -Ｌの関係をそのまま入力したり、入れ替えて入
力したりすることができる。
た信号経路入替器では、入力される制御信号に応じてＣ
ＭＯＳトランスミッションゲートの導通が制御され、例
えば、制御信号がローレベルのときには図１３に示す端
子Ａに入力された信号を端子ａより出力し、端子Ｂより
入力された信号を端子ｂより出力する。一方、制御信号
がハイレベルのときには端子Ａに入力された信号を端子
ｂより出力し、端子Ｂより入力された信号を端子ａより
出力する。したがって、冗長２進加算器６への除数の冗
長２進数のビットペアｅi +Ｌ、ｅi -Ｌの入力を、この図
１３に示すような信号経路入替器７を介して行えば、制
御信号に応じてこの除数の冗長２進数のビットペアｅi +
Ｌ、ｅi -Ｌの関係をそのまま入力したり、入れ替えて入
力したりすることができる。
【００６２】商決定回路１は第（ｊ−１）番目の部分剰
余の上位３ビットを用いて符号判定を行い、判定結果の
ビットペアＲＢquotＰＨ、ＲＢquotＮＨとＲＢquotＺＨ
を出力しており、動作切り替え機能付冗長２進加算器５
にこの判定結果のビットペアＲＢquotＰＨあるいはＲＢ
quotＮＨを制御信号として入力すれば、商決定回路１の
判定結果に基づいて、冗長２進加算器６の加算動作と減
算動作とを切り替えることが可能となる。選択回路４は
商決定回路１からの信号ＲＢquotＰＨ、ＲＢquotＮＨ、
ＲＢquotＺＨに基づいて、この動作切り替え機能付冗長
２進加算器５の出力あるいは第（ｊ−１）番目の部分剰
余のうちの一方を選択し、それを第ｊ番目の部分剰余と
して出力する。
余の上位３ビットを用いて符号判定を行い、判定結果の
ビットペアＲＢquotＰＨ、ＲＢquotＮＨとＲＢquotＺＨ
を出力しており、動作切り替え機能付冗長２進加算器５
にこの判定結果のビットペアＲＢquotＰＨあるいはＲＢ
quotＮＨを制御信号として入力すれば、商決定回路１の
判定結果に基づいて、冗長２進加算器６の加算動作と減
算動作とを切り替えることが可能となる。選択回路４は
商決定回路１からの信号ＲＢquotＰＨ、ＲＢquotＮＨ、
ＲＢquotＺＨに基づいて、この動作切り替え機能付冗長
２進加算器５の出力あるいは第（ｊ−１）番目の部分剰
余のうちの一方を選択し、それを第ｊ番目の部分剰余と
して出力する。
【００６３】除算装置をこのように構成した場合、商決
定回路１と冗長２進加減算器６の動作が逐次実行される
ため速度は低下するが、実施の形態１のように冗長２進
加算器２と冗長２進減算器３とをそれぞれ設ける必要が
ないので、ハードウェア量を少なくできる。
定回路１と冗長２進加減算器６の動作が逐次実行される
ため速度は低下するが、実施の形態１のように冗長２進
加算器２と冗長２進減算器３とをそれぞれ設ける必要が
ないので、ハードウェア量を少なくできる。
【００６４】実施の形態８．図１４はこの発明の実施の
形態８による除算装置で用いられる動作切り替え機能付
冗長２進加算器の構成例を示すブロック図である。な
お、相当部分には図８と同一符号を付してその説明を省
略する。図において、５１は第４の論理手段１４に対応
する第１１の論理手段、５２は第９の論理手段４２に対
応する第１２の論理手段であり、これらは信号ｌaiＬあ
るいはｌsiＬのみを出力し、それらと相補の信号ｌaiＨ
あるいはｌsiＨを出力しない点で、前記第４の論理手段
１４、第９の論理手段４２とは異なっている。５３は制
御信号ＳubＣont Ｈに応じて、第３の論理手段１３から
出力される信号ｋaiＬまたは第８の論理手段４１より出
力される信号ｋsiＬの一方を選択して信号ｋi Ｌを生成
し、それを第３のゲート手段１７に転送するとともに、
第１１の論理手段５１から出力される信号ｌaiＬまたは
第１２の論理手段５２より出力される信号ｌsiＬの一方
を選択して信号ｌiＬを生成する信号経路選択手段であ
る。５４はこの信号経路選択手段５３にて生成された信
号ｌi Ｌを反転させて信号ｌi Ｈを生成する論理反転手
段であり、これらの信号ｌi Ｌ、ｌi Ｈは次段（第（ｉ
＋１）ビット）に送出される。
形態８による除算装置で用いられる動作切り替え機能付
冗長２進加算器の構成例を示すブロック図である。な
お、相当部分には図８と同一符号を付してその説明を省
略する。図において、５１は第４の論理手段１４に対応
する第１１の論理手段、５２は第９の論理手段４２に対
応する第１２の論理手段であり、これらは信号ｌaiＬあ
るいはｌsiＬのみを出力し、それらと相補の信号ｌaiＨ
あるいはｌsiＨを出力しない点で、前記第４の論理手段
１４、第９の論理手段４２とは異なっている。５３は制
御信号ＳubＣont Ｈに応じて、第３の論理手段１３から
出力される信号ｋaiＬまたは第８の論理手段４１より出
力される信号ｋsiＬの一方を選択して信号ｋi Ｌを生成
し、それを第３のゲート手段１７に転送するとともに、
第１１の論理手段５１から出力される信号ｌaiＬまたは
第１２の論理手段５２より出力される信号ｌsiＬの一方
を選択して信号ｌiＬを生成する信号経路選択手段であ
る。５４はこの信号経路選択手段５３にて生成された信
号ｌi Ｌを反転させて信号ｌi Ｈを生成する論理反転手
段であり、これらの信号ｌi Ｌ、ｌi Ｈは次段（第（ｉ
＋１）ビット）に送出される。
【００６５】次に動作について説明する。実施の形態４
において図８を用いて説明したように、冗長２進加算器
の第１のゲート手段１５から出力される信号ｒi Ｈおよ
びｒi Ｌは、加算動作時も減算動作時も同じ論理動作を
する。しかしながら、第３のゲート手段１７に入力され
る信号ｋi Ｌと次段（第（ｉ＋１）ビット）に出力され
る信号ｌi Ｌは、加算動作時と減算動作時とで異なる論
理動作をする。したがって、加算動作時のｋi Ｌ、ｌi
Ｌに相当する信号ｋaiＬ、ｌaiＬと、減算動作時のｋi
Ｌ、ｌi Ｌに相当する信号ｋsiＬ、ｌsiＬとを、第３、
第８の論理手段１３、４１、および第１１、第１２の論
理手段５１、５２であらかじめ生成し、信号経路選択手
段５３を制御信号ＳubＣont Ｈで制御して、加算動作時
には信号ｋi ＬにはｋaiＬが、信号ｌi ＬにはｌaiＬが
反映され、減算動作時には信号ｋi ＬにはｋsiＬが、信
号ｌiＬにはｌsiＬが反映されるように経路選択するこ
とで、実施の形態７の場合と等価の機能を実現する。
において図８を用いて説明したように、冗長２進加算器
の第１のゲート手段１５から出力される信号ｒi Ｈおよ
びｒi Ｌは、加算動作時も減算動作時も同じ論理動作を
する。しかしながら、第３のゲート手段１７に入力され
る信号ｋi Ｌと次段（第（ｉ＋１）ビット）に出力され
る信号ｌi Ｌは、加算動作時と減算動作時とで異なる論
理動作をする。したがって、加算動作時のｋi Ｌ、ｌi
Ｌに相当する信号ｋaiＬ、ｌaiＬと、減算動作時のｋi
Ｌ、ｌi Ｌに相当する信号ｋsiＬ、ｌsiＬとを、第３、
第８の論理手段１３、４１、および第１１、第１２の論
理手段５１、５２であらかじめ生成し、信号経路選択手
段５３を制御信号ＳubＣont Ｈで制御して、加算動作時
には信号ｋi ＬにはｋaiＬが、信号ｌi ＬにはｌaiＬが
反映され、減算動作時には信号ｋi ＬにはｋsiＬが、信
号ｌiＬにはｌsiＬが反映されるように経路選択するこ
とで、実施の形態７の場合と等価の機能を実現する。
【００６６】なお、この回路での変形部分の構成は、図
２、図６、図７で同じなので、実施の形態２および実施
の形態３の冗長２進加算器も同様に変型できる。
２、図６、図７で同じなので、実施の形態２および実施
の形態３の冗長２進加算器も同様に変型できる。
【００６７】この実施の形態８による切り替え機能付冗
長２進加算器は、実施の形態７の場合よりも信号経路の
切り替えの動作が先送りされ、冗長２進加算器回路の前
半部分の動作とオーバーラップされるので、実施の形態
７のものよりも速度のデメリットが小さくなる。
長２進加算器は、実施の形態７の場合よりも信号経路の
切り替えの動作が先送りされ、冗長２進加算器回路の前
半部分の動作とオーバーラップされるので、実施の形態
７のものよりも速度のデメリットが小さくなる。
【００６８】
【発明の効果】請求項１記載の発明によれば、（−１，
０，１）を（０１，００，１０）で表す冗長２進数を、
部分剰余の計算と商ビットの符号判定の双方で共通に使
用するように構成したので、冗長２進数の変換のための
手段が不要となり、高速に動作する除算器が得られる効
果がある。
０，１）を（０１，００，１０）で表す冗長２進数を、
部分剰余の計算と商ビットの符号判定の双方で共通に使
用するように構成したので、冗長２進数の変換のための
手段が不要となり、高速に動作する除算器が得られる効
果がある。
【００６９】請求項２記載の発明によれば、冗長２進化
したビットペアの（１，１）を変換手段によって（０，
０）に変換するように構成したので、冗長２進数の各ビ
ットは通常の２進数を１ビット左シフトしたものとシフ
トしないままのもののビットペアによって得られる効果
があり、上記（１，１）から（０，０）への変換は繰り
返し除算の最初の１回にしか影響しないため、除算装置
全体としての遅延の増加も極めて小さいものである。
したビットペアの（１，１）を変換手段によって（０，
０）に変換するように構成したので、冗長２進数の各ビ
ットは通常の２進数を１ビット左シフトしたものとシフ
トしないままのもののビットペアによって得られる効果
があり、上記（１，１）から（０，０）への変換は繰り
返し除算の最初の１回にしか影響しないため、除算装置
全体としての遅延の増加も極めて小さいものである。
【００７０】請求項３記載の発明によれば、部分剰余の
最上位と第２位の冗長２進数のゼロ判定結果によって制
御されるセレクタ手段によって、部分剰余の上位３ビッ
ト中の商ビットの符号がわかるものの冗長２進数を選択
するように構成したので、商決定回路の高速化がはかれ
る効果がある。
最上位と第２位の冗長２進数のゼロ判定結果によって制
御されるセレクタ手段によって、部分剰余の上位３ビッ
ト中の商ビットの符号がわかるものの冗長２進数を選択
するように構成したので、商決定回路の高速化がはかれ
る効果がある。
【００７１】請求項４記載の発明によれば、部分剰余の
第３位の冗長２進数のゼロ判定も行って、その判定結果
より上位３ビットが０であることを示す判定信号を出力
するように構成したので、「商ビットがゼロである」こ
との判定も可能となる効果がある。
第３位の冗長２進数のゼロ判定も行って、その判定結果
より上位３ビットが０であることを示す判定信号を出力
するように構成したので、「商ビットがゼロである」こ
との判定も可能となる効果がある。
【００７２】請求項５記載の発明によれば、第１の論理
手段の出力で第１のゲート手段を制御して第２の論理手
段の出力信号より相補な信号ｒi Ｈ、ｒi Ｌを生成し、
除数と部分剰余の冗長２進ビットから第４の論理手段が
生成した信号対ｌi Ｌ、ｌiＨを次段に送出し、第３の
論理手段が除数と部分剰余の冗長２進ビットから生成し
た信号を第１のゲート手段からの信号ｒi Ｈ、ｒi Ｌで
制御される第３のゲート手段に入力して、当該信号また
は前段からの信号ｌi-1 Ｌ、ｌi-1 Ｈより、互いに相補
な信号対βi Ｈ、βi Ｌを生成して次段に送出するとと
もに、第１のゲート手段からの信号ｒi Ｈ、ｒi Ｌに応
じて第２のゲート手段の制御を行って、前段からの信号
ｌi-1 Ｌ、ｌi-1 Ｈをそのまま、もしくは入れ替えて出
力し、それと前段からの信号βi-1 Ｈ、βi-1 Ｌと、第
２のゲート手段の出力信号を第５の論理手段に入力し
て、当該冗長２進加算器の加算出力の冗長２進ビットの
反転値ｈi +Ｌ、ｈi -Ｌを生成するように構成したので、
部分剰余の演算にも（−１，０，１）を（０１，００，
１０）で表すような冗長２進数の使用が可能となり、除
算処理の高速化が可能となる効果がある。
手段の出力で第１のゲート手段を制御して第２の論理手
段の出力信号より相補な信号ｒi Ｈ、ｒi Ｌを生成し、
除数と部分剰余の冗長２進ビットから第４の論理手段が
生成した信号対ｌi Ｌ、ｌiＨを次段に送出し、第３の
論理手段が除数と部分剰余の冗長２進ビットから生成し
た信号を第１のゲート手段からの信号ｒi Ｈ、ｒi Ｌで
制御される第３のゲート手段に入力して、当該信号また
は前段からの信号ｌi-1 Ｌ、ｌi-1 Ｈより、互いに相補
な信号対βi Ｈ、βi Ｌを生成して次段に送出するとと
もに、第１のゲート手段からの信号ｒi Ｈ、ｒi Ｌに応
じて第２のゲート手段の制御を行って、前段からの信号
ｌi-1 Ｌ、ｌi-1 Ｈをそのまま、もしくは入れ替えて出
力し、それと前段からの信号βi-1 Ｈ、βi-1 Ｌと、第
２のゲート手段の出力信号を第５の論理手段に入力し
て、当該冗長２進加算器の加算出力の冗長２進ビットの
反転値ｈi +Ｌ、ｈi -Ｌを生成するように構成したので、
部分剰余の演算にも（−１，０，１）を（０１，００，
１０）で表すような冗長２進数の使用が可能となり、除
算処理の高速化が可能となる効果がある。
【００７３】請求項６記載の発明によれば、第１のゲー
ト手段で第１の論理手段の出力に応じて第２の論理手段
の相補な出力信号の一方を選択し、信号ｒi Ｈ、ｒi Ｌ
を生成し、前段の第４の論理手段からの信号対ｌi-1
Ｌ、ｌi-1 Ｈの一方を、第２のゲート手段で第１のゲー
ト手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選択して、相
補の信号を出力し、前段からの信号ｌi-1 Ｈあるいは第
３の論理手段の出力信号の一方を、第３のゲート手段で
第１のゲート手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選
択し、それより信号βi Ｌとその反転信号βi Ｈを生成
するように構成したので、冗長２進加算器のハードウェ
ア量を削減できる効果がある。
ト手段で第１の論理手段の出力に応じて第２の論理手段
の相補な出力信号の一方を選択し、信号ｒi Ｈ、ｒi Ｌ
を生成し、前段の第４の論理手段からの信号対ｌi-1
Ｌ、ｌi-1 Ｈの一方を、第２のゲート手段で第１のゲー
ト手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選択して、相
補の信号を出力し、前段からの信号ｌi-1 Ｈあるいは第
３の論理手段の出力信号の一方を、第３のゲート手段で
第１のゲート手段の出力信号ｒi Ｈ、ｒi Ｌに応じて選
択し、それより信号βi Ｌとその反転信号βi Ｈを生成
するように構成したので、冗長２進加算器のハードウェ
ア量を削減できる効果がある。
【００７４】請求項７記載の発明によれば、第１および
第２のゲート手段として、入力された相補の信号をその
出力位置を入れ替えて出力するものを用い、第３の論理
手段の出力信号を互いに相補な信号対として、第３のゲ
ート手段によって、この第３の論理手段の出力信号対、
または前段からの信号対ｌi-1 Ｌ、ｌi-1 Ｈのいずれか
一方を選択し、それを信号βi Ｈ、βi Ｌとして次段に
出力するように構成したので、より高速に動作する冗長
２進加算器が得られ、部分剰余の演算がクリティカルパ
スをする場合にはこの冗長２進加算器を用いることで除
算処理が高速に行える効果がある。
第２のゲート手段として、入力された相補の信号をその
出力位置を入れ替えて出力するものを用い、第３の論理
手段の出力信号を互いに相補な信号対として、第３のゲ
ート手段によって、この第３の論理手段の出力信号対、
または前段からの信号対ｌi-1 Ｌ、ｌi-1 Ｈのいずれか
一方を選択し、それを信号βi Ｈ、βi Ｌとして次段に
出力するように構成したので、より高速に動作する冗長
２進加算器が得られ、部分剰余の演算がクリティカルパ
スをする場合にはこの冗長２進加算器を用いることで除
算処理が高速に行える効果がある。
【００７５】請求項８記載の発明によれば、冗長２進加
算器の第１〜第３のゲート手段をトランスミッションゲ
ートを用いて構成したので、低い電源電圧の場合に高速
かつ安定に動作する効果がある。
算器の第１〜第３のゲート手段をトランスミッションゲ
ートを用いて構成したので、低い電源電圧の場合に高速
かつ安定に動作する効果がある。
【００７６】請求項９記載の発明によれば、第１の論理
手段、第２の論理手段、および第１のゲート手段を加算
部と減算部とで共用して冗長２進加減算器を形成するよ
うに構成したので、ハードウェア量のより少ない除算装
置が得られる効果がある。
手段、第２の論理手段、および第１のゲート手段を加算
部と減算部とで共用して冗長２進加減算器を形成するよ
うに構成したので、ハードウェア量のより少ない除算装
置が得られる効果がある。
【００７７】請求項１０記載の発明によれば、各ゲート
手段をトランスミッションゲートを用いて構成したの
で、低い電源電圧の場合に高速かつ安定に動作する冗長
２進加算減器を、より少ないハードウェア量で実現でき
る効果がある。
手段をトランスミッションゲートを用いて構成したの
で、低い電源電圧の場合に高速かつ安定に動作する冗長
２進加算減器を、より少ないハードウェア量で実現でき
る効果がある。
【００７８】請求項１１記載の発明によれば、冗長２進
加算器と冗長２進減算器を、商決定回路からの制御信号
によって加算動作と減算動作の切り替えが行われる動作
切替機能付冗長２進加算器で代替するように構成したの
で、ハードウェア量の小さな除算装置が得られる効果が
ある。
加算器と冗長２進減算器を、商決定回路からの制御信号
によって加算動作と減算動作の切り替えが行われる動作
切替機能付冗長２進加算器で代替するように構成したの
で、ハードウェア量の小さな除算装置が得られる効果が
ある。
【００７９】請求項１２記載の発明によれば、冗長２進
加算器の一方の入力の冗長２進数のビットペアを、商決
定回路からの信号で制御される信号経路入替器で入れ替
えるように構成したので、冗長２進加算器を大幅に変更
せずに動作切替機能付冗長２進加算器が実現できる効果
がある。
加算器の一方の入力の冗長２進数のビットペアを、商決
定回路からの信号で制御される信号経路入替器で入れ替
えるように構成したので、冗長２進加算器を大幅に変更
せずに動作切替機能付冗長２進加算器が実現できる効果
がある。
【００８０】請求項１３記載の発明によれば、第３の論
理手段および第１１の論理手段が生成した加算用の信号
ｋaiＬ、ｌaiＬと、第８の論理手段および第１２の論理
手段が生成した減算用の信号ｋsiＬとｌsiＬを信号経路
選択手段に入力し、制御信号に応じてその一方を選択
し、それらより第３のゲート手段への信号ｋi Ｌと次段
への信号ｌi Ｌ、ｌi Ｈを生成するように構成したの
で、信号経路入れ替えの動作が先送りされて冗長２進加
算器の前半部分の動作とオーバーラップするため、入力
部で信号経路の入替えを行う場合に比べて速度のデメリ
ットが小さな動作切替機能付冗長２進加算器が得られる
効果がある。
理手段および第１１の論理手段が生成した加算用の信号
ｋaiＬ、ｌaiＬと、第８の論理手段および第１２の論理
手段が生成した減算用の信号ｋsiＬとｌsiＬを信号経路
選択手段に入力し、制御信号に応じてその一方を選択
し、それらより第３のゲート手段への信号ｋi Ｌと次段
への信号ｌi Ｌ、ｌi Ｈを生成するように構成したの
で、信号経路入れ替えの動作が先送りされて冗長２進加
算器の前半部分の動作とオーバーラップするため、入力
部で信号経路の入替えを行う場合に比べて速度のデメリ
ットが小さな動作切替機能付冗長２進加算器が得られる
効果がある。
【図１】 この発明の実施の形態１による除算装置の要
部を示すブロック図である。
部を示すブロック図である。
【図２】 実施の形態１における冗長２進加算器の１ビ
ット分の回路例を示すブロック図である。
ット分の回路例を示すブロック図である。
【図３】 実施の形態１における商決定回路の回路例を
示すブロック図である。
示すブロック図である。
【図４】 実施の形態１における商決定回路の変形例を
示すブロック図である。
示すブロック図である。
【図５】 実施の形態１における商決定回路のさらに別
の変形例を示すブロック図である。
の変形例を示すブロック図である。
【図６】 この発明の実施の形態２による除算回路にお
ける冗長２進加算器の１ビット分の回路例を示すブロッ
ク図である。
ける冗長２進加算器の１ビット分の回路例を示すブロッ
ク図である。
【図７】 この発明の実施の形態３による除算回路にお
ける冗長２進加算器の１ビット分の回路例を示すブロッ
ク図である。
ける冗長２進加算器の１ビット分の回路例を示すブロッ
ク図である。
【図８】 この発明の実施の形態４による除算回路にお
ける冗長２進加減算器の１ビット分の回路例を示すブロ
ック図である。
ける冗長２進加減算器の１ビット分の回路例を示すブロ
ック図である。
【図９】 この発明の実施の形態５による除算回路にお
ける冗長２進加減算器の１ビット分の回路例を示すブロ
ック図である。
ける冗長２進加減算器の１ビット分の回路例を示すブロ
ック図である。
【図１０】 この発明の実施の形態６による除算回路に
おける冗長２進加減算器の１ビット分の回路例を示すブ
ロック図である。
おける冗長２進加減算器の１ビット分の回路例を示すブ
ロック図である。
【図１１】 この発明の実施の形態７による除算装置の
要部を示すブロック図である。
要部を示すブロック図である。
【図１２】 実施の形態７における算動作切替機能付冗
長２進加算器の１ビット分の構成例を示すブロック図で
ある。
長２進加算器の１ビット分の構成例を示すブロック図で
ある。
【図１３】 実施の形態７における信号経路選択回路の
一例を示すブロック図である。
一例を示すブロック図である。
【図１４】 この発明の実施の形態８による除算装置図
６における算動作切替機能付冗長２進加算器の１ビット
分の回路例を示すブロック図である。
６における算動作切替機能付冗長２進加算器の１ビット
分の回路例を示すブロック図である。
【図１５】 従来の除算装置の全体構成を示すブロック
図である。
図である。
【図１６】 従来の商決定回路の回路例を示すブロック
図である。
図である。
【図１７】 従来の部分剰余演算回路の１ビット分の回
路例を示すブロック図である。
路例を示すブロック図である。
【図１８】 従来の冗長２進数の変換回路の回路例を示
すブロック図である。
すブロック図である。
【図１９】 従来の冗長２進数の変換回路が接続された
商決定回路の回路例を示すブロック図である。
商決定回路の回路例を示すブロック図である。
１ 商決定回路、２，６ 冗長２進加算器、３ 冗長２
進減算器、４ 選択回路、５ 動作切替機能付冗長２進
加算器、７ 信号経路入替器、１１ 第１の論理手段、
１２ 第２の論理手段、１３、１９ 第３の論理手段、
１４ 第４の論理手段、１５，２０，２３ 第１のゲー
ト手段、１６，２１，２４ 第２のゲート手段、１７，
２２，２５ 第３のゲート手段、１８ 第５の論理手
段、３１第１のゼロ判定手段、３２ 第２のゼロ判定手
段、３３ 第１のセレクタ手段、３４ 第２のセレクタ
手段、３５ 第３のゼロ判定手段、３６ 第６の論理手
段、４１，４６ 第８の論理手段、４２ 第９の論理手
段、４３，４７，４９ 第４のゲート手段、４４，４
８，５０ 第５のゲート手段、４５ 第１０の論理手
段、５１ 第１１の論理手段、５２ 第１２の論理手
段、５３ 信号経路選択手段、５４ 論理反転手段。
進減算器、４ 選択回路、５ 動作切替機能付冗長２進
加算器、７ 信号経路入替器、１１ 第１の論理手段、
１２ 第２の論理手段、１３、１９ 第３の論理手段、
１４ 第４の論理手段、１５，２０，２３ 第１のゲー
ト手段、１６，２１，２４ 第２のゲート手段、１７，
２２，２５ 第３のゲート手段、１８ 第５の論理手
段、３１第１のゼロ判定手段、３２ 第２のゼロ判定手
段、３３ 第１のセレクタ手段、３４ 第２のセレクタ
手段、３５ 第３のゼロ判定手段、３６ 第６の論理手
段、４１，４６ 第８の論理手段、４２ 第９の論理手
段、４３，４７，４９ 第４のゲート手段、４４，４
８，５０ 第５のゲート手段、４５ 第１０の論理手
段、５１ 第１１の論理手段、５２ 第１２の論理手
段、５３ 信号経路選択手段、５４ 論理反転手段。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
Claims (13)
- 【請求項１】 −１を（０，１）で、０を（０，０）
で、１を（１，０）で表す冗長２進数による第（ｊ−
１）番目の部分剰余の上位３ビットより商ビットの符号
判定を行う商決定回路と、 前記冗長２進数による前記第（ｊ−１）番目の部分剰余
に、前記冗長２進数による除数の加算を行う冗長２進加
算器と、 前記冗長２進数による前記第（ｊ−１）番目の部分剰余
から、前記冗長２進数による除数の減算を行う冗長２進
減算器と、 前記商決定回路の判定結果に基づいて、前記冗長２進加
算器の出力、入力された前記第（ｊ−１）番目の部分剰
余をそのまま、もしくは前記冗長２進減算器の出力のい
ずれかを選択し、前記冗長２進数による第ｊ番目の部分
剰余として出力する選択回路とを備えた除算装置。 - 【請求項２】 除数の２倍の値からの除数の値の減算に
基づいて冗長２進数のビットペアをつくり、除数の冗長
２進化を行う際に、（１，１）のビットペアを（０，
０）のビットペアに変換する手段を備えたことを特徴と
する請求項１記載の除算装置。 - 【請求項３】 商決定回路が、 第（ｊ−１）番目の部分剰余の最上位の冗長２進数のゼ
ロ判定を行う第１のゼロ判定手段と、 前記第（ｊ−１）番目の部分剰余の第２位の冗長２進数
のゼロ判定を行う第２のゼロ判定手段と、 前記第２のゼロ判定手段の出力に基づいて、前記第（ｊ
−１）番目の部分剰余の第２位の冗長２進数あるいは第
３位の冗長２進数のいずれか一方を選択する第１のセレ
クタ手段と、 前記第１のゼロ判定手段の出力に基づいて、前記第（ｊ
−１）番目の部分剰余の最上位の冗長２進数あるいは前
記第１のセレクタ手段の出力信号のいずれか一方を選択
する第１のセレクタ手段とを有することを特徴とする請
求項１または請求項２記載の除算装置。 - 【請求項４】 商決定回路に、 第（ｊ−１）番目の部分剰余の第３位の冗長２進数のゼ
ロ判定を行う第３のゼロ判定手段と、 前記第３のゼロ判定手段の出力と第１および第２のゼロ
判定手段の出力との論理値に基づいて、前記第（ｊ−
１）番目の部分剰余の上位３ビットの冗長２進数がいず
れもゼロであることを示す信号を出力する第６の論理手
段を付加したことを特徴とする請求項３記載の除算装
置。 - 【請求項５】 冗長２進加算器が、 除数の冗長２進ビットの反転値ｅi +Ｌとｅi -Ｌの論理積
およびその反転値を示す信号対を生成する第１の論理手
段と、 部分剰余の冗長２進ビットの反転値ｆi +Ｌとｆi -Ｌの論
理積およびその反転値を示す信号対を生成する第２の論
理手段と、 前記除数の冗長２進ビットの反転値ｅi +Ｌと部分剰余の
冗長２進ビットの反転値ｆi +Ｌの論理値に基づいた信号
を生成する第３の論理手段と、 前記除数の冗長２進ビットの反転値ｅi -Ｌと部分剰余の
冗長２進ビットの反転値ｆi -Ｌの論理積およびその反転
値を示す信号対ｌi Ｌ、ｌi Ｈを生成して次段に送出す
る第４の論理手段と、 前記第１の論理手段の出力に応じて、前記第２の論理手
段の出力信号より信号ｒi Ｈとそれと相補の信号ｒi Ｌ
とを生成する第１のゲート手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記第４の論理手段より送られてくる信
号ｌi-1 Ｌ、ｌi-1 Ｈをそのまま、もしくは入れ替えて
出力する第２のゲート手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記第４の論理手段より送られてくる信
号ｌi-1 Ｌ、ｌi-1 Ｈ、あるいは前記第３の論理手段の
出力信号より、互いに相補な信号対βi Ｈ、βi Ｌを生
成して次段に送出する第３のゲート手段と、 前段の前記第３のゲート手段より送られてくる信号β
i-1 Ｈおよびβi-1 Ｌと前記第２のゲート手段より出力
される信号より、当該冗長２進加算器の加算出力の冗長
２進ビットの反転値ｈi +Ｌ、ｈi -Ｌを生成する第５の論
理手段を有することを特徴とする請求項１から請求項４
のいずれか１項記載の除算装置。 - 【請求項６】 冗長２進加算器の第１のゲート手段が、
第１の論理手段の出力に応じて第２の論理手段の出力す
る相補な信号の一方を選択し、選択された信号ｒi Ｈと
それを反転した信号ｒi Ｌを生成するものであり、 第２のゲート手段が、前記第１のゲート手段の出力する
信号ｒi Ｈ、ｒi Ｌに応じて、前段の第４の論理手段よ
り送られてくる信号対ｌi-1 Ｌ、ｌi-1 Ｈの一方を選択
し、選択された信号とそれを反転した信号とを生成する
ものであり、 第３のゲート手段が、前記第１のゲート手段の出力する
信号ｒi Ｈ、ｒi Ｌに応じて、前記前段の第４の論理手
段より送られてくる信号ｌi-1 Ｈあるいは第３の論理手
段が出力する信号のいずれか一方を選択し、選択された
信号とそれを反転した信号βi Ｈ、βi Ｌを生成するも
のであることを特徴とする請求項５記載の除算装置。 - 【請求項７】 冗長２進加算器の第３の論理手段が、除
数の冗長２進ビットの反転値ｅi +Ｌと部分剰余の冗長２
進ビットの反転値ｆi +Ｌの論理積およびその反転値を示
す信号対を生成するものであり、 第１のゲート手段が、第１の論理手段の出力に応じて、
第２の論理手段の出力する相補な信号対を、その真の信
号を信号ｒi Ｈ、補の信号を信号ｒi Ｌとして、あるい
は真の信号を信号ｒi Ｌ、補の信号を信号ｒi Ｈとし
て、その出力位置を入れ替えて出力するものであり、 第２のゲート手段が、前記第１のゲート手段の出力する
信号ｒi Ｈ、ｒi Ｌに応じて、前段の第４の論理手段よ
り送られてくる信号対ｌi-1 Ｌ、ｌi-1 Ｈを、その出力
位置を入れ替えて出力するものであり、 第３のゲート手段が、前記第１のゲート手段の出力する
信号ｒi Ｈ、ｒi Ｌに応じて、前記前段の第４の論理手
段より送られてくる信号対ｌi-1 Ｌ、ｌi-1 Ｈ、あるい
は前記第３の論理手段より出力される信号対のいずれか
一方を選択し、それを信号βi Ｈ、βi Ｌとして次段に
出力するものであることを特徴とする請求項５記載の除
算装置。 - 【請求項８】 冗長２進加算器の第１のゲート手段が、
第１の論理手段の出力で制御されるトランスミッション
ゲートで形成され、 第２のゲート手段および第３のゲート手段が、前記第１
のゲート手段の出力で制御されるトランスミッションゲ
ートで形成されていることを特徴とする請求項７記載の
除算装置。 - 【請求項９】 除数の冗長２進ビットの反転値ｅi +Ｌと
ｅi -Ｌの論理積およびその反転値を示す信号対を生成す
る第１の論理手段と、 部分剰余の冗長２進ビットの反転値ｆi +Ｌとｆi -Ｌの論
理積およびその反転値を示す信号対を生成する第２の論
理手段と、 前記除数の冗長２進ビットの反転値ｅi +Ｌと部分剰余の
冗長２進ビットの反転値ｆi +Ｌの論理値に基づいた信号
を生成する第３の論理手段と、 前記除数の冗長２進ビットの反転値ｅi -Ｌと部分剰余の
冗長２進ビットの反転値ｆi -Ｌの論理積およびその反転
値を示す信号対ｌaiＬ、ｌaiＨを生成する第４の論理手
段と、 前記第１の論理手段の出力に応じて前記第２の論理手段
の出力信号の一方より信号ｒi Ｈとそれを反転した信号
ｒi Ｌとを生成する第１のゲート手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記第４の論理手段より送られてくる信
号ｌai-1Ｌ、ｌai-1Ｈをそのまま、もしくは入れ替えて
出力する第２のゲート手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記第４の論理手段より送られてくる信
号ｌai-1Ｌ、ｌai-1Ｈあるいは前記第３の論理手段の出
力信号より、互いに相補な信号対βaiＨ、βaiＬを生成
して次段に送出するする第３のゲート手段と、 前段の前記第３のゲート手段より送られてくる信号βa
i-1Ｈおよびβai-1Ｌと前記第２のゲート手段より出力
される信号より、加算出力の冗長２進ビットの反転値ｈ
ai +Ｌ、ｈai -Ｌを生成する第５の論理手段と、 前記第３の論理手段とは異なる側の前記除数の冗長２進
ビットの反転値または部分剰余の冗長２進ビットが入力
される第８の論理手段と、 前記第４の論理手段とは異なる側の前記除数の冗長２進
ビットの反転値または部分剰余の冗長２進ビットが入力
され、その論理積およびその反転値を示す信号対ｌs
iＬ、ｌsiＨを生成する第９の論理手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記第９の論理手段より送られてくる信
号ｌsi-1Ｌ、ｌsi-1Ｈをそのまま、もしくは入れ替えて
出力する第４のゲート手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記第９の論理手段より送られてくる信
号ｌsi-1Ｌ、ｌsi-1Ｈあるいは前記第８の論理手段の出
力信号より、互いに相補な信号対βsiＨ、βsiＬを生成
して次段に送出する第５のゲート手段と、 前段の前記第５のゲート手段より送られてくる信号βs
i-1Ｈおよびβsi-1Ｌと前記第４のゲート手段より出力
される信号より、減算出力の冗長２進ビットの反転値ｈ
si +Ｌ、ｈsi -Ｌを生成する第１０の論理手段とを備えた
冗長２進加減算器によって、冗長２進加算器と冗長２進
減算器とを一体化することを特徴とする請求項１から請
求項４のいずれか１項記載の除算装置。 - 【請求項１０】 冗長２進加減算器の第３の論理手段と
第８の論理手段がそれぞれ相補の信号対を発生するもの
であり、 第１のゲート手段が、第１の論理手段の出力で制御され
て、入力された信号対をその出力位置を入れ替えて出力
するトランスミッションゲートで形成され、 第２のゲート手段が、前記第１のゲート手段の出力で制
御されて、前段からの信号ｌai-1Ｌ、ｌai-1Ｈをその出
力位置を入れ替えて出力するトランスミッションゲート
で形成され、 第３のゲート手段が、前記第１のゲート手段の出力で制
御されて、前段からの信号ｌai-1Ｌ、ｌai-1Ｈあるいは
前記第３の論理手段の出力信号対のいずれか一方を選択
し、それを信号βaiＨ、βaiＬとして次段に出力するト
ランスミッションゲートで形成され、 第４のゲート手段が、前記第１のゲート手段の出力で制
御されて、前段からの信号ｌsi-1Ｌ、ｌsi-1Ｈをその出
力位置を入れ替えて出力するトランスミッションゲート
で形成され、 第５のゲート手段が、前記第１のゲート手段の出力で制
御されて、前段からの信号ｌsi-1Ｌ、ｌsi-1Ｈあるいは
前記第８の論理手段の出力信号対のいずれか一方を選択
し、それを信号βsiＨ、βsiＬとして次段に出力するト
ランスミッションゲートで形成されていることを特徴と
する請求項９記載の除算装置。 - 【請求項１１】 −１を（０，１）で、０を（０，０）
で、１を（１，０）で表す冗長２進数による第（ｊ−
１）番目の部分剰余の上位３ビットより商ビットの符号
判定を行う商決定回路と、 前記冗長２進数による前記第（ｊ−１）番目の部分剰余
に、前記冗長２進数による除数の加算動作と、前記冗長
２進数による前記第（ｊ−１）番目の部分剰余から、前
記冗長２進数による除数の減算動作を、前記商決定回路
の判定結果に応じて切り替える動作切替機能付冗長２進
加算器と、 前記商決定回路の判定結果に基づいて、前記動作切替機
能付冗長２進加算器の出力、もしくは入力された前記第
（ｊ−１）番目の部分剰余をそのままのいずれかを選択
し、前記冗長２進数による第ｊ番目の部分剰余として出
力する選択回路とを備えた除算装置。 - 【請求項１２】 動作切替機能付冗長２進加算器が、 冗長２進数による第（ｊ−１）番目の部分剰余に、前記
冗長２進数による除数の加算を行う冗長２進加算器と、 前記冗長２進加算器への第（ｊ−１）番目の部分剰余ま
たは除数の入力に際して、その一方の冗長２進数のビッ
トペアを商決定回路の判定結果に基づいて入れ替える信
号経路入替器を有することを特徴とする請求項１１記載
の除算装置。 - 【請求項１３】 動作切替機能付冗長２進加算器が、 除数の冗長２進ビットの反転値ｅi +Ｌとｅi -Ｌの論理積
およびその反転値を示す信号対を生成する第１の論理手
段と、 部分剰余の冗長２進ビットの反転値ｆi +Ｌとｆi -Ｌの論
理積およびその反転値を示す信号対を生成する第２の論
理手段と、 前記除数の冗長２進ビットの反転値ｅi +Ｌと部分剰余の
冗長２進ビットの反転値ｆi +Ｌの論理値に基づいた信号
ｋaiＬを生成する第３の論理手段と、 前記除数の冗長２進ビットの反転値ｅi -Ｌと部分剰余の
冗長２進ビットの反転値ｆi-Ｌの論理値に基づいた信号
ｌaiＬを生成する第１１の論理手段と、 前記第３の論理手段とは異なる側の前記除数の冗長２進
ビットの反転値または部分剰余の冗長２進ビットが入力
され、その論理値に基づいた信号ｋsiＬを生成る第８の
論理手段と、 前記第４の論理手段とは異なる側の前記除数の冗長２進
ビットの反転値または部分剰余の冗長２進ビットが入力
され、その論理値に基づいた信号ｌaiＬを生成する第１
２の論理手段と、 前記信号ｋaiＬとｋsiＬの一方、および前記信号ｌaiＬ
とｌsiＬの一方を制御信号に応じて選択して信号ｋi Ｌ
および信号ｌi Ｌを生成し、前記信号ｌi Ｌを次段に送
出する信号経路選択手段と、 前記信号ｌi Ｌを反転させて信号ｌi Ｈを生成し、それ
を次段に送出する論理反転手段と、 前記第１の論理手段の出力に応じて、前記第２の論理手
段の出力信号より信号ｒi Ｈとそれと相補の信号ｒi Ｌ
とを生成する第１のゲート手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記信号経路選択手段および論理反転手
段より送られてくる信号ｌi-1 Ｌ、ｌi-1 Ｈをそのま
ま、もしくは入れ替えて出力する第２のゲート手段と、 前記第１のゲート手段の出力する信号ｒi Ｈ、ｒi Ｌに
応じて、前段の前記信号経路選択手段および論理反転手
段より送られてくる信号ｌi-1 Ｌ、ｌi-1 Ｈ、あるいは
前記信号経路選択手段からの信号ｋi Ｌより、互いに相
補な信号対βiＨ、βi Ｌを生成して次段に送出するす
る第３のゲート手段と、 前段の前記第３のゲート手段より送られてくる信号β
i-1 Ｈおよびβi-1 Ｌと前記第２のゲート手段より出力
される信号より、当該動作切替機能付冗長２進加算器の
出力信号の冗長２進ビットの反転値ｈi +Ｌ、ｈi -Ｌを生
成する第５の論理手段を有することを特徴とする請求項
１１記載の除算装置。
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