JPH08503570A - 高速桁上げのためのロジック構造および回路 - Google Patents

Abstract

(57)【要約】 組合せ関数発生器および蓄積素子の複数ブロックを含みプログラム可能な相互配線構造で相互接続したプログラマブルロジックデバイスは、桁上げ機能発生用論理を用いる算術演算によく用いられる。多数のビットの処理を要する場合、桁上げ機能は通常大幅な遅れを生じ、高速度で結果を得るには多量の追加素子を要する。この発明は桁上げ機能を高速に最小素子数で行うための専用のハードウェアを論理ブロック内に備える。この発明は、二つのビットに加えるべき桁上げ信号を加算すべき二つのビットの等しくないときはすぐ上位のビットに伝搬できることと、それらビットの一方をそれらビットの等しいときは桁上げ信号として使えることとを利用している。各ビットについて、参照用テーブル関数発生器で桁上げ伝搬信号を発生し、桁上げ信号発生用に専用ハードウェアで用いる。

Description

【発明の詳細な説明】 高速桁上げのためのロジック構造および回路 発明の技術分野 この発明は大規模集積回路に関し、とくにプログラム可能なまたは回路配置融 通性あるロジックデバイスに関する。 背景 プログラマブルロジックデバイス内で行われる機能の一つに算術演算がある。 この発明の譲受人ジリンクス，インコーポレーテッド発売の回路配置融通性ある ロジックアレーなどのデバイスは算術演算のほか多数の論理演算を行うことがで きる。それらデバイスは米国特許第４，８７０，３０２号、同第４，７０６，２ １６号、および米国特許出願第０７／３８７，５６６号に記載してあり、それら 記載を特許番号および特許出願番号を引用してこの出願の明細書に組み入れる。 これらデバイスは汎用機能を意図したものであるので、算術演算は比較的低速で あるほか所要シリコン面積も大きい。 バークナー（Ｂｉｒｋｎｅｒ）名義の米国特許第４，１２４，８９９号記載の プログラマブルアレーロジックデバイスおよびエルガマルほか（Ｅｌｇａｍａｌ ｅｔ ａｌ）名義の米国特許第４，７８５，７４５号記載のユーザプログラマ ブルデバイスなど上記以外のプログラマブルロジックデバイスも算術演算用にプ ログラム可能である。これらデバイスにおいては、算術演算ほかの機能すなわち 桁上げ論理を用いる機能の実行の速度は桁上げ信号の伝達の速度により制限され る。また、桁上げ機能を実動化するのに用いる汎用論理が重要である。 ロジックデバイスが算術演算をいかに行うか、とくに遅延の原因は何であるか の理解のために、算術演算機能に関する以下の説明は加算器に焦点を絞って行う 。しかし、この説明は減算器、インクリメンタ、デクリメンタ、アキュムレータ ほか桁上げ論理を用いる回路に該当するよう容易に拡張できる。 また、以下の説明はマルチビット加算器の中間段の動作を中心に行う。最下位 ビットは、それ以下の位のビットからの桁上げ信号があり得ないので特別な場合 である。最上位ビットも、桁上げビットが算術溢れの確定に使えるので特別な場 合である。これら二つの特別な場合はより詳しく後述する。 図１ａ、１ｂおよび２を参照して、単一ビット桁上げ伝搬加算器（図１ａおよ び図１ｂ）の動作速度、したがって単一ビット加算器の縦続接続から成るマルチ ビット桁上げ伝搬加算器の動作速度が、桁上げ入力端子への信号の桁上げ出力端 子への伝達速度にいかに制約されるかを次に述べる。 図１ａに示す単一ビット加算器の動作を定めるブーレ論理式は （１） Ｓ_i＝（Ａ_i＠Ｂ_i）＠Ｃ_i （２） Ｃ_i+1＝Ａ_i・Ｂ_i＋（Ａ_i＠Ｂ_i）・Ｃ_i ここで＠は排他的論理和（ＸＯＲ）演算を表わし、 ・は論理積（ＡＮＤ）演算を表わし、 ＋は論理和（ＯＲ）演算を表わす。 式（１）は和が単一ビットＡ_iおよびＢ_iの加算に加えてより下位のビットから の桁上げの関数であることを示している。式（１）および（２）の桁上げ伝搬加 算器アルゴリズムは特定ビットに対する和が先行ビットからの桁上げ出力の発生 まで計算できないことを示している。和Ｓ_iはＸＯＲゲートの出力であり、その ゲートの入力、すなわちその一つが桁上げ入力信号Ｃ_iから成る入力の各々が有 効になるまで発生できないのである。 また、桁上げ出力Ｃ_i+1も、より下位の桁上げビットＣ_iが有効になるまで発生 できない。ここで図２を参照して、桁上げ伝搬加算器の相次ぐ段を通じた桁上げ 信号の伝搬を説明する。第２の加算段Ａｄｄ_i+1間のＡＮＤゲートはその入力の 一つをＸＯＲゲート６６の出力から１ゲート分遅延ののちに受ける。しかし、桁 上げ入力信号Ｃ_iが予め設定されている（すなわち、Ａｄｄ_iは最下位ビットであ る）とすると、ＡＮＤゲート６７は、Ａ_iおよびＢ_iの影響がゲート６１、６２お よび６２を伝達されて、他方の入力すなわちより下位のビットからの桁上げ出力 Ｃ_i+1がより下位のビットＣ_iおよび加算すべきより下位のビットＡ_iおよびＢ_iの 桁上げにより発生される前に上記伝達を完了するまでさらに３ゲート分の遅延だ け待つことができよう。また、第２のビットＡｄｄ_i+1の桁上げ出力 Ｃ_i+2は、桁上げビットＣ_i+1の発生後さらに２ゲート分だけ遅延を受ける。すな わち、Ａ_i+1およびＢ_i+1についての入力を信号Ｃ_i+1に組み合わせてＣ_i+2を発生 するには、Ｃ_i+1をＡＮＤゲート６７およびＯＲゲート７０経由で伝達しなけれ ばならない。したがって、第３段への入力のための有効な桁上げ信号Ｃ_i+2は、 入力信号Ａ_iおよびＢ_iの印加から５ゲート分の遅延時点まで得られない。このよ うに、慣用の桁上げ伝搬加算器の動作速度は桁上げ信号の伝達により制約を受け る。慣用の桁上げ伝搬加算器の伝搬遅延は２ｎ＋１ゲート分である。ここでｎは 複数ビット加算器内の段数である。 加算はそれ以外の多数の重要な演算の基礎であるので、桁上げ伝搬時間の高速 化により高速加算回路を実現することはコンピュータ産業にとって重要である。 概括的にいうと、構成素子密度および複雑性を犠牲にして桁上げ伝搬速度を確保 するのが通常の手法である。 より高速の桁上げ伝搬を達成する周知のアルゴリズムの一つは桁上げ先見論理 と呼ばれるものである。この桁上げ先見論理を実動化する回路を図３に示す。こ の論理を理解するには二つの新たな変数を導入する必要がある。すなわち、 （３） Ｐ_i＝Ａ_i＠Ｂ_i （４） Ｇ_i＝Ａ_i・Ｂ_i 変数Ｐは、その値が大きいとき桁上げ入力が桁上げ出力に伝搬されるので「桁上 げ伝搬」と呼ばれる。変数Ｇは、その値が大きいとき加算中にビットにより桁上 げ出力が生ずるので「桁上げ発生」と呼ばれる。これら新たな変数によって式（ １）および（２）は次のとおり変形できる、すなわち （５） Ｓ_i＝Ｐ_i＠Ｃ_i （６） Ｃ_i+1＝Ｇ_i＋Ｐ_i・Ｃ_i 式（６）は、若干の代数の操作を加えて、新たな式すなわち各レベルでの桁上げ ビットが各レベルの加数および最下位の桁上げビットのみに左右される旨の式に 変形するのに使うことができる。図３に示した４ビット加算器において次の式を 実動化できる。すなわち、 （７）（ａ）Ｃ_i＝Ａ₀Ｂ₀＝Ｇ₀ （ｂ）Ｃ₂＝Ｇ₁＋Ｐ₁Ｃ₁＝Ｇ₁＋Ｐ₁＋Ｃ₁ （ｃ）Ｃ₃＝Ｇ₂＋Ｐ₂Ｃ₂＝Ｇ₂＋Ｐ₂（Ｇ₁＋Ｐ₁Ｃ₁） ＝Ｇ₂＋Ｐ₂Ｇ₁＋Ｐ₂Ｐ₁Ｃ₁ （ｄ）Ｃ₄＝Ｇ₃＋Ｐ₃Ｃ₃ ＝Ｇ₃＋Ｐ₃（Ｇ₂＋Ｐ₂Ｇ₁＋Ｐ₂Ｐ₁Ｃ₁） ＝Ｇ₃＋Ｐ₃Ｇ₂＋Ｐ₃Ｐ₂Ｇ₁＋Ｐ₃Ｐ₂Ｐ₁Ｃ₁ Ｇ_iおよびＰ_iの各々は式（３）および（４）に示されるとおりＡ_iおよびＢ_iのみ の関数であり、先行の桁上げ値の関数ではない。また、式（７）（ｂ）に示され るとおり、Ｃ₂はＧ₁、Ｐ₁およびＣ₁の関数として計算され、式（７）（ｃ）に示 されるとおり、Ｃ₃はＧ₂、Ｐ₂およびＣ₂の関数として計算される。しかし、Ｃ₂ はＣ₁によって解かれているので、Ｃ₃もＣ₁によって解くことができる。式（７ ）（ｄ）およびより一般的な式（６）を注意深くみると、Ｃ_i+1の各々がいくつ かのＧ_i、Ｐ_iおよびＣ₁の関数であることが明らかになろう。図３にみられると おり、より下位のビットの隣接上位ビットへの印加は和の計算だけのためであっ て桁上げビットの計算のためではない。各桁上げビットはいくつかのＧ_i、Ｐ_iお よびＣ₁の関数であるので最下位ビット以外のビットの桁上げ出力には左右され ない。このように、桁上げ先見回路の桁上げ伝搬遅延は加算対象のビットの数に は左右されない。 図３および図１ａをさらに参照すると、入力信号（ＡおよびＢ）の印加から一 つの加算回路段の発生出力（Ｇ_i）および伝搬出力（Ｐ_i）への有効出力信号出現 までの遅延は１ゲート分（図１ａから認識できる）である。図３において桁上げ 先見回路の桁上げ回復部によって加わる遅延は２ゲート分であり、したがって、 加算器への入力信号印加から最後の桁上げビット発生までの遅延は３ゲート分と なる。この関係は加算対象のビットの数には左右されない。複数ビット加算回路 については、遅延は慣用の桁上げ伝搬加算器の遅延よりも大幅に小さくなる。し かし、段数の増加とともに回路素子数が大幅に増加する。桁上げ先見論理は、複 数ビット加算器の１段の実動化に慣用の桁上げ伝搬加算器よりもずっと多い素子 数を要する。すなわち、桁上げ伝搬の高速化が素子の高密度化を要することが上 の説明から理解されよう。 図４は加算回路を実動化するための回路素子のもう一つの例を示す。図４の加 算回路は非常に高速であるが図３の加算回路と同様に多数の回路素子を用いてい る。この例においても、高速桁上げ論理は素子の高密度化を伴っている。 カリフォルニア州９５１２４，サンホゼ，ロジックドライブ２１００所在のジ リンクス，インコーポレーテッド１９８９年発行のジリンクス社「プログラマブ ルゲートアレーデータブック」第６−３０頁乃至第６−４４頁には、従来の同社 製プログラマブルロジックデバイスに実動化可能な種々の加算器および計数器が 示してある。上記ジリンクス社データブックの上記頁を引用してその記載をこの 明細書に組み入れる。同データブックの著作権者であるジリンクス，インコーポ レーテッドは同データブックの上記頁の複写については何ら異存はないが、それ 以外については著作権の権利を留保する。図４の加算回路は上記ジリンクス社デ ータブックの第６−３０頁に示してある。図５は計数器を示し、同データブック の第６−３４頁に示してある。すなわち、図４および図５はこれまでのジリンク ス社製品で行われる算術演算の応用を示す。これらジリンクス社製品では、和の 計算には一つの関数発生器が必要となり、桁上げ関数の計算にはもう一つの関数 発生器が必要となる。これら二つの関数発生器は、ジリンクス社製の慣用の回路 配置融通性あるロジックアレーの一つの論理ブロックに通常は組み入れられてい る。 このように、図４および図５の加算回路においても、これら以外のジリンクス 社製の従来の加算回路においても、加算器または計数器の各段を実動化するには 少なくとも二つの関数発生器が必要になる。 図６ｃの真数表は加算対象の二つの単一ビット、すなわち桁上げ入力ビットお よび桁上げ出力ビットの間の論理関係を示す。この真数表を注意深く分析すると 有用なパターンが得られる。ＡとＢとが等しいとき（すなわち１、２、７および ８行目）は、桁上げ出力Ｃ_outビットはＡおよびＢの値である。ＡとＢとが等し くないとき（３〜６行目）は、桁上げ出力Ｃ_outビットの値は桁上げ入力ビット Ｃ_inの値である。このパターンを等価ブーレ論理式は次のように表わす。 すなわち、 図６ａに示した回路は式（１０）を実動化する。この回路は二つの条件を満足す る。ＡとＢとが等しくないときは、桁上げ入力端子の信号が桁上げ出力端子に送 られ、ＡとＢとが等しいときは、Ａの信号が桁上げ出力端子に送られる。図６ａ に示すとおり、加算対象の二つの単一ビットすなわちＡおよびＢはＸＯＲゲート ５１の二つの入力端子に加えられる。ＡとＢとが等しい場合は、ＸＯＲゲート５ １からのロウ出力信号がパストランジスタＴ１をオンにしパストランジスタＴ２ をオフにし、Ａから桁上げ出力端子Ｃ_OUTに信号を通過させる。ＡとＢとが等し くない場合は、ＸＯＲゲート５１の出力はハイとなり、パストランジスタＴ２を オンにしパストランジスタＴ１をオフにする。これによって、桁上げ入力端子Ｃ_IN の信号を桁上げ出力端子Ｃ_OUTに通過させる。 図７ａは全加算器を示す。図６ｂおよび図７ｂは、図６ａおよび図７ａの回路 の代表的表示をそれぞれ示す。図６ａおよび図７ａのインバータおよびトランジ スタは図６ｂおよび７ｂではマルチプレクサＭとして表示してある。 図２と図７ａとの比較によって、上述の高速桁上げ論理が慣用の桁上げ伝搬加 算器よりも高速の桁上げ信号伝搬を提供することが明らかになろう。図７ａはこ の発明による全加算器の回路構成の一つの段を示す。桁上げ伝搬は図６ａについ て上に述べたとおり制御される。上述のとおり、また図２に図示のとおり、慣用 の桁上げ伝搬加算器の伝搬遅延は、加算対象ビット対あたり１ＡＮＤゲート分プ ラス１ＯＲゲート分プラス１ＸＯＲゲート分である。これに対して、この発明に よる回路の最悪の場合の遅延は、図７ａに示すとおり、入力信号の一方、すなわ ちこの場合はＢ_iが桁上げ出力信号まで伝搬されたとき、すなわちこの信号がＸ ＯＲゲート９１プラスインバータ９２を通過しパストランジスタ９３をオンにし たときに生ずる。この状態は加算対象のビット全体について同時に生ずる。桁上 げ信号がトランジスタ９４などトランジスタの長い列を伝搬する際の伝搬遅延は 加算結果の発生のためのゲート遅延に比べてごく小さい追加遅延になるだけであ る。図７ａに示したような四つの全加算器を縦続接続すると、最悪の場合の出力 信号Ｃ_outはＸＯＲゲート遅延プラスインバータ遅延プラス四つのパストランジ スタのごく小さい伝搬遅延ののちに発生する。 発明の概要 この発明によると、回路配置融通性ある論理ブロックを有し高速桁上げ論理を 実動化する回路を備えるプログラマブルロジックデバイスを提供できる。加算器 、減算器、累算器およびこれら以外の機能回路すなわち桁上げ論理を用いた回路 を実動化する際にはこの高速桁上げ論理回路が有用である。高速桁上げ通路は回 路配置融通性あるロジックアレー内の専用ハードウェアおよび専用相互配線回路 で実現でき、桁上げ信号発生のための桁上げ伝搬信号はプログラム可能な関数発 生器で発生できる。この専用桁上げ通路回路は桁上げ信号の高速伝搬と桁上げ論 理利用の論理機能の高密度化を可能にする。桁上げ伝搬信号は和の発生にも用い る。二つの実施例、すなわち和をプログラム可能な関数発生器で発生するものと 、専用ＸＯＲゲートで発生するものとを説明する。 一つの実施例においては、桁上げ論理を用いた回路は従来技術の回路よりも約 ４倍高速であり、約半数の論理ブロックで実現可能であり、汎用ロジック資源を 他の機能に振り向けることを可能にする。また、一つの実施例は、定数と変数と の間の加算または減算をその定数の提供のための相互配線回路を用いることなく 可能にする。 この発明は、二つの論理的に等価の桁上げ機能、すなわち、 （８） Ｃ_i+1＝（Ａ_i＠Ｂ_i）・（Ｃ_i）＋（Ａ_i＠Ｂ_i）・Ｂ_i （９） Ｃ_i+1＝（Ａ_i＠Ｂ_i）・（Ｃ_i）＋（Ａ_i＠Ｂ_i）・Ａ_i の一つのブーレ関数簡略化を利用する。 高速桁上げ通路は上記Ｃ_i関数を受け上記Ｃ_i+1関数を発生する。上記式のＡ_i およびＢ_iのＸＯＲ関数は参照用テーブル関数発生器から発生する。桁上げ通路 は、一つのビットの桁上げ出力を次のビットの桁上げ入力に接続した状態でアレ ーの形に実動化する。高速桁上げ通路はこのようにして実現される。一つの実施 例では、和の関数Ｓ_iを１ビットあたり二つ以上の関数発生器を要することなく 発生できるようにＸＯＲゲートも備えてある。 桁上げ論理ハードウェアを汎用論理ブロックと関連して回路配置融通性ある論 理アレーに組み入れたときは、この高速桁上げ論理回路には、近接論理ブロック の桁上げ入力と桁上げ出力との間に機能向上用の専用相互配線構造を備えるのが 好ましい。 図面の簡単な説明 図１ａは慣用の全加算器の一つの段を示す概略図である。 図１ｂは図１ａに示した慣用の全加算器段の記号である。 図２は互いに縦続接続した二つの全加算器の概略図である。 図３は桁上げ先見論理を備える４ビット加算器の概略図である。 図４は従来技術の加算器の概略図である。 図５は従来技術の計数器の概略図である。 図６ａはこの発明による桁上げ論理１ビット発生回路の概略図であり、図６ｂ は図６ａの回路の代替的表示を示す。 図６ｃは変数Ａ、Ｂ、Ｃ_inおよびＣ_outの間の関係を示す真数表である。 図７ａはこの発明による桁上げ論理を用いた全加算器の１ビット発生用の回路 の概略図であり、図７ｂは図７ａの回路の代替的表示を示す。 図８ａはジリンクス，インコーポレーテッド製ＸＣ４００００デバイスに用い た桁上げ論理の算術演算部の単純化した図を示す。 図８ｂはこの発明による桁上げ論理の算術演算部の単純化した図を示す。 図９ａは図８ａおよび図８ｂの関数発生器の参照用テーブル実施例を示す。 図９ｂは図８ａおよび図８ｂの関数発生器のもう一つの参照用テーブル実施例 を示す。 図９ｃは図９ａまたは図９ｂの参照用テーブル関数発生器についてのカルノー マップを示す。 図９ｄは図９ａまたは図９ｂの参照用テーブル関数発生器により実動化できる ２¹⁶論理関数の一つを示す。 図１０はジリンクス社製ＸＣ４０００系デバイスに用いてある二段保有論理ブ ロック、すなわち図８ａの回路を含む論理ブロックの概略図を示す。 図１１ａは専用桁上げ論理相互配線回路の一つの実施例を示す論理アレーの概 略図である。 図１１ｂはプログラム可能な相互配線により実動化した桁上げ相互配線回路の 一つの例を示す概略図である。 図１１ｃは専用桁上げ論理相互配線回路の一実施例を示す概略図である。 図１２ａはこの発明による回路配置融通性ある論理ブロック（ＣＬＢ）であっ て、和の計算用にもう一つのＣＬＢと組み合わせた場合に図８ｂの回路を実動化 する４段式のＣＬＢの概略図を示す。 図１２ｂはこの発明によるもう一つのＣＬＢであって、和の計算用に専用ハー ドウェアを用いて図８ｂの回路を実動化したＣＬＢを示す。 図１２ｃは図１２ａまたは図１２ｂのＣＬＢと、ＣＬＢのアレーの相互接続用 の相互接続経路とを結合するタイルを示す。 図１２ｄは水平方向に互いに組み合わせた図１２ｃのタイル二つを示す。 図１２ｅは図１２ｃに示したようなコアタイルと外部接続用端タイルおよび角 タイルとを含むＦＰＧＡチップを示す。 詳細な説明 図８ａは回路配置融通性ある論理ブロック内で桁上げ論理を実動化する従来の 回路を示す。図８ｂはこの発明による回路を示す。この発明によると、算術演算 論理はプログラム可能なデバイスおよびハードウェアの組合せに実動化できる。 従来技術のデバイスの場合と同様に、桁上げ通路は、高速度達成のために図８ａ におけるＭＵＸ９１３および図８ｂにおけるＭＵＸ９２３を含むハードウェアで 実動化する。図８ａに示すとおり、入力信号を受けるためのデータ変形機能回路 ９１１およびＸＯＲゲート９１２も専用ハードウェアで実動化し、和の計算のた めの追加のデータ変形機能回路９１４および９１７およびＸＯＲゲート９１５お よび９１７はプログラム可能な関数発生器９０２に実動化する。 図８ｂにおいて、データ変形回路９２１およびＸＯＲゲート９２２は機能発生 器９０３に実動化し、和の計算のためのＸＯＲゲート９２６は、プログラム可能 な関数発生器または専用ＸＯＲゲートであるユニット９０４に実動化する。ジリンクス社ＸＣ４０００系デバイスに実動化した桁上げ論理 図１０、１１ａ、１１ｂおよび１１ｃは図８ａの構造を実動化するのにジリン クス社製ＸＣ４０００系製品で用いている回路の回路図である。 図１０において、高速桁上げ論理は、多用途回路の回路配置に用いられる参照 用テーブル関数発生器、マルチプレクサ、メモリセルおよび追加の論理ゲートを 含む回路に組み入れてある。 参照用テーブル関数発生器の動作を図９ａ−９ｄに関連して説明する。図９ａ は四つの入力信号の可能性ある１６の組合せの一つに応答して出力信号を発生で きる１６ビット参照用テーブルを示す。入力信号ＡおよびＢはこの１６ビット参 照用テーブル内の四つのコラムのどれか一つを選択するようにＸデコーダを制御 する。入力信号ＣおよびＤはこの１６ビット参照用テーブルの四つのロウのどれ か一つを選択するようにＹデコーダ制御する。この１６ビット参照用テーブルは それぞれ選択されたロウおよびコラムの交点のビットを代表する出力信号を生ず る。そのような交点は１６個あり、したがってそのようなビットも１６個ある。 それら１６個のビットで表現できる機能の組合せは２¹⁶通りあり得る。したがっ て、参照用テーブル内の１６ビットでシミュレートすべきものがＮＯＲゲートで ある場合は、その参照用テーブル対応のカルノーマップは図９ｃに示すとおりに なる。図９ｃにおいて、１番目のロウ（Ａ＝０、Ｂ＝０を表わす）および１番目 のコラム（Ｃ＝０、Ｄ＝０を表わす）の交点のビット以外のビットはすべて“０ ”である。この１６ビット参照用テーブルで発生すべき機能が使用頻度のより低 いものである場合（たとえば、Ａ＝０、Ｂ＝０、Ｃ＝０、Ｄ＝０に対する出力信 号が“１”であることを要求される場合）、２進符号「１」が２番目のロウと１ 番目のコラムとの交点に格納される。Ａ＝０、Ｂ＝０、Ｃ＝０、Ｄ＝０のときお よびＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０のときの両方について２進符号「１」が要 求される場合は、２進符号「１」が１番目のコラムと１番目および２番目のロウ との交点の各々に格納される。参照用テーブルの上記ローディングで表される論 理回路は図９ｄに示すとおりである。すなわち、図９ａの参照用テーブルは２¹⁶ 個の論理機能の任意の一つの精密で単純な実動化を表わす。 図９ｂは１６個の選択ビットの任意の一つを生ずるためのもう一つの構成を示 す。左側に「１６個の選択ビット」と表示した縦方向コラムのレジスタ０−１５ の各々は２進符号１または０の被選択信号を含む。信号Ａ、Ｂ、ＣおよびＤおよ びそれらの複数の適当な組合せを選択することにより、１６個の選択ビットレジ スタの１６個の位置の特定の一つに格納されている特定のビットが出力リード線 に伝送される。例えば、「１」レジスタ内のビットを出力リード線に伝送するに は、そのように表示されリード線に信号Ａ、Ｂ、Ｃ、Ｄを加える。上記１６個の 選択ビットレジスタ内の１６個の位置の中の「１５」と表示された信号を出力リ 用いて２¹⁶個の論理機能の任意の一つを実動化できる。 図１０について述べると、入力端子Ｆ１およびＦ２から入力信号Ａ₀およびＢ₀ がそれぞれ供給される。関数発生器Ｆ、ＸＮＯＲゲートＸ１０１、メモリセルＣ Ｌ０、ＣＬ１、マルチプレクサＭ２、および第３の入力端子Ｆ３は、選択的に加 算器または減算器として機能できるように組み合わされて動作する。関係発生器 Ｆからの出力信号Ｓ₀を受ける蓄積セル（図示してない）を有するデバイスによ り、上記組合せ回路を累算器または計数器として動作可能にすることもできる。 ＸＮＯＲゲートＸ１０１の一方の入力はＭ２の出力であり、他方の入力はＮＯＲ ゲートＮ２０１の出力である。ＮＯＲゲートＮ２０１への二つの入力は入力端子 Ｆ２への信号およびＣＬ７内の値の補数である。この回路をマルチビット加算器 内の中間段として機能させるために、ＣＬ７はロウの信号をＮＯＲゲートＮ２０ １に入力するように設定してある。これによって、ＮＯＲゲートＮ２０１の出力 は入力端子Ｆ２への信号になる。 上記回路機能をインクリメントモードにするかデクリメントモードにするかを 制御するために、マルチプレクサＭ２がＮＯＲゲートＮ２０１からの信号をＸＮ ＯＲゲートＸ１０１で反転するか否かを定める。Ｍ２の供給する値はＣＬ０によ る制御の下にＦ３またはＣＬ１から供給される。ＣＬ１は静的な値の供給に通常 用いられ、Ｆ３は動的に変動する信号を供給する。 Ｍ２により上記回路がインクリメントモードで機能している場合は、信号Ｂ₀ がＸＮＯＲゲートＸ１０１を通じてＸＮＯＲゲートＸ１０３に伝搬される。ＸＮ ＯＲゲートの真数表は、ＸＮＯＲゲートの一方の端子への入力信号が他方の端子 への信号がハイの場合にＸＮＯＲゲートの出力に送られることを示している。し たがって、Ｍ２の出力がハイの場合は、桁上げ論理はインクリメントモードで機 能する。しかし、Ｍ２の出力がロウの場合は、信号Ｂ₀はＸＮＯＲゲートＸ１０ １により反転され、この回路の桁上げ論理はデクリメントモードで機能する。ま た、インクリメントモード／デクリメントモード選択用の制御信号がＦ３端子か ら供給される場合は、関数発生器Ｆに実動化された和論理が上記制御どおりイン クリメントモードまたはデクリメントモードで機能するように、その制御信号を 関数発生器Ｆにも加える。 この回路を加算器またはインクリメンタとして用いマルチプレクサＭ２がハイ の信号を発生し入力Ｂ₀がＸＮＯＲゲートＸ１０３の入力に伝達されている状態 をまず考える。 メモリセルの第２のグループＣＬ２−ＣＬ５およびＣＬ７が図１０の回路にい くつかの機能を生じさせるように共動する。その回路をマルチビット加算器の中 間段として動作させるには、メモリセルＣＬ３、ＣＬ４およびＣＬ５をハイに設 定する。これによって、組合せＸ１０３およびＩ１０４はＸＯＲゲート（図７ａ のＸＯＲゲート９１と等価）として動作し、ＸＮＯＲゲートＸ１０３の出力でイ ンバータＩ１０４を通過させる。メモリセルＣＬ４をハイに設定することによっ て、端子Ｆ１からの信号をライン１０５に供給する。この回路配置において、図 １０のＦ段は図６ａおよび図７ａの桁上げ回路に等価となる。Ｆ１からの信号は 、トランジスタＴ１０２（図７ａのトランジスタ９３と等価）がＡ₀とＢ₀との等 しくなったのに応答してオンになった場合はＣ₁に伝搬される。メモリセルＣＬ ５をハイに設定することによって、セルＣＬ７内の値がライン１０５に同時に伝 搬されることを防ぐ。 メモリセルＣＬ３をロウに設定することによって、トランジスタＴ１０１およ びＴ１０２はメモリセルＣＬ２内の信号で制御される。ＣＬ２がハイであれば、 トランジスタＴ１０１はオンとなり、Ｃ₀はＣ₁に伝搬される。メモリセルＣＬ２ およびＣＬ３のこの回路配置により、桁上げ信号Ｃ₀がＦ段の桁上げ論理をスキ ップ可能になる。特定の段の桁上げ論理をこのようにスキップすることは、レイ アウトの制約のために論理ブロック内の特定の段を加算器（または計数器など） の一つの段以外の何れかの用途に使う必要が生じた場合に有用になり得る。 メモリセルＣＬ２をロウに設定した場合（ＣＬ３もロウのまま）は、Ｔ１０１ はオフになりＴ１０２はオンになる。Ｔ１０２がオンのときは、ライン１０５の 信号はＣ₀に伝搬される。ライン１０５への信号は、インバータＩ１０５および Ｉ１０６とともに３：１マルチプレクサＭ１０１を構成するメモリセルＣＬ４、 ＣＬ５およびＣＬ７に制御される。マルチプレクサＭ１０１は三つの信号、すな ７内の信号のどれをライン１０５に出力するかを制御する。端子Ｆ３への信号が マルチプレクサＭ２またはマルチプレクサＭ１０１に用いられることに注意され たい。 上述のとおり、Ｆ段がマルチビット加算器内の中間段として動作する場合は、 Ｆ１端子への信号をライン１０５に出力するようにメモリセルをプログラムする 。併せて、ＸＮＯＲゲートＸ１０３の供給する値、すなわちラインＦ１およびＦ ２への入力Ａ₀およびＢ₀の関数になるように設定された値が桁上げ入力信号Ｃ₀ とＦ₁に生ずる値とのいずれを伝搬するかを決めるように、ＣＬ３はハイに設定 してある。 Ｆ段がマルチビット加算器で最下位ビットを加算するために、論理零を桁上げ 入力端子Ｃａｒｒｙ Ｉｎ_Tか桁上げ入力端子Ｃａｒｒｙ Ｉｎ_Bかの一方に加え 信号伝搬のためにメモリセルを設定することによって桁上げ入力を零にプリセッ トすることができる。（この論理零の信号の発生は図１１ａに関連して後述する 。） Ｇ段の桁上げ入力信号Ｃ₀のプリセットのために、Ｆ３反転への信号、ＣＬ７ 内の信号またはＦ１への信号のいずれかを使うこともできる。Ｆ３反転の信号は ＣＬ５をハイにＣＬ４をロウに設定することによってライン１０５への出力用に 選択され、ＣＬ７の信号はＣＬ４およびＣＬ５の両方の信号をロウに設定するこ とによって選択される。Ｆ１の入力端子は最低次ビットがＧ段で計算されるとき にＣ₁信号をプリセットするのに使うこともできる。Ｆ１はＦ関数発生器へのＦ １入力が不要のとき用いることができる。Ｆ１をＣ₁プリセット用の入力として 用いるために、メモリセルＣＬ４およびＣＬ５にハイの信号を格納する。また、 ＣＬ３をロウにＣＬ２をロウに設定してトランジスタＴ１０１をオフにするとと もにトランジスタＴ１０２をオンにしてライン１０５の信号がＣ₁に伝搬するよ うにする。 メモリセルＣＬ７は３：１マルチプレクサＭ１０１の一部として機能するほか はＮＯＲゲートＮ２０１およびＮ２０２への一つの入力を制御する。Ｆ段が端子 Ｆ１およびＦ２への値Ａ₀およびＢ₀の加算のためのマルチビット加算器の中の中 間段として機能するようにするために、ＣＬ７をハイに設定してＮ２０１の出力 が入力端子Ｆ２への信号であるようにする。Ｆ１への入力値Ａ₀に定数を加える ためにＣＬ７はロウに設定してある。これによってＮ２０１への入力がハイにな り、その出力がロウになり、加数がマルチプレクサＭ２に選択されるようにする 。メモリセルＣＬ０は、ＣＬ１の値またはＦ３の値をＸＮＯＲゲートＸ１０１に 選択的に印加し、このゲートＸ１０１によりＸ１０３が端子Ｆ１の値Ａ₀に加え るべき出力を発生する。このように、ＣＬ７をロウにプログラムすることによっ て、相互配線資源、すなわち他の論理ブロック（図示してない）への信号供給に 必要となる端子Ｆ２の接続を受ける相互配線資源を用いることなく、１ビットを 入力値に加えるべき一定値としてプログラムすることができる。 図１０のメモリセルの論理値のすべての組合せが許容できるのではない。例え ば、Ｍ１０１内では、セルＣＬ４がハイでメモリセルＣＬ５がロウの場合は、そ れらハイおよびロウの信号の両方がライン１０５に同時に入力されることがあり 得るので、コンテンションが生じ得る。このようなコンテンションを防ぐために 、メモリセルプログラム用のソフトウェアを上記組合せを防止するようにプログ ラムする。または、ライン１０５に出力すべき二つの信号の一方だけを選択する ように余分のメモリセルを加えることもできる。 上述のとおり、二つの段すなわち各々がマルチビット加算器の１ビットを代表 するＦ段およびＧ段を図１０に示すとおり互いに縦続接続する。このようにして 一つの論理ブロックで、桁上げ論理を用いるマルチビット機能の中の２つのビッ トを実動化できる。この構成は、これまでのジリンクス社製デバイスに比べて、 桁上げ論理を使う機能の実動化に必要な回路素子の密度を大幅に改善する。これ と対照的に、図５に示すとおり、従来技術の回路では論理ブロックあたり１ビッ トだけの密度でマルチビット計数器を実現している。 図１０のＧ段について述べると、このＧ段のマルチプレクサＭ３がＦ段の桁上 げ出力信号Ｃ₁を二つのインバータＩ１０７およびＩ１０８によるバッファを経 て受ける。加算器では、桁上げ出力信号Ｃ₁を端子Ｇ４およびＧ１にそれぞれ現 われている加数Ａ₁およびＢ₁とＧ関数発生器で組み合わせて和ビットＳ₁を計算 する。Ｆ段の桁上げ出力信号Ｃ₁も、Ｇ段の桁上げ論理の回路配置条件に応じて 、トランジスタＴ１０３によるＧ段の桁上げ出力Ｃ_i+2への伝搬に利用できる。 Ｇ段の桁上げ論理の大部分はＦ段の桁上げ論理と同じである。例えば、Ｇ段の ＸＮＯＲゲートＸ１０２はＦ段のＸＮＯＲゲートＸ１０１と相似的に機能して同 じマルチプレクサＭ２の出力による制御を受け、Ｇ段が加算器またはインクリメ ンタとして機能するか減算器またはデクリメンタとして機能するかを決める。ま た、Ｇ段のＮＯＲゲートＮ２０２はＦ段のＮＯＲゲートＮ２０１、すなわちメモ リセルＣＬ７による一方の入力の制御をＧ段の加数がそのＧ段の入力端子に接続 してある相互配線資源の使用を要することなく一定値に強制的に収まるように行 うＮＯＲゲートＮ２０１として機能する。 しかし、Ｆ段のメモリセルＣＬ２およびＣＬ３に対して、Ｇ段はただ１個のメ モリセルＣＬ６を備える。ＣＬ６はＣＬ３と同様に機能し、Ｇ段がマルチビット 加算器内の中間段として機能するか桁上げ信号がＧ段の桁上げ論理をバイパスす るかを制御する。ＣＬ６がハイの状態では、トランジスタＴ１０５はオンになり 、Ｇ段はマルチビット加算器の中間段として機能する。ＣＬ６がロウの状態では 、ロウの信号がトランジスタＴ１０６を経てインバータＴ１１０に印加され、ト ランジスタＴ１０３がオンになる（Ｔ１０４はオフとなる）。Ｔ１０３がオンに なったことにより、Ｃ₁における桁上げ信号はＧ段の桁上げ論理をバイパスする ことができる。Ｆ段の場合と同様に、Ｇ段または論理ブロック内の任意の特定の 段をバイパスすることは、Ｇ段を他の機能のために用いる設計レイアウトによっ て要求され得る。 Ｇ段内のマルチプレクサＭ３およびＭ４は互いに組み合わせてＦ段のマルチプ レクサＭ１およびＭ２とは異なった使い方をする。Ｆ段のマルチプレクサＭ２は Ｇ段の桁上げ論理およびＦ段の桁上げ論理がインクリメントモードで機能するか デクリメントモードで機能するかを制御する。しかし、Ｇ段はそれ自身のマルチ プレクサＭ４を備え、それによって、関数発生器Ｇ内の和の論理がインクリメン トモードおよびデクリメントモードのどちらで動作するかを制御する。Ｍ４は、 その入力の一つＧ３が対応入力Ｆ３の場合と同様に同じ相互配線回路（図示して ない）、すなわちＦ機能発生器のインクリメントモード／デクリメントモードを 制御する回路に接続されている。 Ｇ段のマルチプレクサＭ３およびＭ４への他の入力は、同時に必要となる信号 が同一のマルチプレクサに入力されることがないように分配される。マルチビッ ト加算器内の中間段として動作するには、Ｇ関数発生器はインクリメント・デク リメントモード間の動作モードの信号制御とより下位のビットからの桁上げ信号 との両方を必要とする。したがって、Ｆ３へのインクリメント／デクリメントモ ード信号はＧ３経由でマルチプレクサＭ４にも印加し、下位ビットからの桁上げ 出力信号はマルチプレクサＭ３に送り、これら両方の信号がＧ関数発生器に同時 に供給されるようにする。 さらに、算術溢れの検出のために後述のとおり信号Ｃ₁およびＣ₀は比較する必 要があり、したがって同時に供給されている必要がある。そこで、信号Ｃ₁は一 方のマルチプレクサＭ３に入力され信号Ｃ₀は他方のマルチプレクサＭ４に入力 され、これら両信号がＧ関数発生器に一緒に供給されるようにしている。 互いに縦続接続した二つの段を含む図１０の回路は先行ブロックにおける最上 位ビット処理の際の算術溢れをＧ段で検出する能力を備える。算術溢れの検出を 、符号ビットの桁上げと最上位ビットの桁上げとの相違の認識によって行うこと は当業者に周知である。したがって、算術溢れ状態の検出は符号ビットの桁上げ と最上位ビットの桁上げとのＸＯＲ関数の計算によって達成する。図１０の回路 では、最上位ビットの桁上げはＣ₀すなわちＦ段への桁上げ入力に供給された符 号ビットの桁上げ（Ｆ段へのＡ₀およびＢ₀信号とＣ₀信号との関数）はＣ₁すなわ ちＦ段への桁上げ出力に供給される。Ｃ₀はＩ１２０およびＩ１２１を経てＧ段 内のマルチプレクサＭ４に送られる。Ｃ₁はＩ１０７およびＩ１０８を経てＧ段 内のマルチプレクサＭ３に送られる。算術溢れ検出用に図１０の回路を回路配置 するために、Ｍ３はＣ₁をＧ関数発生器に経路づけするようにプログラムし、Ｍ ４はＣ₀をＧ関数発生器に経路づけするようにプログラムする。Ｇ関数発生器は Ｃ₁およびＣ₀のＸＯＲ関数、すなわち上述のとおり算術溢れ検出信号であるこの ＸＯＲ関数を計算するようにプログラムする。 図１０の回路はデクリメントでも機能する。デクリメントモードでは、この回 路は計数器をデクリメントするか、または変数から定数を減算するなどの減算を 行う。 図１０の回路においては減算の実施にいくつかのモードを用いることができる 。減算の三つの通常のモードは、２の補数モード、１の補数モードおよび符号・ 大きさモードである。 減算の２の補数モードを用いる場合は、最下位ビットの桁上げ入力ビットを論 理１にプリセットする。その最下位ビットをＦ段から供給する場合は、その最下 位ビットの桁上げ入力を桁上げ入力端子Ｃａｒｒｙ Ｉｎ_TまたはＣａｒｒｙ Ｉｎ_B経由でリセットし、メモリセルＭＣを信号のＣ₀への伝搬に設定する。プリ セット信号をＦ段の桁上げ入力端子Ｃａｒｒｙ Ｉｎ_BまたはＣａｒｒｙ Ｉｎ_T に印加するために、プリセット信号をもう一つの論理ブロックのＦ段で発生し、 図１０乃至図１２に関連して後述する手段により最下位ビットのＦ段に供給する 。この信号は上述のとおりＦ段で発生し、トランジスタＴ１０３をオンにトラン ジスタＴ１０４をオフにすることによってＧ段経由で次の論理ブロックに送るこ ともできる。このようにして、プリセット信号発生用のその論理ブロックのＧ段 内の桁上げ論理はバイパスされる。 最下位ビットをＧ段で２の補数の減算で供給する場合は、マルチプレクサＭ１ ０１の三つの入力の一つをＣ₁の論理１へのプリセットに使えるように、トラン ジスタＴ１０１をオフにトランジスタＴ１０２をオンにすることもできる。マル チプレクサＭ１０１は、Ｆ３にロウの信号を印加しＣＬ５をハイにＣＬ４をロウ に設定することによって、論理１をＦ３端子経由で供給できる。マルチプレクサ Ｍ１０１は、ＣＬ７をハイに、ＣＬ５をロウに、ＣＬ４をロウにそれぞれ設定す ることによって、メモリセルＣＬ７内の格納値として論理１を供給できる。また 、マルチプレクサＭ１０１は、ハイの信号をＦ１に印加し、ＣＬ５およびＣＬ４ をハイに設定することによって、Ｆ１入力端子経由で論理１を供給できる。 上記１の補数の減算または符号・大きさ減算を行うときは、最下位ビットの桁 上げ入力は論理０に通常プリセットする。この１の補数の減算の場合は、符号ビ ットの桁上げ出力は最終解の発生のために最下位ビットに加えなければならない 。 この動作は、最下位ビットの桁上げ入力をプリセットするのではなく、符号ビッ トの桁上げ出力端子を最下位ビットの桁上げ入力端子に接続することによって達 成できる。符号ビットの桁上げ出力は和出力に加算することもできる。最下位ビ ットをＦ段で計算する場合は、桁上げ入力端子Ｃａｒｒｙ Ｉｎ_TまたはＣａｒ ｒｙ Ｉｎ_Bに論理０を印加しメモリセルＭＣを桁上げ入力Ｃ₀への信号伝搬に設 定することによって、桁上げ入力Ｃ₀を０にプリセットする。また、最下位ビッ トをＧ段で計算する場合は、桁上げ入力Ｃ₁を上述のとおりマルチプレクサＭ１ ０１内の三つの経路の一つ経由で０にプリセットする。Ｆ３端子経由で論理０を 供給するために、ハイの信号をＦ３に印加する（反転されるから）。ＣＬ７経由 で論理信号を供給するために、論理０をＣＬ７に入力する。Ｆ１経由で論理０を 供給するために、ロウの信号をＦ１に印加する。 上記２の補数の減算および１の補数の減算の両方については、マルチプレクサ Ｍ２の出力はロウに設定しなければならない。符号・大きさ減算については、Ｍ ２の出力は二つの数の符号が同じであればロウに設定する。二つの数の符号が互 いに反対であればＭ２の出力はハイに設定する。マルチビット加算器に用いた図１０の回路 図１１ａを参照してマルチビット加算器を説明する。各々が図１０に示すよう な回路を含むブロック１乃至４の順序づけしたアレーを、図１０にＣ_i+2で示し 図１１ａの各論理ブロック内にＣａｒｒｙ Ｏｕｔで示した桁上げ出力が、これ ら両図にＣａｒｒｙ Ｉｎ_Bで示した上側論理ブロックの桁上げ入力端子と両図 にＣａｒｒｙ Ｉｎ_Tで示した下側論理ブロックの桁上げ入力端子とに接続され るように構成する。各論理ブロックは上側論理ブロックから（端子ＣａｒｒｙＩ ｎ_Tに）または下側論理ブロックから（端子Ｃａｒｒｙ Ｉｎ_Bに）に桁上げ信号 を選択的に受けることができる。この論理ブロックにより桁上げ信号の選択的受 信が上側論理ブロックからか下側論理ブロックからかはメモリセルＭＣが制御す る。ＭＣがハイの状態にあればトランジスタＴ１５２がオンとなり、下側論理ブ ロックからの桁上げ信号を桁上げ信号入力端子Ｃａｒｒｙ Ｉｎ_Bに受ける。Ｍ Ｃがロウの状態では、トランジスタＴ１５１がオンになり、上側論理ブロックか らの桁上げ信号を桁上げ信号入力端子Ｃａｒｒｙ Ｉｎ_Tに受ける。例えば、 ラインＬ１１２はブロック２の桁上げ信号出力端子をブロック１の桁上げ信号入 力端子Ｃａｒｒｙ Ｉｎ_Bおよびブロック３の桁上げ信号入力端子Ｃａｒｒｙ Ｉｎ_Tに接続する。同様に、ラインＬ１１３はブロック４の桁上げ信号出力端子 をブロック３の桁上げ信号入力端子Ｃａｒｒｙ Ｉｎ_Bおよびブロック５（図示 してない）の桁上げ信号入力端子Ｃａｒｒｙ Ｉｎ_Tに接続する。このように、 ブロック３は桁上げ信号をブロック４からラインＬ１１３経由で端子Ｃａｒｒｙ Ｉｎ_Bに、またブロック２からラインＬ１１３経由で端子Ｃａｒｒｙ Ｉｎ_Tに 受ける。メモリセルＭＣのプログラムのしかたによって、トランジスタＴ１５１ とＴ１５２のどちらがオンになり、桁上げ信号のどれがブロック３内部回路で用 いられるかが決まる。 図１０に示すとおり、長いラインで信号品質を維持するために２ビットあたり さらに２ゲート分の遅延がインバータＩ１０１およびＩ１０２によって加わる（ ４ビットあたりおよそ４ゲート分の遅延）。これと対照的に、図２に示したよう な慣用の四段縦続接続桁上げ伝搬全加算器の出力信号Ｃ_OUTは、一つのＸＯＲゲ ートと四つのＡＮＤゲートと四つのＯＲゲートと（９ゲート分の遅延）を通過す るまで得られない。また、図３に示したような参照用桁上げ回路が高速桁上げ伝 搬の達成のために回路素子の高密度化を要するのに対して、図１０の回路は慣用 の桁上げ伝搬加算器の場合よりも多い回路素子は必要としない。 桁上げ専用相互配線回路の主な利点はプログラム可能な桁上げ相互配線回路よ りもずっと高速で動作することである。この性能向上はプログラム可能な相互配 線回路の融通性を犠牲にして達成している。しかし、図１１ａに示した専用配線 回路は桁上げ信号をアレー経由の二つの方向のいずれかに伝搬できる点において 融通性がある。 図１１ｂは桁上げ信号をアレー経由で選択方向に伝搬する専用配線回路を用い ない配線構造を示す。図１１はマルチビット加算器またはそれ以外で桁上げ論理 利用のマルチビット機能回路を形成する論理ブロックを相互接続する配線構造が 必要となるメモリセル・相互接続の組の一部だけを示す。図１１において、論理 ブロック１１−２の出力Ｃ₀は、メモリセルＭ１１−２による制御の下に論理ブ ロック１１−２の出力と配線ライン１１−ａとを接続する対応トランジスタをオ ンにすることによって、論理ブロック１１−２または論理ブロック１１−３に接 続できる。論理ブロック１１−２の出力Ｃ_oを論理ブロック１１−１の入力Ｃ_IB に接続する必要がある場合は、対応トランジスタをオンにしてライン１１−ａへ の信号をブロック１１−１の端子Ｃ_IBに伝搬するようにメモリセルＭ１１−１を プログラムする。出力Ｃ_oを論理ブロック１１−３に接続する場合は、メモリセ ルＭ１１−３をオンにして配線ライン１１−ａを論理ブロック１１−３の入力Ｃ_IT に接続する。これら以外のメモリセル（図示してない）も一つの論理ブロック から次のブロックへの信号伝搬の方向を制御するよう同様にプログラムできる。 マルチビット加算器の各段経由の桁上げ信号伝搬方向の制御に融通性を与えるた めには多数のメモリセルが必要になることは容易に理解されよう。 図１１ｃに示したもう一つの回路はより複雑な専用桁上げ相互配線回路である 。この専用配線回路は桁上げ連鎖を任意の長さに蛇行した形で形成することを可 能にする。上記ブロックのいくつかは図１１ａに示すように、すなわち桁上げ出 力信号を上側論理ブロックおよび下側論理ブロックの両方に伝搬するように回路 配置する。しかし、このアレーの上端部と下端部では回路配置は異にしてある。 すなわち上端部では論理ブロックの桁上げ信号は下側論理ブロックの桁上げ入力 に伝搬するとともに、右側論理ブロックの桁上げ入力に伝搬する。下端部の各回 路は、論理ブロックの桁上げ出力信号が上側論理ブロックの桁上げ入力に伝搬さ れるとともに右側論理ブロックの桁上げ入力に伝搬されるように回路配置する。 また、下端部回路の各々は上側論理ブロックおよび左側論理ブロックから桁上げ 入力信号を受ける。各論理ブロックのメモリセルＭＣは、二つの桁上げ入力信号 のいずれの桁上げ入力信号が図１１ａに関する上述の説明のとおり論理ブロック に受信されるかを制御する。 図１１ｃに示した複雑な専用配線回路は設計レイアウトにより高い融通性を与 える点でとくに有用である。マルチビット加算器もしくはマルチビット計数器、 またはそれら以外のマルチビット算術機能回路は論理ブロックの特定のコラムに 限定される必要はない。例えば、論理ブロックＢ３、Ｂ４、Ａ４およびＡ３を含 む馬蹄状回路配置の形に８ビット計数器を実動化できる。ここでブロックＡ３は 最下位ビットおよびそのすぐ上位のビットを含み、Ａ４はさらにその次の上位ビ ットを含み、Ｂ４はさらにその次の上位ビットを含み、最後にＢ３は二つの最上 位ビットを含むものとする。各論理ブロックのメモリセルＭＣ（図１０）は、桁 上げ信号を論理ブロックＡ３のＣ₀から論理ブロックＡ４のＣ_ITへ、論理ブロッ クＡ４のＣ₀から論理ブロックＢ４のＣ_IBへ、さらに論理ブロックＢ４のＣ₀から 論理ブロックＢ３のＣ_IBへ伝搬する。論理ブロックの内部回路により（図１０に 示すとおり）任意の特定ビットの桁上げ論理はバイパスされ得るから、８ビット 計数器（または桁上げ論理を利用したそれ以外の機能回路）は隣接ブロック内に 実現する必要はない。したがって、例えば最下位ビットは論理ブロックＡ３でな く論理ブロックＡ２にあり、それ以外の六つのビットは上述の例の場合と同様に ブロックＡ４、Ｂ４、Ｂ３にあり得る。ブロックＡ３内のメモリセルＣＬ２、Ｃ Ｌ３およびＣＬ４を適切にプログラムすることによって、論理ブロックＡ２の桁 上げ信号Ｃ₀は論理ブロックＡ３の桁上げ論理をバイパスし、論理ブロックＡ４ のＣ_ITに伝搬する。この発明による桁上げ論理回路 図１２ａは図８ｂの実施例を実動化する回路配線融通性ある論理ブロックＣＬ Ｂを示す。この論理ブロックＣＬＢには四つの関数発生器Ｆ、Ｇ、ＨおよびＪが 含まれる。関数発生器Ｆ、Ｇ、ＨおよびＪの各々は図９ａ乃至９ｄに関連して上 に述べた参照用テーブルを含む。すなわち、各関数発生器は、入力信号Ｆ０乃至 Ｆ３、Ｇ０乃至Ｇ３、Ｈ０乃至Ｈ３、Ｊ０乃至Ｊ３の任意の関数をそれぞれ供給 する。入力変数ＡおよびＢの算術機能を実動化するために、関数発生器の各々に おいて１ビットを処理する。例えば、最低次の和ビットＳ₀はＡおよびＢの最低 次ビットから、すなわちＦ関数発生器内のビットＡ₀およびＢ₀から計算できる。 ビットＡ₀はＦ関数発生器のＦＢ入力端子および入力端子Ｆ０、Ｆ１、Ｆ２、ま たはＦ３に供給される。ビットＢ₀はＦ関数発生器のもう一つの端子に供給され るか、その関数発生器内で他の入力の関数として発生される。加算を行うには、 桁上げ入力ラインＣＩＮに論理０を供給する。同様に、ビットＡ₁およびＢ₁はＧ 関数発生器に供給し、より高次のビットについても同様とする。これら関数発生 器の各々は、図８ｂのユニット９０３で示したとおりＡおよびＢビットのＸＯＲ 関数を発生するように適当な参照用テーブルをロードすることによってプログ ラムする（図８ｂに示すとおり、Ｂ入力値は関数発生器の内部でＡ入力用ライン 以外のラインへの他の入力の関数として発生することもできる。関数発生器は四 つの入力の任意の関数を供給できるのでこれが可能になる）。このように、関数 発生器は任意のデータ変形９２１を実動化し、対応ビットＡ_iおよびＢ_iのＸＯＲ 関数９２２をそれぞれ発生する。この実施例は算術演算を４ビット演算に限定す るものではない。すなわち、ＣＬＢは複数のＣＬＢのアレーの一つとして形成さ れ図示のＣＬＢの上に接続されたＣＬＢでより高次のビットを処理することもで きるからである。 高速桁上げＭＵＸ Ｃ１、Ｃ２、Ｃ３およびＣ４がこれら関数発生器と関連づ けてある。ＭＵＸ Ｃ１は桁上げ入力信号ＣＩＮ（算術演算が加算であってＦ関 数発生器が最低次のビットを受けているとき０になる）とＢ入力信号ＦＢとを受 け、出力信号Ｃ１ＯＵＴを発生する。ＭＵＸ Ｃ２はＣ１ＯＵＴ信号および第２ のＢ入力信号ＧＢを受けて、出力信号Ｃ２ＯＵＴを発生する。ＭＵＸ Ｃ３およ びＣ４は等価的に接続してある。ＭＵＸ４は論理ブロックＣＬＢから信号ＣＯＵ Ｔを発生する。関数発生器Ｆ、Ｇ、ＨおよびＪはそれぞれの出力信号Ｘ、Ｙ、Ｚ およびＶとしてそれぞれの桁上げ伝搬信号Ｐ_iをそれぞれ発生する。これらの出 力信号により、図６ａに関連して上述したように桁上げＭＵＸ Ｃ１、Ｃ２、Ｃ ３およびＣ４を制御し、累算桁上げ出力関数ＣＯＵＴを供給する。 図１０のインバータＩ１０１およびＩ１０２に関連して上に述べたとおり、桁 上げ信号Ｃ₀に周期的に電力再供給を行う必要がある。電力再供給バッファの接 続の頻度はこの発明を実施した相互配線アーキテクチャーによって定める。図１ ２ａに示すとおり、インバータＩ１２１およびＩ１２２を含む電力再供給バッフ ァは、桁上げ信号通路内の四つのマルチプレクサごとに、あるいはＣＬＢ一つご とに配置する。もう一つの実施例では、電力再供給バッファは桁上げ信号通路内 の二つのマルチプレクサごとに設けてあり、したがって、各ＣＬＢあたり二つの 再供給バッファが設けてある。もちろん、この発明は一つのＣＬＢが四つの関数 発生器を含むアーキテクチャーに限られない。それ以外に多数の変形が可能であ る。 図１２ａの実施例は、図８ｂの和Ｓ_iを発生するのに、同図に図示のものの近 傍、好ましくはそれの右か左に隣接して配置して示したものと同一のもう一つの ＣＬＢを用いている。桁上げ伝搬信号Ｐ_iを左または右の和ＣＬＢに供給するた めに、ＭＵＸ Ｂ１、Ｂ２、Ｂ３およびＢ４をそれぞれのメモリセル１乃至５で セットして、桁上げＭＵＸ Ｃ１、Ｃ２、Ｃ３およびＣ４の出力を送出する。メ モリセル３および７はＭＵＸ Ｓ３およびＳ１にＭＵＸ Ｂ３およびＢ１の出力 を送出させるように同様にセットされる。このようにして、桁上げＭＵＸ Ｃ１ 、Ｃ２、Ｃ３およびＣ４の出力が出力ラインＸＢ、ＹＢ、ＺＢおよびＶＢに生ず る。桁上げＣＬＢの右または左の和ＣＬＢにおいては、出力ＸＢはラインＦＢと 入力Ｆ０乃至Ｆ３の一つとに接続する。出力Ｘは入力Ｆ０乃至Ｆ３の他方の一つ に接続する。関数発生器Ｇ、ＨおよびＪへの等価的接続を設ける。和ＣＬＢにお いては、関数発生器Ｆ、Ｇ、ＨおよびＪが互いに連続するビットについての和の 出力を供給する。 図１２ｂは１ビットあたり一つだけの関数発生器を要するこの発明のもう一つ の実施例を示す。図１２ｂのＣＬＢは図１２ａのものと類似しているが、和の計 算のためのＸＯＲゲートＳ１乃至Ｓ４を含む。 図１２ａの実施例では一つのメモリセル１でＭＵＸ Ｂ３およびＢ４の両方を 制御しているが、図１２ｂの実施例ではＭＵＸ Ｂ４はメモリセル９で制御され 、ＭＵＸ Ｂ３はメモリセル６および７による制御を受ける三入力ＭＵＸである 。また、既述のとおり、図１２ａの実施例では１ビットの桁上げと和とが二つの 互いに別のＣＬＢで計算されるのに対して、図１２ｂの実施例ではＸＯＲゲート Ｓ１乃至Ｓ４が桁上げおよび和の両方を単一のＣＬＢ内で計算することを可能に している。したがって、図１２ｂの実施例のほうが算術演算機能の実動化におい てより効率的であり、一方図１２ａの実施例のほうがより高密度であってＰＣＢ あたりのコストが低い。これら以外に多数の変形がもちろん可能である。例えば 、図１２ｂにおいて、メモリセル９でＭＵＸ Ｂ３を制御し、ＭＵＸ Ｂ４への 一つの制御を供給するようにメモリセル６および７の一つをメモリセル９で置換 してメモリセルを節約することもできる。もう一つの実施例では、一つのメモリ セルで四つのメモリセルＢ１乃至Ｂ４全部の桁上げモードを活性化できる。 図１２ａおよび１２ｂの実施例において、図１０のマルチプレクサＭ１、Ｍ３ およびＭ４、すなわちマルチプレクサＭ１、Ｍ３およびＭ４の回路配置のための 関連回路配置メモリセルは必要ないことに注意されたい。また、図１０の場合と 対照的に、Ｆ０乃至Ｆ３などの関数発生器入力は完全に置換可能であることにも 注意されたい。入力信号はこれら入力の任意の選ばれた一つに導くことができ、 後述の相互配線構造経由で信号を経路づけする際に有利になる。図１２ａおよび １２ｂにおいて、いずれのデータ変形論理（図８ｂのデータ変形ユニット９２１ を見よ）もユーザに選択可能であり、算術演算入力の特定のピンへの入力の必要 性によって制約されない。このように、データ設計を経路づけするソフトウェア はより容易に経路を見出すことができ、その経路は通常はより短縮される。さら に、図８ｂに示したこの発明のデバイスを図８ａのデバイスと比較してみると、 図８ａのデバイスは、Ａ_i、Ｂ_iおよびＣ_i入力が関数発生器９０２に供給され、 それによって追加入力数を１に制限することを必要とする。これと対照的に、図 ８ｂの実施例はデータ変形機能９２１内に三つの変数の任意の関数を収容できる 。和Ｓ_iをもう一つの関数発生器９０４で計算する場合は、その関数発生器はデ ータ変形領域９２７において二つの追加入力の任意の関数により上記Ｓ_i関数を 変形できる。追加の機能 図１２ａまたは１２ｂの桁上げマルチプレクサＣ１乃至Ｃ４は、算術演算にお ける桁上げ機能に使用中でない場合は、ＡＮＤまたはＯＲ機能ほかの機能の発生 に使うことができる。例えば、図１２ａのラインＦＢに論理０を加えることによ って、Ｆ機能発生器のＸ出力信号と桁上げ入力信号ＣＩＮとのＡＮＤ関数を発生 するようにマルチプレクサＣ１をプログラムする。また、ラインＦＢに論理１を 加えることによって、Ｘ出力信号の補数と桁上げ入力信号ＣＩＮとのＯＲ関数を 発生するようにマルチプレクサＣ１をプログラムする。桁上げ回路を用い得る経路づけアーキテクチャー 一つのＣＬＢからもう一つのＣＬＢへの信号経路付与のアーキテクチャーを図 １２ｃおよび１２ｄに示す。図１２ｃはロジックと信号経路とを組み合わせるタ イルを示す。図１２ｄは水平方向に互いに隣接する二つのタイルＴＩＬＥ_1,1お よびＴＩＬＥ_2,1、すなわち図１２ｅに示したようにチップ形成の際に互いに接 続される二つの隣接タイルを示す。ＴＩＬＥ_1,1において右に延びるラインはＴ ＩＬＥ_2,1において左に延びるラインと一線上に配置し互いに接続する。図１２ ｃのコアタイルは、タイルの上端および下端に設けたラインを含む。互いに重ね るときは、これら上端ラインおよび下端ラインは互いに接続する。完全集積化回 路チップでは、図１２ｃのタイルは組み合わされて図１２ｅに図示の構成、すな わち素子Ｃがコアタイルを含み、素子Ｎ、Ｓ、ＥおよびＷがチップの入力出力用 の北、南、東および西端タイルを含み、素子ＮＷ、ＮＥ、ＳＷおよびＳＥが追加 のチップ入力出力用の角タイルを含む図１２ｅ図示の構成を形成する。ＤＳおよ びＤＣなどの除算器は互いに隣接する導体ラインをプログラム可能な形で接続状 態または非接続状態にすることを可能にする。 図１２ｃについて述べると、図１２ａまたは１２ｂのＣＬＢが図の中央近傍に 示してある。図１２ａおよび１２ｂで左側にあるＣＬＫ経由の入力ラインＪＢは 図１２ｃのＣＬＢの左側に対応して配置してある。簡略化のために、ラインＪＦ 、ＦＯおよびＣＬＫだけに符号を付けてある。図１２ａおよび１２ｂの場合と同 様に、桁上げ入力ラインＣＩＮが図面の最下部からＣＬＢに延び桁上げ出力ライ ンＣＯＵＴが図面の最上部から延びる。Ｘ経由の出力線ＶＢは図１２ａおよび１ ２ｂならびに図１２ｃのＣＬＢの右から延びている。図１２ｃにおいては、ライ ンＶＢおよびＸのみに符号をつけてある。図１２ｃには２４本の入力選択ライン Ｍ０乃至Ｍ２３も示してあり、簡略化のためそのうちのＭ２３のみに符号をつけ てある。ラインＭ０乃至Ｍ２３は北、南、東および西側のタイルからの入力信号 を選択してＣＬＢへの入力とする。図１２ｃには多数の小さい白マルが示してあ る。これら白マルの各々はプログラム可能な相互接続点ＰＩＰ、すなわち円内で 交叉する水平ラインおよび垂直ラインを電気的に接続するように、１個のトラン ジスタ、数個のトランジスタ、アンチヒューズ、ＥＰＲＯＭセルなどの手段によ りプログラムできるＰＩＰを表わす。簡略化のために、ＰＩＰ １つだけに符号 をつけてある。図１２ｃには黒マルでそれぞれ表示した固定接続も示してある。 Ｘ経由のＣＬＢ出力ラインＶＢはＰＩＰによりそれらラインの一つ、例えば固定 接続を有するＱＯに、プログラム可能な形で接続できる。 図１２ｄを参照すると、タイルＴＩＬＥ_1,1内のＣＬＢＩ_1,1のＦ関数発生器Ｘ の出力に生ずる伝搬信号Ｐ_iはＰＩＰ_x1,1,1により直接相互接続ラインＱ０_1,1す なわちタイルＴＩＬＥ_2,1に延びるＱ０_1,1に接続できるとともに、ＰＩＰ_{F04,2, 1} によりＣＬＢ_2,1のＦ０入力に接続できる。図１２ａに示すとおり、高速桁上げ ＭＵＸ Ｃ１からの桁上げ出力信号Ｃ_i+1はマルチプレクサＢ１およびＳ１経由 でＣＬＢ_1,1のＸＢ出力に接続する。ＰＩＰ_XB2,1,1はもう一つの直接接続ライン Ｑ１_1,1、すなわちＰＩＰ_GB3,2,1経由でＣＬＢ_2,1のＧ関数発生器の入力線Ｇ０ に接続されているラインＱ１_1,1に接続されている。これはタイルＴＩＬＥ_2,1の Ｇ関数発生器内で計算されるべき次の和ビットのための桁上げ入力Ｃ_iとして作 用する。より高次のビットもそれぞれ対応して接続する。このように、伝搬機能 および高速桁上げ機能がタイルＴＩＬＥ_1,1に生じ、加算機能がタイルＴＩＬＥ_{2 ,1} に生じる。 ピンＦ０乃至Ｆ３の完全な相互交換可能性が二つの利点の一つをもたらす。図 １２の実施例では少数のＰＩＰでも十分な相互交換可能性で得られる。ＰＩＰの 各々が約６個のトランジスタを要するので、ＰＩＰの数の削減はチップ寸法を削 減する。より多くのＰＩＰを設ける場合は、関数発生器の入力全部への高速経路 が通常得られ、したがってチップ動作はより高速になる。摘要 この発明の二つの実施例を図１２ａおよび１２ｂに関連づけて上に詳述してき た。上の説明に基づき、この発明の上述の特徴を組み入れたこれら以外の実施例 が当業者に自明になろう。例えば、互いに隣接していない論理ブロックを相互接 続することも可能である。また、図１２ａおよび１２ｂは桁上げ論理４段と四つ の関数発生器とを備える論理ブロックを示しているが、異なる段数を有する論理 ブロックを形成することも可能である。 さらに他の例について述べると、図１２ａおよび１２ｂの制御回路はメモリセ ルにより制御するものと説明したが、これらメモリセルがＳＲＡＭメモリセル、 ＥＰＲＯＭ、ＥＥＰＲＯＭヒューズ、アンチヒューズで構成できることは明らか である。また、制御信号は論理ゲートの出力信号およびほかの利用可能な信号で 供給できることも明らかである。これら実施例および上記説明に基づき自明なこ れら以外の実施例はこの発明の範囲内に含めることを意図するものである。

Claims (1)

1. 【特許請求の範囲】 １．論理ブロックのアレーを含むプログラマブルロジックデバイスであって、 各論理ブロックの少なくとも一つの回路、すなわち 第１の入力値（Ｂ_i）を発生する手段と、 第２の入力値（Ａ_i）を供給する入力端子と、 桁上げ入力（Ｃ_i）端子および桁上げ出力（Ｃ_i+1）端子と、 前記入力端子および前記桁上げ入力端子の一方を前記桁上げ出力端子に接続す るマルチプレクサ（９２３）と、 前記第１の入力値が前記第２の入力値に等しいとき（Ａ_i＝Ｂ_i）だけ前記入力 端子を前記桁上げ出力端子に接続するとともに、前記第１の入力値が前記第２の 入力値と等しくないとき（Ａ_i≠Ｂ_i）だけ前記桁上げ入力端子を前記桁上げ出力 端子に接続するように前記マルチプレクサを動作させる伝搬信号を発生する参照 用テーブル（９０３）と を含む一つの回路を備えるプログラマブルロジックデバイス。 ２．請求項１記載のプログラマブルロジックデバイスであって、 入力として前記伝搬信号と前記桁上げ入力端子への信号とを受け、前記伝搬信 号と前記桁上げ入力端子への前記信号とのＸＯＲ関数を発生できる関数発生手段 （９０４） をさらに含むプログラマブルロジックデバイス。 ３．前記関数発生手段（９０４）がＸＯＲゲートである請求項２記載のプログ ラマブルロジックデバイス。 ４．前記論理ブロックの互いに隣接する二つが前記入力値の和および桁上げを 計算し、前記和を計算するほうの前記論理ブロックが少なくとも二つの入力の全 ての関数を発生できる参照用テーブル（９０４）を含む請求項１記載のプログラ マブルロジックデバイス。 ５．前記第１の入力値（Ｂ_i）を発生する手段が前記参照用テーブルへの格納 関数と組み合わされた複数の入力端子を含み、その参照用テーブルが前記第１の 入力値を前記複数の入力のユーザにより選択された関数として供給する請求項１ 記載のプログラマブルロジックデバイス。 ６．前記第１の入力値（Ｂ_i）を発生する前記手段が前記第１の入力値を含む 参照用テーブルへの入力を含む請求項１記載のプログラマブルロジックデバイス 。