JP2553162B2

JP2553162B2 - 加算回路

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Publication number: JP2553162B2
Application number: JP63245322A
Authority: JP
Inventors: 誠司川村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1996-11-13
Anticipated expiration: 2011-11-13
Also published as: JPH0291726A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例 I.実施例と第１図との対応関係 II.実施例の構成（ｉ）全体の構成（ii）全加算器の構成（iii）桁上げ出力選択回路の構成 III.実施例の動作（ｉ）１ビットの加算動作（ii）桁上げ出力の生成動作 IV.実施例のまとめ V.発明の変形態様発明の効果〔概要〕桁上げ先見方式の加算回路に関し、回路の配置および配線の説明を容易とし、また、桁上
げ出力を高速に伝達することを目的とし、加数信号と被加数信号との論理和信号、論理積信号、
および排他的論理和信号の発生、ならびに該排他的論理
和信号および桁上げ入力信号の加算演算を行なう演算手
段と、導入された桁上げ入力信号に基づいて、演算手段
から出力された論理積信号、又は論理和信号の何れか一
方を選択して桁上げ出力信号として出力する選択手段
と、演算手段による排他的論理和信号、及び最上位桁の
加算部から出力された桁上げ出力信号、または最下位桁
へ入力された桁上げ入力信号の何れか一方を最上位桁の
加算部の桁上げ出力信号として出力させる選択信号の発
生に用いる当該桁より１つ下位の桁の加算部からの信号
（選択信号発生用信号）に基づいて、当該桁より１つ上
位の桁の加算部へ選択信号発生用信号として供給する信
号出力手段とを有する複数の加算部と、最上位桁の加算
部の信号出力手段から出力された選択信号発生用信号を
選択信号として受け取り、該選択信号によって、最上位
桁の加算部から出力された桁上げ出力信号、まは最下位
桁へ入力された桁上げ入力信号の何れか一方を加算回路
の桁上げ出力信号として選択して出力する桁上げ出力選
択手段とで加算回路を構成した。

〔産業上の利用分野〕

本発明は、加算回路に関するものである。

〔従来の技術〕

従来から、高速の演算処理が必要な演算処理装置にお
いては、下位の加算器からの桁上げ信号（キャリー）を
予測するようにした桁上げ先見（キャリールックアヘッ
ド）方式の加算回路が用いられている。

加数Ａと被加数Ｂとを加算する加算回路は、加数Ａお
よび被加数Ｂのビット数分の加算器から構成されてい
る。

このような加算回路の第ｎ桁の加算器は、加数A_n（加
数Ａの第ｎ桁），被加数B_n（被加数Ｂの第ｎ桁），桁上
げ信号C_n-1（第ｎ−１桁の加算器の桁上げ信号）に基づ
いて加算を行なう。この加算の結果は、和S_nおよび桁上
げ信号C_nとして出力される。下表に加数A_n,被加数B_n,桁
上げ信号C_n-1と和S_n桁上げ信号C_nの真理値表を示す。

ここで、第ｎ桁の加算器の和S_nは式（１）で表され
る。

S_n＝（A_nB_n）C_n-1 …（１）ここで、“”は排他的論理和演算を行なう演算子で
ある。

“・”は論理積演算を行なう演算子，“＋”は論理和
演算を行なう演算子である。

また、次の式（２）に示す関数を加数A_n,被加数B_nが
満たす場合は、第ｎ−１桁の加算器の桁上げ信号C_n-1が
そのまま上位の桁に伝達される。

（A_nB_n）＝１ …（２）一方、加数A_n,被加数B_nが式（３）の関係を満たす場
合、桁上げ出力C_n＝１となる。

A_n・B_n＝１ …（３）従って、第ｎ桁の加算器の桁上げ信号C_nは式（４）で
表される。

C_n＝A_n・B_n＋B_n・C_n-1＋A_n・C_n-1 …（４）第３図は、上述した式（１）および式（４）をそのま
ま論理ゲートに置き換えた４ビットの桁上げ先見加算回
路の構成を示す。

図において、加数Ａおよび被加数Ｂの各ビットを加数
A₀,A₁,A₂,A₃および被加数B₀,B₁,B₂,B₃とし、各ビットの
和を和S₀,S₁,S₂,S₃とする。

各ビットの加算器は、加数A_i（ｉ＝0,1,2,3）と被加
数B_i（ｉ＝0,1,2,3）と下位ビットからのキャリーに基
づいて加算を行なう全加算器と、上述の式（２），
（３）の関係に基づいて各ビットにおける桁上げ出力を
生成する桁上げ出力生成部とで構成されている。

〔発明が解決しようとする課題〕

ところで、上述した従来方式の各ビットの桁上げ出力
生成部においては、下位ビットの加数および被加数につ
いて上述の式（２），（３）の関係を考慮することによ
って、桁上げ出力を先見している。

例えば第３ビットの桁上げ出力生成部においては、第
０〜第３ビットの加数A_j（ｊ＝0,1,2,3）と被加数B
_j（ｊ＝0,1,2,3）について、上述した式（２），（３）
の関係を満たしているか否かを判別している。

このように、各ビットごとに考慮すべき下位ビットの
数が異なるので、各ビットの桁上げ出力生成部の回路構
成が異なる。

このため、加算回路の回路の素子の配置および配線の
設計を各ビットの加算器ごとに行なう必要があるので、
設計および制作のコストが高いという問題点があった。

また、上位のビット（例えば第３ビット）において
は、桁上げ出力を生成するために通過するゲートの数が
多く桁上げ出力生成部の回路構成が複雑である。また、
多入力ゲートを使用しているので、動作が遅いという問
題点があった。

本発明は、このような点にかんがみて創作されたもの
であり、設計，制作の際の配置および配線を容易とし、
桁上げ出力を高速に生成するようにした加算回路を提供
することを目的としている。

〔課題を解決するための手段〕

第１図は、請求項１記載の原理ブロック図である。

図において、請求項１記載の発明の加算回路を構成す
る加算部110の各々は、１ビットの加数信号、被加数信
号および桁上げ入力信号が導入され、前記加数信号と前
記被加数信号との論理和信号、論理積信号、および排他
的論理和信号の発生、ならびに該排他的論理和信号およ
び前記桁上げ入力信号の加算演算を行なう演算手段111
と、導入された桁上げ入力信号に基づいて、前記演算手段
111から出力された論理積信号、又は論理和信号の何れ
か一方を選択して桁上げ出力信号として出力する選択手
段112と、前記演算手段111による排他的論理和信号、及び最上
位桁の加算部から出力された桁上げ出力信号、または最
下位桁へ入力された桁上げ入力信号の何れか一方を最上
位桁の加算部の桁上げ出力信号として出力させる選択信
号の発生に用いる当該桁より１つ下位の桁の加算部から
の信号（選択信号発生用信号）に基づいて、当該桁より
１つ上位の桁の加算部へ選択信号発生用信号として供給
する信号出力手段113とを有する。

そして、桁上げ出力選択手段140で最上位桁の加算部
の信号出力手段113から出力された選択信号発生用信号
を選択信号として受け取り、該選択信号によって、最上
位桁の加算部110から出力された桁上げ出力信号、また
は最下位桁へ入力された桁上げ入力信号の何れか一方を
加算回路の桁上げ出力信号として選択して出力するよう
にして、請求項１記載の発明の加算回路は構成される。

〔作用〕加算回路のいずれの加算部110においても、当該桁の
演算手段111から当該桁の１ビットの加数信号と被加数
信号との論理和信号と、論理積信号と、排他的論理和信
号とを発生するとともに、該排他的論理和信号と当該桁
への桁上げ入力信号との和信号を発生する。

また、当該桁の選択手段112から当該桁に導入された
前記桁上げ信号に従って当該桁の前記論理和信号、また
は論理積信号の何れか一方が当該桁の桁上げ信号として
１つ上位の桁の加算部110へ出力する。

また、前記加算回路のいずれの加算部110において
も、当該桁の演算手段111から出力された排他的論理和
信号、及び当該桁より１つ下位の桁の加算部からの選択
信号発生用信号に基づいて、当該桁の信号出力手段113
から当該桁より１つ上位の桁の加算部110へ選択信号発
生用信号を出力する。

前述のような桁上げ信号、および選択信号発生用信号
が、各加算部において行われ、そして桁上げ出力選択手
段140へ供給される最下位桁へ入力された桁上げ入力信
号、および最上位桁の選択手段112から出力された桁上
げ信号のうちの何れか一方が桁上げ出力選択手段140で
最上位桁の信号出力手段113から出力された選択信号に
よって選択されて出力される。

このように各桁の加算部110が同一構成で構成される
と共に、最下位桁へ入力された桁上げ入力信号、および
最上位桁の選択手段112から出力された桁上げ信号のう
ち何れか一方が桁上げ出力選択手段140で最上位桁の信
号出力手段113から出力された選択信号によって選択さ
れるように構成したので、加算回路の配置および配線の
設計を容易とすると同時に、加算回路から桁上げ信号を
高速に出力させ得る。

〔実施例〕

以下、図面に基づいて請求項１記載の発明の実施例に
ついて詳細に説明する。

第２図は、請求項１記載の発明の一実施例における加
算回路の構成を示す。

I.実施例と第１図との対応関係ここで、請求項１記載の発明の実施例と第１図との対
応関係を示しておく。

加算部110は、全加算器210a,210b,210c,210dに相当す
る。

演算手段111は、排他的論理和回路220a,排他的論理和
（ExOR）ゲート214aに相当する。

選択手段112は、選択回路230aに相当する。

判別手段113は、ｎ−Mos215a,p−MOS216aに相当す
る。

桁上げ出力選択手段140は、桁上げ出力選択回路240に
相当する。

以上のような対応関係があるものとして、以下請求項
１記載の発明の実施例について説明する。

II.実施例の構成（ｉ）全体の構成第２図において、実施例による加算回路は、４ビット
の加数ａと被加数Ｂを加算するものとする。

ここで、加数Ａの各ビットを加数A₀,A₁,A₂,A₃とし、
これらの各ビットを反転したものを加数Ａ_０＃,A_１＃,A
_２＃,A_３＃と称する。また、被加数Ｂの各ビットを被加
数B₀,B₁,B₂,B₃とし、これらの各ビットを反転したもの
を被加数Ｂ_０＃,B_１＃,B_２＃,B_３＃と称する。

図において、加算回路は、加数Ａ_０＃と被加数Ｂ_０＃
と桁上入力CIに基づいて第０桁の加算を行なう全加算器
210aと、加数Ａ_１＃と被加数Ｂ_１＃と桁上げ信号C₀に基
づいて第１桁の加算を行なう全加算器210bと、加数Ａ
_２＃と被加数Ｂ_２＃と桁上げ信号C₁に基づいて第２桁の
加算を行なう全加算器210cと、加数Ａ_３＃と被加数Ｂ
_３＃と桁上げ信号C₂に基づいて第３桁の加算を行なう全
加算器210dと、最上位の桁上げ出力COを生成する桁上げ
出力選択回路240とで構成されている。

全加算器210a,210b,210c,210dにおける加算結果は、
和Ｓ_０＃,S_１＃,S_２＃,S_３＃および桁上げ信号C₀,C₁,
C₂,C₃として出力される。ここで、和Ｓ_０＃,S_１＃,S
_２＃,S_３＃は、加数Ａと被加数Ｂの各ビットの和を反転
したものである。

全加算器210aの桁上げ信号C₀は、全加算器210bに供給
されている。同様にして、全加算器210b,210cの桁上げ
信号C₁,C₂は、それぞれ全加算器210c,210dに供給されて
いる。

また、全加算器210dの桁上げ信号C₃と桁上げ入力CI
は、桁上げ出力選択回路240に供給されている。

（ii）全加算器の構成全加算器210aは、ノアゲート221a₁,221a₂,ナンドゲー
ト222a,インバータ223aを有して加数Ａ_０＃と被加数Ｂ
_０＃について排他的論理和演算を行なう排他的論理和回
路220aと、桁上げ入力CIに基づいて、ノアゲート221a₁
の出力とナンドゲート222aの出力との何れか一方を選択
する選択回路230aと、排他的論理和（ExOR）ゲート214a
と、ｎ型MOSトランジスタ（ｎ−MOS）215a,p型MOSトラ
ンジスタ（ｐ−MOS）216aとで構成されている。

選択回路230aは、インバータ231と、２つのトランス
ファゲート232,233とで構成されている。

全加算器210aに導入された加数Ａ_０＃と被加数Ｂ_０＃
は、排他的論理和回路220aのノアゲート221a₁およびナ
ンドゲート222aのそれぞれの２つの入力端子に入力され
ている。ノアゲート221a₁の出力は、ノアゲート221a₂の
入力端子の一方に導入され、ナンドゲート222aの出力は
インバータ223aを介してノアゲート221a₂の入力端子の
他方に導入されている。

また、ノアゲート221a₁の出力は、選択回路230aのト
ランスファゲート232の入力端子Ｉに供給され、ナンド
ゲート222aの出力は、トランスファゲート233の入力端
子Ｉに供給されている。

トランスファゲート232の制御端子Ｓには、インバー
タ231を介して桁上げ入力CIが導入されており、制御端
子には桁上げ入力CIがそのまま導入されている。逆
に、トランスファゲート233の制御端子Ｓには桁上げ入
力CIが導入されており、制御端子にはインバータ231
を介して桁上げ入力CIが導入されている。

トランスファゲート232,233の出力端子の接続点から
桁上げ信号C₀が取り出されて全加算器210bに供給されて
いる。

また、排他的論理和回路220aのノアゲート221a₂の出
力（Ａ_０＃Ｂ_０＃）は、ｎ−MOS215aとｐ−MOS216aの
両ゲートおよびExORゲート214aの一方の入力端子に導入
されている。また、ｎ−MOS215aのソースには所定の電
圧V_SSが供給されており、ｐ−MOS216aのソースには所定
の電圧V_DDが供給されている。

ExORゲート214aの他方の入力端子には、インバータ23
1を介して桁上げ入力CIが導入されており、ExORゲート2
14aの出力は第０ビットの和Ｓ_０＃として出力されてい
る。

全加算器210bは、全加算器210aと同様に、ｎ−MOS215
bとｐ−MOS216bを有して構成されている。

全加算器210cは、全加算器210aと同様に、ｎ−MOS215
cとｐ−MOS216cを有して構成されている。

全加算器210dは、全加算器210aと同様に、ｎ−MOS215
dとｐ−MOS216dを有して構成されている。

ここで、ｎ−MOS215a,215b,215c,215dは直列に接続さ
れている。一方、ｐ−MOS216a,216b,216c,216dは並列に
接続されており、それぞれのソースには所定の電圧V_DD
が供給されている。また、ｎ−MOS215dとｐ−MOS216dの
ドレインは接続されている。

このように、ｎ−MOS215a,215b,215c,215dおよびｐ−
MOS216a,216b,216c,216dによって、４入力のナンドゲー
トが構成されている（以後、この４入力のナンドゲート
をナンドゲート217と称する）。

（iii）桁上げ出力選択回路の構成桁上げ出力選択回路240は、２つのクロックドインバ
ータ241e,241fと、２つのインバータ242e,242fとで形成
されている。

クロックドインバータ241eの入力端子Ｉには、桁上げ
入力CIが導入されている。クロックドインバータ241eの
クロック端子Ｑには、インバータ242eを介してナンドゲ
ート217の出力が導入されており、反転クロック端子
にはナンドゲート217の出力がそのまま導入されてい
る。

一方、クロックドインバータ241fの入力端子Ｉには、
全加算器210dの桁上げ信号C₃が導入されている。クロッ
クドインバータ241fのクロック端子Ｑには、ナンドゲー
ト217の出力が導入されており、反転クロック端子に
はナンドゲート242eの出力が導入されている。

クロックドインバータ241e,241fの両出力端子は接続
された後インバータ242fに接続され、インバータ242fの
出力は桁上げ出力COとなる。

III.実施例の動作以下、実施例の動作を１ビットの加算動作と、全体の
動作とに分けて説明する。

（ｉ）１ビットの加算動作例えば、全加算器210aにおける反転された加数Ａ_０＃
と被加数Ｂ_０＃の加算は、以下のようにして行なわれ
る。

排他的論理和回路220aにおいて、加数Ａ_０＃と被加数
Ｂ_０＃の排他的論理和演算が行なわれ、ExORゲート214a
によりこの演算結果と反転された桁上げ入力CIの排他的
論理和演算が行なわれる。このExORゲート214aによる演
算結果が第０桁の和Ｓ_０＃となる。

ここで、排他的論理和回路220aのノアゲート221a₁の
出力は、加数A₀（加数Ａの第０ビット）と被加数B₀（被
加数Ｂの第０ビット）の論理積となっている。また、ナ
ンドゲート222aの出力は加数A₀と被加数B₀の論理和とな
っている。

ところで、上述の式（４）を変形すると、式（５）の
ようになる。

C₀＝A₀・B₀＋（A₀＋B₀）・CI …（５）式（５）より、桁上げ入力CIが“1"のとき、桁上げ信
号C₀は、加数A₀と被加数B₀の論理和すなわちナンドゲー
ト222aの出力である。一方、桁上げ入力CIが“0"のと
き、桁上げ信号C₀は、加数A₀と被加数B₀の論理積すなわ
ちノアゲート221a₁の出力である。

桁上げ入力CIが“0"のときは、選択回路230aのトラン
スファゲート232の制御端子Ｓに“1",制御端子に“0"
が供給されるので、トランスファゲート232は導通（オ
ン）する。一方、トランスファゲート233は導通しない
（オフ）ので、桁上げ信号C₀として、加数A₀と被加数B₀
の論理積が出力される。

逆に、桁上げ入力CIが“1"のときは、トランスファゲ
ート233の制御端子Ｓに“1",制御端子に“0"が供給さ
れるので、トランスファゲート233はオンである。一
方、トランスファゲート232はオフなので、桁上げ信号C
₀として、加数A₀と被加数B₀の論理和が出力される。

このようにして、第０桁の和Ｓ_０＃と桁上げ信号C₀が
生成される。

同様にして、全加算器210b,210c,210dにより、それぞ
れ和Ｓ_１＃,S_２＃,S_３＃と桁上げ信号C₁,C₂,C₃が生成さ
れる。

（ii）桁上げ出力の生成動作４ビットの加数Ａおよび被加数Ｂの各ビットについ
て、上述した式（２）の関係が成立する場合は、加算回
路の桁上げ出力COは、桁上げ入力CIに等しい。

上述したように、ナンドゲート217により加数Ａおよ
び被加数Ｂの各ビットの排他的論理和のナンドが生成さ
れている。各ビットにおいて、式（２）の関係が成立す
る場合は、ナンドゲート217の出力は“0"となる。

ナンドゲート217の出力が“0"の場合は、クロックド
インバータ241eのクロック端子Ｑに“1",反転クロック
端子に“0"が供給される。これにより、クロックドイ
ンバータ241eの動作が有効となり、クロックドインバー
タ241eおよびインバータ242fを介して桁上げ入力CIが桁
上げ出力COとして出力される。

一方、ナンドゲート217の出力が“1"の場合は、クロ
ックドインバータ241fのクロック端子Ｑに“1",反転ク
ロック端子に“0"が供給される。これにより、クロッ
クドインバータ241fの動作が有効となり、クロックドイ
ンバータ241fおよびインバータ242fを介して、全加算器
210dの桁上げ信号C₃が桁上げ出力COとして出力される。

IV.実施例のまとめ上述したように、全加算器210aにおいて、桁上げ入力
CIに基づいて、選択回路230aのトランスファゲート232,
233のオン−オフを切り換える。これにより、選択回路2
30aにより加数A₀と被加数B₀の論理積あるいは論理和の
何れかを選択して、桁上げ信号C₀として出力することが
できる。

同様にして、全加算器210b,210c,210dにおいても、下
位の桁から桁上げ信号（C₀,C₁,C₂）に基づいて、桁上げ
信号（C₁,C₂,C₃）が生成される。

また、ナンドゲート217により、各桁の加数A,被加数
Ｂの排他的論理和のナンド演算が行なわれる。このナン
ドゲート217の出力によって、桁上げ出力選択回路240の
クロックドインバータ241e,241fの動作を制御する。こ
れにより、桁上げ入力CIを桁上げ出力COとして上位の加
算回路に伝達できるか否かを高速で判別し、桁上げ出力
COを出力することができる。

ここで、ナンドゲート217を構成するｎ−MOS215a,215
b,215c,215dとｐ−MOS216a,216b,216c,216dは、各桁の
全加算器210a,210b,210c,210dの中に分散されている。

このようにして、各ビットの加算を行なう全加算器21
0a,210b,210c,210dを同一の構成とし、しかも桁上げ入
力CIが桁上げ出力COとして上位の加算回路に伝達される
か否かを先見するように構成することができる。

また、複数の４ビットの加算回路を直列に接続するこ
とにより、例えば32ビットなどのビット数の多い加算回
路として用いることができる。

V.発明の変形態様なお、上述した請求項１記載の発明の実施例にあって
は、それぞれ４ビットの加数と被加数の加算する場合を
考えたが、加数と被加数のビット数に制限はない。

また、「I.実施例と第１図との対応関係」において、
請求項１記載の発明と実施例との対応関係を説明してお
いたが、これに限られることはなく、請求項１記載の発
明には各種の変形態様があることは当業者であれば容易
に推考できるであろう。

〔発明の効果〕上述したように、請求項１記載の発明によれば、加算
回路を構成する加算部の各々を同一構成の演算手段、選
択手段、および信号出力手段で構成したので、設計およ
び制作の際の配置および配線が容易になる。

また、桁上げ入力がそのまま桁上げ出力として伝達さ
れる場合に通過するゲートの数が少ないので、桁上げ出
力を高速に出力することができ、実用的には極めて有用
である。

【図面の簡単な説明】

第１図は請求項１記載の発明の原理ブロック図、第２図は請求項１記載の発明の一実施例の構成図、第３図は従来の加算回路の構成図である。図において、 110は加算部、 111は演算手段、 112は選択手段、 113は判別手段、 140は桁上げ出力選択手段、 210は全加算器、 223,231,242はインバータ、 214はExORゲート、 215はｎ−MOS、 216はｐ−MOS、 217はナンドゲート 220は排他的論理和回路、 221はノアゲート、 222はナンドゲート、 232,233はトランスファゲート、 240は桁上げ出力選択回路、 241はクロックドインバータである。

Claims

(57)【特許請求の範囲】

【請求項１】１ビットの加数信号、被加数信号および桁
上げ入力信号が導入され、前記加数信号と前記被加数信
号との論理和信号、論理積信号、および排他的論理和信
号の発生、ならびに該排他的論理和信号および前記桁上
げ入力信号の加算演算を行なう演算手段、導入された桁上げ入力信号に基づいて、前記演算手段か
ら出力された論理積信号、または論理和信号の何れか一
方を選択して桁上げ出力信号として出力する選択手段な
らびに、前記演算手段による排他的論理和信号、及び最上位桁の
加算部から出力された桁上げ出力信号、または最下位桁
へ入力された桁上げ入力信号の何れか一方を最上位桁の
加算部の桁上げ出力信号として出力させる選択信号の発
生に用いる当該桁より１つの下位の桁の加算部からの信
号（選択信号発生用信号）に基づいて、当該桁より１つ
上位の桁の加算部への選択信号発生用信号として供給す
る信号出力手段を有する複数の加算部と、最上位桁の加算部の信号出力手段から出力された選択信
号発生用信号を選択信号として受け取り、該選択信号に
よって、最上位桁の加算部から出力された桁上げ出力信
号、または最下位桁へ入力された桁上げ入力信号の何れ
か一方を加算回路の桁上げ出力信号として選択して出力
する桁上げ出力選択手段とを有して構成したことを特徴
とする加算回路。