JPS6232532A - 論理回路 - Google Patents

論理回路

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JPS6232532A
JPS6232532A JP60172606A JP17260685A JPS6232532A JP S6232532 A JPS6232532 A JP S6232532A JP 60172606 A JP60172606 A JP 60172606A JP 17260685 A JP17260685 A JP 17260685A JP S6232532 A JPS6232532 A JP S6232532A
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JP
Japan
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carry
signal
output signal
final stage
full adder
Prior art date
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Application number
JP60172606A
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English (en)
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JPH0424729B2 (ja
Inventor
Satoshi Akiyama
秋山　敏
Yuichi Saito
祐一 斉藤
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US06/884,173 priority patent/US4827444A/en
Publication of JPS6232532A publication Critical patent/JPS6232532A/ja
Publication of JPH0424729B2 publication Critical patent/JPH0424729B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速な演算を可能とする論理回路に関する
ものである。
（従来の技術〕 第２図は従来のマンチェスタ型キャリ伝搬経路を有する
多段の加算器を示す図で、１は全加算器。
２．３は入力端子、４は加算結果出力端子、５はキャリ
入力端子、６はキャリ出力端子である。
多段の加算器を構成する各全加算器１において、入力端
子２，３およびキャリ入力端子５に入力信号が入ると、
加算結果出力端子４、キャリ出力端子６には次のような
演算結果が出力される。ここで、Ａ、Ｂは前記全加算器
１の入力信号、Ｃ０は初期キャリ入力信号、Ｃ５はキャ
リ入力信号、Ｃ０はキャリ出力信号、Ｃ１は最終段のキ
ャリ出力信号、Ｓは加算結果出力信号である。
Ｓ＝Ａ＄ＢｅＣ，・・・・・・・・・・・・・・・・・
・・・・・・・・・・（１）Ｃ，＝Ａ　−Ｂ　＋ａ　−
Ｃ，＋Ｂ−Ｃ，・・・・・・・・−（２）但し、ｅは排
他的論理和を表わｊｅ ここで、 Ｓ＝Ａ＄ＢｅＣ。
の加算を実行する場合な考える。まず、各全加算器１に
入力信号Ａ、Ｈの各ビット値が入力されもまた初段の全
加算器１に初期中ヤリ入力信号Ｃ０が、キャリ入力端子
５から入力される。
このとき初段の全加算器１で、第（１）式、第（２）式
の演算が行われ、加算結果出力信号Ｓおよびキャリ出力
信号Ｃ０が、それぞれ加算結果出力端子４、キャリ出力
端子６から出力されろ。次に二段目の全加算器Ｉにおい
て、初段からのキャリ出力信号Ｃ０と合わせて演算を行
い、加算結果を出力すると共Ｋ、キャリ出力信号ＣＩ、
ｔｌ−次段に送る。
以下同様に前段からキャリが伝搬されると次々忙演算が
行われ、最終段忙達して演算を完了し、最終段のキャリ
出力信号Ｃ１１を出力する。
〔発明が解決しようとする問題点〕
従来のマンチェスゲ型キャリ伝搬経路を有する全加算器
は、以上のように構成されているので、各ビットの演算
は前段からキャリが伝搬されるまで開始することができ
ない。
従って、演算速度はキャリの伝搬時間によって制限され
、ビット長に比例して遅くなるという問題点があった。
この発明は、かかる問題点を解決するため罠なされたも
ので、より演算速度の速い論理回路な得ることを目的と
する。
〔問題点を解決するための手段〕
ごの発明に係る論理回路は、各全加算器の入力信号の組
合せ忙より、初期キャリ入力信号が最終段のキャリ出力
信号となる場合Ｋ、初期キャリ入力信号を直接最終段の
キャリ出力信号とし工出力するとともに初期のキャリ入
力信号の反転論理信号を各全加算器の加算結果出力信号
とし工出力するバイパス回路な投けｋものである。
〔作用〕
この発明においては、各全加算器の入力信号の組合せに
より、初期キャリ入力信号が最終段のキャリ出力信号と
なる場合に、初期キャリ入力イｇ号が直接最終段のキャ
リ出力信号としてバイパス回路を介して出力されるとと
もに初期キャリ入力信号の反転信号が各全加算器の加算
結果出力信号としてバイパス回路を介して出力され、演
算が通常よりも高速で行われる。
〔実施例〕
第１図はこの発明の論理回路の一実施例を示す図で、第
２図と同一符号は同一部分を示し、７はＡ、　　Ｈの排
他的論理和を出力する排他的論理和出力端子、８は各全
加算器１の排他的論理和出力端子１からの信号を入力と
するＮＡＮＤゲート、９〜１２は前記ＮＡＮＤゲート８
の出力が１１″のとｔ９ｆ％＜）ランスミッションゲー
ト、１３〜１Ｇは前記ＮＡＮＤゲート８の出力＠０２の
とき開くトランスミッションゲート、１Ｔはバイパス回
路である。
上記のように構成された論理回路では、全ての全加算器
１において。
Ａｘ　■Ｂ、＝１（ｘ＝０〜ｎン　　・・・・・・・・
・・・・（３）が成り立つとき、最終段のキャリ出力信
号Ｃ１および各ビットの加算結果出力信号Ｓ！（ｘ　＝
０〜ｎ）が Ｃ，＝Ｃ＊　　・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・（４）Ｓ！　＝
　Ｃ，Ｃｘ　＝０〜ｎ）　　・・・・・・・・・・・・
・・・・・・（５）のように初期キャリ入力信号Ｃ０で
表わされることを利用したものである。以下、動作につ
いて説明する。
まず、各全加算器ＩＫ入力信号Ａ、Ｂが入力されると、
排他的論理和出力端子７よりＡ、Ｂの排他的論理和か出
力され、ＮＡＮＤゲート８に入力される。
ここで、（ＡｏｐＢｅン〜（Ａ、、Ｂ、）が全て（ｌ、
０ンあるいは（０，１）であるとき、ＮＡＮＤゲート８
は１０″を出力し、トランスミッションゲート９〜１２
を閉じるとともに、）ランスミッションゲート１３〜Ｉ
Ｂを開く。すなわち、バイパス回路１Ｔを介して第（４
）、　　（５）式を満足する演算結果Ｓ８および最終段
のキャリ出力信号Ｃ１か直接出力されろ。
また（Ａ・、Ｂ、）〜（Ａ、　、Ｂ、）が上記第（３）
式を満たさない場合は、バイパス回路１７内におい１Ｎ
ＡＮＤゲート８は１１′″を出力し、トランスミッショ
ンゲート９〜１２Ｙ閉じるとともＫ、トランスミッショ
ンゲート１３〜１６を開くので従来のマンチェスタ型キ
ャリ伝搬経路を有する加算器と同様に動作する。
なお、上記実施例では（ｎ＋ｉ　）ピントの加算ｉにお
いて、全ビットについて一回の判定を行つ工いるが、判
定するビット数を分割し、判定を複数回行うことにより
、演算速度を一層向上させろことができる。
〔発明の効果〕
この発明は以上説明したとおり、各全加算器の入力信号
の組合せにより第一段の初期キャリ入力信号が最終段の
キャリ出力信号となる場合忙、初期キャリ入力信号を直
接最終段のキャリ出力信号として出力するとともにキャ
リ信号の反転論理信号な各全加算器の加算結果出力信号
として出力するバイパス回路を設げたので、演算速度な
高速化できると〜・う効果がある。
【図面の簡単な説明】
第１図はこの発明の論理回路の一実施例を示す図、＃！
２図は従来のマンチェスタ型キャリ伝搬経路を仔する多
段の加算器を示す図である。 図において、１は全加算器、２，３は入力端子、ＮＡＮ
Ｄゲート、９〜１２．１３〜１６はトランスミッション
ゲート、ＩＴはバイパス回Ｍ、　Ａ。 Ｂは入力信号、Ｃ０は初期キャリ入力信号、Ｃ３はキャ
リ入力信号、Ｃ０はキャリ出力信号、Ｃ１は最終段のキ
ャリ出力信号、Ｓは加算結果出力信号である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　（外２名）第１図 １／。 第２図

Claims (1)

    【特許請求の範囲】
  1. 並列に接続した複数個の全加算器間にマンチエスタ型キ
    ャリ伝搬経路を有する論理回路において、前記複数個の
    全加算器の入力信号の組合せにより第一段の初期キャリ
    入力信号が最終段のキャリ出力信号となる場合に前記初
    期キャリ入力信号を直接前記最終段のキャリ出力信号と
    して出力するとともに前記初期キャリ入力信号の反転論
    理信号を前記複数個の全加算器の加算結果出力信号とし
    て出力するバイパス回路を備えたことを特徴とする論理
    回路。
JP60172606A 1985-08-05 1985-08-05 論理回路 Granted JPS6232532A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP60172606A JPS6232532A (ja) 1985-08-05 1985-08-05 論理回路
US06/884,173 US4827444A (en) 1985-08-05 1986-07-09 Carry skip-ahead circuit for Manchester-type adder chain

Applications Claiming Priority (1)

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JP60172606A JPS6232532A (ja) 1985-08-05 1985-08-05 論理回路

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Publication Number Publication Date
JPS6232532A true JPS6232532A (ja) 1987-02-12
JPH0424729B2 JPH0424729B2 (ja) 1992-04-27

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ID=15944981

Family Applications (1)

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JP60172606A Granted JPS6232532A (ja) 1985-08-05 1985-08-05 論理回路

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US (1) US4827444A (ja)
JP (1) JPS6232532A (ja)

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JPH0424729B2 (ja) 1992-04-27
US4827444A (en) 1989-05-02

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