JPH01103737A - 加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャリが下位ビットがら上位ビットに次々と伝
播するようにクリティカルバスを構成したりップルキャ
リ型の加算器に関する。

〔従来の技術〕

加算器は論理演算処理回路の中で、これ以上は機能を分
割できない素回路であって、減算、乗算および除算器も
加算器を土台に構成されている。

そして、例えば全加算器Ｆ　Ａ　（Ｐｕｌｌ　Ａｄｄｅ
ｒ）によって大きな加算器を構成する際には、桁上げ信
号（キャリ）の伝播性にも種々のアルゴリズムがある。

リップルキャリ型加算器はキャリが下位ビットから上位
ビットに次々に伝帳していくようにしたちので、第４図
にその従来例を示す。なお、このような従来例は、例え
ば大森正道編［超高速化合物半導体デバイス」　（培風
館）などに示されている。

同図（ａ）において、ｎ個（ｎは自然数）の全加算器Ｆ
Ａ　　−ＦＡ　　　が配設され、それぞれのＯｎ−１ 全加算器ＦＡ　　は入力Ａ、Ｂ、を加算して結果Ｓｌを
出力するようになっている。また、それぞれの全加算器
ＦＡ　　は下位の全加算器ＦＡ　　　からのキャリＣを
入力し、上位の全加算器ＦＡ　　　に順次にキャリＣ６
を伝帳させていくよＩ＋１１ うになっている。

第４図（ｂ）は同図（ａ）の全加算器ＦＡ、をＡＮＤ／
ＮＯＲゲートで構成したときの詳細な回路図である。図
示の通り、下位ビットからのキャリＣはインバーターか
ら入力される。そして、ＡＮＤ／ＮＯＲゲート２からキ
ャリＣ０として上位ビットの全加算器ＦＡ　　　に入力
される。

〔発明が解決しようとする問題点〕

リップルキャリ型の加算器は第４図のように構成される
ため、その演算速度においては同図（ａ）に示すクリテ
ィカルパスＣＰにおけるキャリの伝播時間が大きな要因
となる。なぜなら、全加算器Ｆ　Ａ　ｔが加算を実行す
るためには手前の全加算器ＦＡ　　からのキャリＣｏの
出力を待たなければならず、全加算器ＦＡ２が加算を実
行するためには手前の全加算器ＦＡ　　からのキャリＣ
１の出力を待たねばならず、従って最後の全加算器ＦＡ
ｎ−１が加算を実行するためには゛、全加算器Ｆ　Ａ　
ｏ〜ＦＡ　　　の全てにおける加算の終了を待たなけれ
ばならないからである。

しかしながら、従来の加算器では、第４図（ｂ）に示す
ように下位の全加算器ＦＡ　　　からのキャすＣは、イ
ンバーターとＡＮＤ／ＮＯＲゲート２の２個のゲートを
通過しなければならない。

このため、ビット数が多くなればそれだけクリティカル
パスＣＰにおけるゲート数が多くなり、キヤリの伝播時
間が長くなって論理演算が低速化する。

そこで本発明は、キャリの伝播時間を短くすることによ
り、論理演算を高速で行なうことのできるリップルキャ
リ型の加算器を提供することを目的とする。

〔問題点を解決するための手段〕

本発明に係る加算器は、下位から上位の各ビットごとに
全加算器を有し、キャリが下位ビットから上位ビットに
次々と伝帳するようにクリティカルパスを構成した加算
器において、全加算器の少なくともいずれか１つは正論
理のキャリを入力して負論理のキャリを出力し、その次
の全加算器は負論理のキャリを入力して正論理のキャリ
を出力することを特徴とする。

〔作用〕

本発明の構成によれば、キャリは下位から上位に伝帳し
ていく過程において、正論理と負論理を反転させること
になるので、それらの全加算器においてキャリを反転さ
せるためのインバータを設ける必要がなくなり、従って
その分だけクリティカルパスを通過するのに要する時間
が短くなる。

〔実施例〕

以下、添付図面を参照して本発明のいくつかの実施例を
説明する。なお、図面の説明において同一の要素には同
一の符号を付し、重複する説明を省略する。

第１図は第１実施例の構成図であり、同図（ａ）はりッ
プルキャリ型加算器の全体構成を示し、同図（ｂ）は偶
数番目（ｊ−１，３，５・・・）の全加算器ＦＡ、の詳
細な構成を示し、同図（ｃ）はＩ番目を除く奇数番目（
ｉ−２，４，６・・・）の全加算器ＦＡ１の構成を示す
。同図（ｂ）に示すように、偶数番目の全加算器ＦＡ　
　、ＦＡ　　、ＦＡ５゜・・・への正論理のキャリＣ、
Ｃ、Ｃ、・・・入力ｏ　　　２　　４ は、インバータを介することなく　ＡＮＤ／ＮＯＲゲー
ト２０に与えられる。そして、負論理のキャＦＡ　　、
ＦＡ　　、ＦＡ６・・・に与えられる。同図（ｃ）に示
すように、奇数番目の全加算器Ｆ　Ａ　２　。

ＦＡ、ＦＡ６・・・への負論理のキャリチー、で−。

Ｃ５・・・入力は、インバータを介することなくＡＮＤ
／Ｎ　ＯＲゲート２１に与えられる。そして、正論理の
キャリｃ、ｃ４．’ｃ７出力として次の全加算器ＦＡ、
ＦＡ　　・、Ｆ　Ａ　７・・・に与えられる。

一方、１番目の全加算器ＦＡｏについては、第４図（ｂ
）に示す従来回路が用いられる。そして、このキャリ入
力は“０″となっている。

このようにすれば、クリティカルパスＣＰを構成するイ
ンバータの数を大幅に減少できる。具体的には１番目の
全加算器ＦＡｏのインバーター以外は省くことができる
ので、ｎ個の全加算器ＦＡｏ−ＦＡｎ−１からなる加算
器では、クリティカルパスＣＰにおけるインバータをｎ
個から１個にできる。但し、最上位ビットの全加算器Ｆ
Ａが偶数番目であれば、キャリは負論理となっているの
で、たとえばインバータを付加したりすることが必要に
なる。

次に、上記実施例の作用を説明する。

第４図（ｂ）ように構成される１番目（最下位ビット）
の全加算器Ｆ　Ａ　ｏには、加算すべきデータＡ　　、
Ｂ　　とキャリとしての“０＃が入力される。そして、
加算結果Ｓ。が出力されると共に、桁上りがあるときは
キャリＣｏが“１”として、桁上りがないときはキャリ
Ｃｏが“０”として出力される。このキャリＣｏは次の
２番目（偶数番目）の全加算器Ｆ　Ａ　ｔに正論理のキ
ャリとして与えられる。

次に、第１図（Ｃ）のように構成される２番目（偶数番
目）の全加算器Ｆ　Ａ　ｉには、加算すべきデータＡ　
　、Ｂ　　とキャリとしてのｃｏが入力される。そして
、加算結果Ｓ１が出力されると共に、負論理のキャリ［
７が次の３番目（奇数番目）の全加算器ＦＡ２に与えら
れる。すなわち、全加算器ＦＡ　　で桁上りがあるとき
はキャリＣ１が“０”■ （Ｃ１−“１”）として、桁上がりがないときはキャリ
で−が“１”　（Ｃ１−“０”）として出力される。

次に、第１図（ｂ）のように構成される３番目（奇数番
目）の全加算器ＦＡ２には、加算すべきデータＡ　　、
Ｂ　　とキャリとしての０１が入力される。そして、加
算結果Ｓ２が出力されると共に、正論理のキャリＣ２が
次の４番目（偶数番目）の全加算器ＦＡ８に与えられる
。すなわち、全加算器ＦＡ２で桁上がりがあるときはキ
ャリＣ２が“１″として、桁上りがないときはキャリＣ
２が“０”として出力される。

このように、クリティカルパスにおいてキャリは正論理
と負論理を交互に繰り返して伝播していくので、各々の
全加算器においてキャリを反転させる必要がなくなる。

このため、最上位ビットの全加算器ＦＡ　　　にキャリ
が到達するまでの時間が短かくなるので、結果的に全体
としての論理演算時間を短くすることができる。

次に、第２図を参照して本発明の第２実施例を説明する
。

図示の通り、この実施例では１番目の全加算器ＦＡのが
負論理のキャリを出力をするもので構成され、偶数番目
の全加算器ＦＡ　　、全加算器ＦＡ　　、全加算器ＦＡ
　　、・・・が負論理のキャリを人力して正論理のキャ
リを出力するもので構成され、３番目以上の奇数番目の
全加算器ＦＡ　　、全加算器ＦＡ　　、全加算器ＦＡ　
　、・・・が正論理のキロ ヤリを入力して負論理のキャリを出力するもので構成さ
れる。なお、個々の全加算器ＦＡについては、第１図（
ｂ）（ｃ）に示すものと同様に構成される。

この実施例によっても、カリティカルパスにおいてキャ
リの論理を反転させる機会が著しく少なくなるので、通
過ゲート数を大幅に減少できる。

従って、高速演算が可能になるという効果が得られる。

本発明は上記の実施例のに限定されるものではなく、種
々の変形が可能である。

第３図は本発明による加算器の構成の各種の変形例を示
している。ここで、第３図（ａ）〜（Ｃ）は全加算器の
構成の各側であって、これらはそれぞれ第４図（ｂ）お
よび第１図（ｂ）、（Ｃ）に示されるものと同様に実現
される。ここで、第３図（ａ）〜（ｃ）に示すように、 ■、正論理のキャリを入力して正論理のキャリを出力す
るタイプのものを全加算器Ｉのタイプ、■、正論理のキ
ャリを入力して負論理のキャリを出力するタイプのもの
を全加算器Ｈのタイプ、■、負論理のキャリを入力して
全論理のキャリを出力するタイプのものを全加算器■の
タイプとする。このようにすると１、第３図（ｄ）〜（
ｇ）に示す偶数（２ｎ＝６）段の場合、あるいは同図（
ｈ）　〜（ｋ）に示す奇数（２ｎ　＋　１−７）段の場
合のように、種々の構成がとられる。

具体的に偶数段のときには、同図（ｄ）のように構成し
たために最終のキャリが負論理となったときは、インバ
ータを付加して反転させればよい。

これに対し、第３図（ｅ）、（ｆ）のように構成したと
きは最終のキャリは正論理なので、インバータなどを設
ける必要がない。なお、同図（ｆ）のように最終番目に
タイプ■の全加算器を接続すると、第１図（Ｃ）の如く
加算結果Ｓが３つのゲ一トで得られるため遅れがちにな
る。そこで、最終側の２つをタイプ■の全加算器とすれ
ば、全体の演算を高速化できる。

一方、奇数段の場合には、第３図（ｈ）〜（ｊ）のよう
にする。また、全ての全加算器において正、負の論理を
交互に繰り返すことは必須ではなく、例えば第３図（ｋ
）のように一部においてのみ論理を反転させてもよい。

さらに、全加算器のそれぞれの構成は、第１図（ｂ）、
（Ｃ）あるいは第４図（ｂ）に示すものに限られるるも
のではない。

〔発明の効果〕

以上、詳細に説明した通り本発明では、キャリは下位か
ら上位に伝播していく過程において、正論理と負論理を
反転させられることになるので、それらの全加算器にお
いてキャリを反転する必要がなくなり、従ってその分だ
けクリティカルパスを構成するゲートが少なくなる。従
って、加算器においてもっとも時間のかかるキャリの伝
播時間を短くすることにより、論理演算を高速で行なう
ことのできるリップルキャリ型の加算器を提供できる効
果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る加算器の全体構成お
よび全加算器のゲート構成を示す図、第２図は第２実施
例に係る加算器の全体構成図、第３図は変形例の構成図
、第４図は従来の加算器の構成図である。 ＦＡ　　〜ＦＡ、Ｉ〜■・・・全加算器、Ｃｏ〜Ｏｎ−
１ Ｃ・・・キャリ、Ａ　　−Ａ　　　、Ｂ　　−Ｂｎ−１
−・・ｎ−２Ｏｎ−１０ 加算すべきデータ、Ｓ　−８・・・加算結果、Ｏｎ−１ １・・・インバータ、２，２０．２１・・・ＡＮＤ／Ｎ
ＯＲゲート。 特許出願人　　住友電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 １、下位から上位の各ビットごとに全加算器を有し、キ
   ャリが下位ビットから上位ビットに次々と伝播するよう
   にクリティカルパスを構成した加算器において、前記全
   加算器の少なくともいずれか１つは正論理のキャリを入
   力して負論理のキャリを出力し、その次の前記全加算器
   は負論理のキャリを入力して正論理のキャリを出力する
   ことを特徴とする加算器。 ２、１番目の前記全加算器は正論理のキャリを出力し、
   ３番目以上の奇数番目の前記全加算器は負論理のキャリ
   を入力して正論理のキャリを出力し、偶数番目の前記全
   加算器は正論理のキャリを入力して負論理のキャリを出
   力することを特徴とする特許請求の範囲第１項記載の加
   算器。 ３、１番目の前記全加算器は負論理のキャリを出力し、
   ３番目以上の奇数番目の前記全加算器は正論理のキャリ
   を入力して負論理のキャリを出力し、偶数番目の前記全
   加算器は負論理のキャリを入力して正論理のキャリを出
   力することを特徴とする特許請求の範囲第１項記載の加
   算器。