JPS6352494B2 - - Google Patents
Info
- Publication number
- JPS6352494B2 JPS6352494B2 JP54145105A JP14510579A JPS6352494B2 JP S6352494 B2 JPS6352494 B2 JP S6352494B2 JP 54145105 A JP54145105 A JP 54145105A JP 14510579 A JP14510579 A JP 14510579A JP S6352494 B2 JPS6352494 B2 JP S6352494B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- flip
- cnt
- counter
- sht
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、シフト機能およびカウント機能を備
えた論理回路に関する。
えた論理回路に関する。
カウンタに初期値を入力して所定の計数動作後
に計数結果を取り出す場合、小規模集積回路
（SSI）のように取扱うデータのビツト数が少な
いものはカウンタに対する初期値のインプツト並
びに該カウンタからの計数値のアウトプツトをパ
ラレルに行なつており、これで格別支障はない。
ところが、大規模集積回路（LSI）になると取扱
うデータのビツト数が増大すると共にピン数の制
約があつてカウンタに対し外部からパラレルに初
期値をインプツトし、また計数値をパラレルにア
ウトプツトすることが困難になり、そこで従来は
初期値データを外部からシリアルに供給し、これ
を直並列変換レジスタで受けてパラレルに変換し
てカウンタに与え、また該カウンタの計数値を該
レジスタがパラレルに受取り、これをシリアルに
変換して出力するということが行なわれる。つま
りカウンタと同じビツト数のレジスタを設けてシ
リアルイン、カウント、シリアルアウトを行なつ
ており、このため、ｎビツトの計数を行なうのに
レジスタを含め全体で2n個のフリツプフロツプ
が必要となると共に、ゲートを多数必要とする。
しかしながら、各桁にレジスタ用およびカウンタ
用の２個のフリツプフロツプを設けるということ
には無駄があると思われ、そしてレジスタとカウ
ンタでは動作タイミングにずれがあつて重なるこ
とはないから１個で共用できる可能性がある。
に計数結果を取り出す場合、小規模集積回路
（SSI）のように取扱うデータのビツト数が少な
いものはカウンタに対する初期値のインプツト並
びに該カウンタからの計数値のアウトプツトをパ
ラレルに行なつており、これで格別支障はない。
ところが、大規模集積回路（LSI）になると取扱
うデータのビツト数が増大すると共にピン数の制
約があつてカウンタに対し外部からパラレルに初
期値をインプツトし、また計数値をパラレルにア
ウトプツトすることが困難になり、そこで従来は
初期値データを外部からシリアルに供給し、これ
を直並列変換レジスタで受けてパラレルに変換し
てカウンタに与え、また該カウンタの計数値を該
レジスタがパラレルに受取り、これをシリアルに
変換して出力するということが行なわれる。つま
りカウンタと同じビツト数のレジスタを設けてシ
リアルイン、カウント、シリアルアウトを行なつ
ており、このため、ｎビツトの計数を行なうのに
レジスタを含め全体で2n個のフリツプフロツプ
が必要となると共に、ゲートを多数必要とする。
しかしながら、各桁にレジスタ用およびカウンタ
用の２個のフリツプフロツプを設けるということ
には無駄があると思われ、そしてレジスタとカウ
ンタでは動作タイミングにずれがあつて重なるこ
とはないから１個で共用できる可能性がある。
本発明はかゝる点に着目してなされたもので、
カウンタにシフト機能を持たせる又はレジスタに
カウンタの機能を持たせることにより上述した欠
点を除去しようとするもので、シフト信号および
カウント信号で開閉されるゲートを含み、Dn＝
SHT・Q(o-1)＋CNT（CRY・ｎ＋・Qn）
で表わされる論理構成を有する論理ゲート群を入
力部に持つフリツプフロツプを複数個縦続接続し
てなり、前記論理ゲート群に前記シフト信号が印
加された場合にはシフトレジスタとして、また前
記カウント信号が印加された場合にはカウンタと
して動作するように構成されたことを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
カウンタにシフト機能を持たせる又はレジスタに
カウンタの機能を持たせることにより上述した欠
点を除去しようとするもので、シフト信号および
カウント信号で開閉されるゲートを含み、Dn＝
SHT・Q(o-1)＋CNT（CRY・ｎ＋・Qn）
で表わされる論理構成を有する論理ゲート群を入
力部に持つフリツプフロツプを複数個縦続接続し
てなり、前記論理ゲート群に前記シフト信号が印
加された場合にはシフトレジスタとして、また前
記カウント信号が印加された場合にはカウンタと
して動作するように構成されたことを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
第１図は４ビツトの遅延型フリツプフロツプＡ
〜Ｄを接続してシフトレジスタの機能とカウンタ
の機能とを持つ回路（以下単にカウンタという）
の概略を示し、各フリツプフロツプＡ〜Ｄは共通
のクロツクCKで駆動され、且つ共通のクリア信
号CLRでリセツト（クリア）される。各段のフ
リツプフロツプＡ〜Ｄの各入力段にはそれぞれ第
２図〜第５図に示す論理ゲートGA〜GDが設けら
れる。尚、Sinはこのカウンタにシリアルに入力
されるシフトデータ（カウンタにプリセツトされ
る初期値）、SHTはシフトモード信号（SHT＝
Ｈ（ハイ）レベルでシフト指示）、CNTはカウン
トモード信号（CNT＝Ｈレベルでカウント指示）
であり、 SHT＝ ……(1) の関係にある。
〜Ｄを接続してシフトレジスタの機能とカウンタ
の機能とを持つ回路（以下単にカウンタという）
の概略を示し、各フリツプフロツプＡ〜Ｄは共通
のクロツクCKで駆動され、且つ共通のクリア信
号CLRでリセツト（クリア）される。各段のフ
リツプフロツプＡ〜Ｄの各入力段にはそれぞれ第
２図〜第５図に示す論理ゲートGA〜GDが設けら
れる。尚、Sinはこのカウンタにシリアルに入力
されるシフトデータ（カウンタにプリセツトされ
る初期値）、SHTはシフトモード信号（SHT＝
Ｈ（ハイ）レベルでシフト指示）、CNTはカウン
トモード信号（CNT＝Ｈレベルでカウント指示）
であり、 SHT＝ ……(1) の関係にある。
第１ビツトＡの論理ゲートGAは以下に示す条
件を満たすように設定される。即ち、シフト時は
シフトデータSinを入力させればよいので、 DA＝SHT・Sin ……(2) とすればよい。こゝで(2)式はシフトモードなら
DAはSinとする、ということを意味する。次にカ
ウント時はこれは２進数に対する＋１を繰返し行
なうことであるから、第１ビツトの素子において
は単にトグル動作をすればよく、従つて DA＝CNT・A ……(3) であればよい。こゝで(3)式はカウントモードなら
DAはAとする、ということを意味する。なお
ＡはフリツプフロツプＡの出力であり、Ｑ出力
QAの否定論理である。このことは他のビツトに
ついても同様であり、それぞれＱ，に各ビツト
の記Ｂ、Ｃ、Ｄを添字として付してある。従つて
カウント機能およびシフト機能の双方を持たせる
には(2)、(3)式より DA＝SHT・Sin＋CNT・A ……(4) であればよい。第２図はこれを具体化したもの
で、アンドゲートAG1が(2)式にまたアンドゲート
AG2が(3)式に対応し、そしてオアゲートOG1が(4)
式を実現する。
件を満たすように設定される。即ち、シフト時は
シフトデータSinを入力させればよいので、 DA＝SHT・Sin ……(2) とすればよい。こゝで(2)式はシフトモードなら
DAはSinとする、ということを意味する。次にカ
ウント時はこれは２進数に対する＋１を繰返し行
なうことであるから、第１ビツトの素子において
は単にトグル動作をすればよく、従つて DA＝CNT・A ……(3) であればよい。こゝで(3)式はカウントモードなら
DAはAとする、ということを意味する。なお
ＡはフリツプフロツプＡの出力であり、Ｑ出力
QAの否定論理である。このことは他のビツトに
ついても同様であり、それぞれＱ，に各ビツト
の記Ｂ、Ｃ、Ｄを添字として付してある。従つて
カウント機能およびシフト機能の双方を持たせる
には(2)、(3)式より DA＝SHT・Sin＋CNT・A ……(4) であればよい。第２図はこれを具体化したもの
で、アンドゲートAG1が(2)式にまたアンドゲート
AG2が(3)式に対応し、そしてオアゲートOG1が(4)
式を実現する。
第２ビツトＢの論理ゲートGBは、シフト時に
は前段のＱ出力QAが入力DBに入ればよいので DB＝SHT・QA ……(5) とする。またカウント時でQA＝１の時（第１ビ
ツトＡから桁上げがある場合）にはトグル動作を
すればよいので DB＝B ……(6) であるが、カウント時でQA＝０の時（第１ビツ
トＡから桁上げが無い場合）は状態不変とする必
要があり、これは論理式的には DB＝QB ……(7) となる。(6)、(7)式をまとめるとこれは次の(8)式の
ように表現できる。
は前段のＱ出力QAが入力DBに入ればよいので DB＝SHT・QA ……(5) とする。またカウント時でQA＝１の時（第１ビ
ツトＡから桁上げがある場合）にはトグル動作を
すればよいので DB＝B ……(6) であるが、カウント時でQA＝０の時（第１ビツ
トＡから桁上げが無い場合）は状態不変とする必
要があり、これは論理式的には DB＝QB ……(7) となる。(6)、(7)式をまとめるとこれは次の(8)式の
ように表現できる。
DB＝CNT（QA・B＋A・QB） ……(8)
従つて、第２ビツトＢにシフトおよびカウント
の両機能を持たせるためには、(5)、(8)式より DB＝SHT・QA＋CNT（QA・B＋A・QB） ……(9) となる。(9)式は(1)式を用いると次の様に簡略化さ
れる。
の両機能を持たせるためには、(5)、(8)式より DB＝SHT・QA＋CNT（QA・B＋A・QB） ……(9) となる。(9)式は(1)式を用いると次の様に簡略化さ
れる。
DB＝SHT・QA＋CNT（QA・B＋A・QB）
＝SHT・QA＋・QA・B＋CNT・A・QB
……(10) 第３図はこれを具体化したものであり、アンド
ゲートAG1は(10)式の右辺第１項に、アンドゲート
AG2は同第２項に、アンドゲートAG3は同第３項
に対応し、さらにオアゲートOG1は第１〜第３項
の論理和をとつて(10)式を実行する。
……(10) 第３図はこれを具体化したものであり、アンド
ゲートAG1は(10)式の右辺第１項に、アンドゲート
AG2は同第２項に、アンドゲートAG3は同第３項
に対応し、さらにオアゲートOG1は第１〜第３項
の論理和をとつて(10)式を実行する。
第３ビツトＣ以後もキヤリイ条件が増すだけで
同様に導びき出される。即ち、第３ビツトＣの論
理ゲートGCは DC＝SHT・QB＋CNT（（QA・QB）C＋（A・
B）QC） ＝SHT・QB＋QA・QB・C＋CNT（A＋B）Q
C……(11) なる条件を満たすように設定される。第４図はこ
れを具体化したもので、アンドゲートAG1〜AG4
はそれぞれ(11)の右辺第１〜第４項（第３項＝
CNT・A・QC、第４項＝CNT・B・QC）に対
応し、オアゲートOG1はこれらの論理和をとつて
(1)式を実行する。同様にして第４ビツトＤの論理
ゲートGDは DD＝SHT・QC＋CNT（（QA・QB・QC）D＋（A
・B・C）QD） ＝SHT・QC＋QA・QB・QC・D＋CNT（A＋
B＋C）QD……(12) なる条件を満たすように設定される。第５図はこ
れを具体化したもので、アンドゲートAG1〜AG5
は(12)式の右辺第１〜第５項に対応し、またオアゲ
ートOG1はこれらの論理和をとつて(12)式を実行す
る。
同様に導びき出される。即ち、第３ビツトＣの論
理ゲートGCは DC＝SHT・QB＋CNT（（QA・QB）C＋（A・
B）QC） ＝SHT・QB＋QA・QB・C＋CNT（A＋B）Q
C……(11) なる条件を満たすように設定される。第４図はこ
れを具体化したもので、アンドゲートAG1〜AG4
はそれぞれ(11)の右辺第１〜第４項（第３項＝
CNT・A・QC、第４項＝CNT・B・QC）に対
応し、オアゲートOG1はこれらの論理和をとつて
(1)式を実行する。同様にして第４ビツトＤの論理
ゲートGDは DD＝SHT・QC＋CNT（（QA・QB・QC）D＋（A
・B・C）QD） ＝SHT・QC＋QA・QB・QC・D＋CNT（A＋
B＋C）QD……(12) なる条件を満たすように設定される。第５図はこ
れを具体化したもので、アンドゲートAG1〜AG5
は(12)式の右辺第１〜第５項に対応し、またオアゲ
ートOG1はこれらの論理和をとつて(12)式を実行す
る。
第６図は第１図のビツト配列に第２〜第５図の
論理ゲートを介在させた４ビツトのカウンタ／シ
フトレジスタの全体図である。信号SHTとCNT
との間にはSHT＝の関係があるのでシフト
モードでＨになる信号CNT／SHTをインバータ
INVに入力し、その入力をシフト信号SHT、出
力をカウント信号CNTとする。SHT＝Ｈにする
とゲートG11，G21，G31，G41が開き、クロツク
CKと同期して入力するシリアルデータSinがアン
ドゲートG11、オアゲートG13を通つてフリツプ
フロツプＡの入力端子DAに加わり、次々と読取
られる。またフリツプフロツプＡの出力QAはア
ンドゲートG21およびオアゲートG24を介してフ
リツプフロツプＢの入力端子DBに加わり、クロ
ツク入力でこれが該フリツプフロツプＢに読込ま
れ、フリツプフロツプＣ，Ｄにおいても同様なこ
とが行なわれるので、例えば４ビツトのシリアル
データSinを入力するとそれはフリツプフロツプ
Ｄ，Ｃ，Ｂ，Ａに記憶されることになる。こうし
てカウンタの初期値設定が行なわれる。次に信号
CNT／SHTをＬレベルにして信号SHTをＬ、
信号CNTをＨにすると前記のゲートG11，G21，
G31，G41は閉じ、代つてアンドゲートG12，G22，
G32，G33，G42，G43，G44が開き、第１、２、
３、４段フリツプフロツプＡ，Ｂ，Ｃ，Ｄの入力
ゲート群において前記(4)式の右辺第２項、(10)式、
(11)式、(12)式の各右辺第２、第３項の演算つまりカ
ウントアツプ動作が行なわれる。次に信号
CNT／SHTを再びＨにするとシフトモードにな
り、次のシリアルデータSinがフリツプフロツプ
Ａ〜Ｄに逐次セツトされる（次のデータが無けれ
ばSinは０又は１の連続にしておく）と共に、上
記の計数結果が端子Soutより逐次出力される。
アンドゲートAG6は各フリツプフロツプのＱ出力
の論理積をとり、第１〜第４ビツトのキヤリイ出
力CRYを出じる。この出力CRYは更にカウンタ
の段数を増加させる場合等に使用される。
論理ゲートを介在させた４ビツトのカウンタ／シ
フトレジスタの全体図である。信号SHTとCNT
との間にはSHT＝の関係があるのでシフト
モードでＨになる信号CNT／SHTをインバータ
INVに入力し、その入力をシフト信号SHT、出
力をカウント信号CNTとする。SHT＝Ｈにする
とゲートG11，G21，G31，G41が開き、クロツク
CKと同期して入力するシリアルデータSinがアン
ドゲートG11、オアゲートG13を通つてフリツプ
フロツプＡの入力端子DAに加わり、次々と読取
られる。またフリツプフロツプＡの出力QAはア
ンドゲートG21およびオアゲートG24を介してフ
リツプフロツプＢの入力端子DBに加わり、クロ
ツク入力でこれが該フリツプフロツプＢに読込ま
れ、フリツプフロツプＣ，Ｄにおいても同様なこ
とが行なわれるので、例えば４ビツトのシリアル
データSinを入力するとそれはフリツプフロツプ
Ｄ，Ｃ，Ｂ，Ａに記憶されることになる。こうし
てカウンタの初期値設定が行なわれる。次に信号
CNT／SHTをＬレベルにして信号SHTをＬ、
信号CNTをＨにすると前記のゲートG11，G21，
G31，G41は閉じ、代つてアンドゲートG12，G22，
G32，G33，G42，G43，G44が開き、第１、２、
３、４段フリツプフロツプＡ，Ｂ，Ｃ，Ｄの入力
ゲート群において前記(4)式の右辺第２項、(10)式、
(11)式、(12)式の各右辺第２、第３項の演算つまりカ
ウントアツプ動作が行なわれる。次に信号
CNT／SHTを再びＨにするとシフトモードにな
り、次のシリアルデータSinがフリツプフロツプ
Ａ〜Ｄに逐次セツトされる（次のデータが無けれ
ばSinは０又は１の連続にしておく）と共に、上
記の計数結果が端子Soutより逐次出力される。
アンドゲートAG6は各フリツプフロツプのＱ出力
の論理積をとり、第１〜第４ビツトのキヤリイ出
力CRYを出じる。この出力CRYは更にカウンタ
の段数を増加させる場合等に使用される。
第７図および第８図は論理ゲートGC（他も同
様）を異なる構成としたものである。第７図は第
４図のオアゲートOG1をノアゲート（オア−イン
バータ）NORに置換えたものである。このよう
にするとノアゲートNORの出力はオアゲート
OG1の出力に対しレベルが反転するので、DC入
力をCとして扱い、またQC，Cを逆転させ（QC
→C、C→QC）、さらにプリセツト端子Tpにク
リア信号CLRを導びき、逆にクリア端子TCにプ
リセツト信号PREを導びくことが必要になる。
第８図は第４図のアンドゲートAG1〜AG4をナン
ドゲートNG1〜NG4に置換え、且つ第４図のオ
アゲートCG1をアンドゲートAG7としたものであ
る。この場合もアンドゲートAG7の出力はレベル
反転するので第７図と同様に扱う。
様）を異なる構成としたものである。第７図は第
４図のオアゲートOG1をノアゲート（オア−イン
バータ）NORに置換えたものである。このよう
にするとノアゲートNORの出力はオアゲート
OG1の出力に対しレベルが反転するので、DC入
力をCとして扱い、またQC，Cを逆転させ（QC
→C、C→QC）、さらにプリセツト端子Tpにク
リア信号CLRを導びき、逆にクリア端子TCにプ
リセツト信号PREを導びくことが必要になる。
第８図は第４図のアンドゲートAG1〜AG4をナン
ドゲートNG1〜NG4に置換え、且つ第４図のオ
アゲートCG1をアンドゲートAG7としたものであ
る。この場合もアンドゲートAG7の出力はレベル
反転するので第７図と同様に扱う。
この４ビツトカウンタ／シフトレジスタを複数
ブロツクを用いて４ビツト以上のカウンタ／シフ
トレジスタを構成することができるが、１ブロツ
クのビツト数も適宜変更できる。次に、一般化し
て任意のビツト数のカウンタ／シフトレジスタを
構成する場合を考えると、これは次の如くなる。
即ち、第ｎビツト目の論理ゲートGoはそのデー
タ入力Dnは下式の如くなるので、第９図の如く
構成すればよい。
ブロツクを用いて４ビツト以上のカウンタ／シフ
トレジスタを構成することができるが、１ブロツ
クのビツト数も適宜変更できる。次に、一般化し
て任意のビツト数のカウンタ／シフトレジスタを
構成する場合を考えると、これは次の如くなる。
即ち、第ｎビツト目の論理ゲートGoはそのデー
タ入力Dnは下式の如くなるので、第９図の如く
構成すればよい。
Dn＝SHT・Q(o-1)＋CNT（CRY・o＋・Qo
）……（13） 但し、CRY＝Q1・Q2・…・Q(o-1) （13）式の右辺第１項は第９図のゲートG1で、
同第２項はゲートG2で（前述したようにCNTは
省略され得る）、同第３項はゲートG3でそれぞれ
実現され、且つこれらの論理和がゲートG4で実
現される。こゝで、ゲートG1〜G3が論理積機能
を有するアンドゲートもしくはナンドゲートであ
り、またゲートG4が論理和機能を有するオアゲ
ートもしくはノアゲートである点は前述した通り
である。第９図のように一般化すれば任意のビツ
ト数のカウンタ／シフトレジスタを構成できる
が、更にかかる回路を複数段接続してその整数倍
のカウンタ／シフトレジスタを実現することもで
きる。また使用するフリツプフロツプはＤタイプ
のみならずＪ−KFF等でもよい。
）……（13） 但し、CRY＝Q1・Q2・…・Q(o-1) （13）式の右辺第１項は第９図のゲートG1で、
同第２項はゲートG2で（前述したようにCNTは
省略され得る）、同第３項はゲートG3でそれぞれ
実現され、且つこれらの論理和がゲートG4で実
現される。こゝで、ゲートG1〜G3が論理積機能
を有するアンドゲートもしくはナンドゲートであ
り、またゲートG4が論理和機能を有するオアゲ
ートもしくはノアゲートである点は前述した通り
である。第９図のように一般化すれば任意のビツ
ト数のカウンタ／シフトレジスタを構成できる
が、更にかかる回路を複数段接続してその整数倍
のカウンタ／シフトレジスタを実現することもで
きる。また使用するフリツプフロツプはＤタイプ
のみならずＪ−KFF等でもよい。
以上述べた本発明の論理回路は、カウント機能
およびシフト機能を有するので汎用性がある。即
ち、カウンタとしての独立した動作、およびシフ
トレジスタとしての独立した動作、さらにはカウ
ンタへデータをシリアルにインプツトし、また計
数後のデータをシリアルにアウトプツトする複合
的な動作をなすことができる。しかも任意のビツ
ト数で構成できる上、フリツプフロツプの数はカ
ウンタ構成上必要とされるビツト数だけで済み、
さらにはカウンタとレジスタを別体に設ける場合
よりゲート数が少なくて済むので、ゲート数の限
られたマスタースライス方式のLSIに適用する場
合に特に有効である。
およびシフト機能を有するので汎用性がある。即
ち、カウンタとしての独立した動作、およびシフ
トレジスタとしての独立した動作、さらにはカウ
ンタへデータをシリアルにインプツトし、また計
数後のデータをシリアルにアウトプツトする複合
的な動作をなすことができる。しかも任意のビツ
ト数で構成できる上、フリツプフロツプの数はカ
ウンタ構成上必要とされるビツト数だけで済み、
さらにはカウンタとレジスタを別体に設ける場合
よりゲート数が少なくて済むので、ゲート数の限
られたマスタースライス方式のLSIに適用する場
合に特に有効である。
第１図〜第６図は本発明の一実施例を示す図
で、第１図は４ビツトのフリツプフロツプの配列
を示す概略構成図、第２図〜第５図は各段の論理
ゲートの構成図、第６図は第１図〜第５図を総合
した４ビツトのカウンタ／シフトレジスタの構成
図、第７図および第８図は論理ゲートの異なる例
を示す構成図、第９図は論理ゲートを一般化して
示す構成図である。 図中、Ａ〜Ｄはフリツプフロツプ、GA〜GDは
論理ゲート、ｎは第ｎビツト目のフリツプフロツ
プ、Goはその論理ゲートである。
で、第１図は４ビツトのフリツプフロツプの配列
を示す概略構成図、第２図〜第５図は各段の論理
ゲートの構成図、第６図は第１図〜第５図を総合
した４ビツトのカウンタ／シフトレジスタの構成
図、第７図および第８図は論理ゲートの異なる例
を示す構成図、第９図は論理ゲートを一般化して
示す構成図である。 図中、Ａ〜Ｄはフリツプフロツプ、GA〜GDは
論理ゲート、ｎは第ｎビツト目のフリツプフロツ
プ、Goはその論理ゲートである。
Claims (1)
- 【特許請求の範囲】 １ シフト信号およびカウント信号で開閉される
ゲートを含み、 Dn ＝SHT・Q(o-1)＋CNT（CRY・ｎ＋・Qn） ただし ｛Dnはｎ段目のフリツプフロツプの入力でｎ段
目の論理ゲート群の出力、SHTはシフト信号、
CNTはカウント信号でCNT＝、Qnはｎ段
目のフリツプフロツプのＱ出力、ｎはｎ段目の
フリツプフロツプの出力、Q(o-1)は（ｎ−１）
段目のフリツプフロツプのＱ出力で、１段目の論
理ゲート群の場合はシリアル入力データSin、
CRY＝Q1・Q2・……・Q(o-1)｝ で表わされる論理構成を有する論理ゲート群を入
力部に持つフリツプフロツプを複数個縦続接続し
てなり、前記論理ゲート群に前記シフト信号が印
加された場合にはシフトレジスタとして、また前
記カウント信号が印加された場合にはカウンタと
して動作するように構成されたことを特徴とする
論理回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14510579A JPS5668033A (en) | 1979-11-09 | 1979-11-09 | Logic circuit |
| EP80303960A EP0031638B1 (en) | 1979-11-09 | 1980-11-06 | A logic circuit |
| DE8080303960T DE3069375D1 (en) | 1979-11-09 | 1980-11-06 | A logic circuit |
| US06/204,928 US4396829A (en) | 1979-11-09 | 1980-11-07 | Logic circuit |
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