JPS6025839B2 - 可逆シフトレジスタ - Google Patents
可逆シフトレジスタInfo
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- JPS6025839B2 JPS6025839B2 JP52052906A JP5290677A JPS6025839B2 JP S6025839 B2 JPS6025839 B2 JP S6025839B2 JP 52052906 A JP52052906 A JP 52052906A JP 5290677 A JP5290677 A JP 5290677A JP S6025839 B2 JPS6025839 B2 JP S6025839B2
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Description
【発明の詳細な説明】
本発明はデータを右方向（一方向）、左方向（他方向）
にシフト可能なシリアルィン・パラレルアウト型の可逆
シフトレジスタに関する。
にシフト可能なシリアルィン・パラレルアウト型の可逆
シフトレジスタに関する。
第１図は従来の可逆シフトレジス夕を示す。このシフト
レジスタは、互に桶元の関係にある右シフト制御信号、
左シフト制御信号を用い、ゲート１，２，３を右方向或
いは左方向に切換えて、データをフリツプフロツプ４，
５，６の順序或いはフリップフロップ６，５，４の順序
でシフトさせるものである。しかしながらこのものにあ
っては、右方向入力、左方向入力、右方向出力、左方向
出力の計４個の端子を要するため、これを集積回路化し
て機器に組込む際の高密度化を阻害するものであった。
特に第１図のＩＣを多数カスケード接続して用いる場合
には、各ＩＣ毎に上記問題が生じ、これを改善すること
が要求された。本発明は上記実情に鑑みてなされたもの
で、データの右シフト、左シフトを行なうにを、１個の
共通出力端子を用いるだけでカスケード接続が行なえる
構成とすることにより、前記従来の要求に応え得る可逆
シフトレジスタを提供しようとするものである。以下第
２図を参照して本発明の一実施例を説明する。
レジスタは、互に桶元の関係にある右シフト制御信号、
左シフト制御信号を用い、ゲート１，２，３を右方向或
いは左方向に切換えて、データをフリツプフロツプ４，
５，６の順序或いはフリップフロップ６，５，４の順序
でシフトさせるものである。しかしながらこのものにあ
っては、右方向入力、左方向入力、右方向出力、左方向
出力の計４個の端子を要するため、これを集積回路化し
て機器に組込む際の高密度化を阻害するものであった。
特に第１図のＩＣを多数カスケード接続して用いる場合
には、各ＩＣ毎に上記問題が生じ、これを改善すること
が要求された。本発明は上記実情に鑑みてなされたもの
で、データの右シフト、左シフトを行なうにを、１個の
共通出力端子を用いるだけでカスケード接続が行なえる
構成とすることにより、前記従来の要求に応え得る可逆
シフトレジスタを提供しようとするものである。以下第
２図を参照して本発明の一実施例を説明する。
図中１１，はデータ選択ゲート１２，をそなえた１ビッ
トシフトレジスタで、このレジスタ１１・には、データ
入力側にアンド回路１３，，１４，の出力を入力とする
クロツクドノア回路１５，が設けられ、このノア回路１
５，の出力端はクロックドィンバータ１６・の入力端に
接続され、その出力端はインバータ１７，を介して出力
端１８，に接続されている。クロックドノア回路１５，
の出力端にはインバータ１９・、クロツクドィンバー夕
２０，を介したデータ保持用帰還ループが設けられ、イ
ンバーター７，にはこれと逆並列にデータ保持用クロッ
クドィンバータ２１１が設けられる。上記１ビットシフ
トレジスタ１１，のとなりに設けられた第２ビット目の
１ビットシフトレジスタ１１２にはデータ選択ゲート１
２２が設けられ、そのアンド回路１３２，１４２の出力
はクロックドノア回路１５２の入力となっている。この
ノア回路１５２の出力端はインバータ１９２を介してク
ロツクドインバータ１６２の入力端に接続され、その出
力端はインバーター７２を介して出力端１８２に接続さ
れる。インバーター９２，１７２ にはそれぞれ逆並列
にデータ保持用クロツクドィンバータ２０２，２１２が
設けられている。１ビットシフトレジス夕１１２以降に
はこれと対応する構成の１ビットシフトレジスタが第１
５ビット目まで並設され、この第１５ビット目のシフト
レジスター１，５の隣りには第１ビット目のレジスタ１
１，と対応する構成の１ビットシフトレジスタ１ １．
６が並設される。
トシフトレジスタで、このレジスタ１１・には、データ
入力側にアンド回路１３，，１４，の出力を入力とする
クロツクドノア回路１５，が設けられ、このノア回路１
５，の出力端はクロックドィンバータ１６・の入力端に
接続され、その出力端はインバータ１７，を介して出力
端１８，に接続されている。クロックドノア回路１５，
の出力端にはインバータ１９・、クロツクドィンバー夕
２０，を介したデータ保持用帰還ループが設けられ、イ
ンバーター７，にはこれと逆並列にデータ保持用クロッ
クドィンバータ２１１が設けられる。上記１ビットシフ
トレジスタ１１，のとなりに設けられた第２ビット目の
１ビットシフトレジスタ１１２にはデータ選択ゲート１
２２が設けられ、そのアンド回路１３２，１４２の出力
はクロックドノア回路１５２の入力となっている。この
ノア回路１５２の出力端はインバータ１９２を介してク
ロツクドインバータ１６２の入力端に接続され、その出
力端はインバーター７２を介して出力端１８２に接続さ
れる。インバーター９２，１７２ にはそれぞれ逆並列
にデータ保持用クロツクドィンバータ２０２，２１２が
設けられている。１ビットシフトレジス夕１１２以降に
はこれと対応する構成の１ビットシフトレジスタが第１
５ビット目まで並設され、この第１５ビット目のシフト
レジスター１，５の隣りには第１ビット目のレジスタ１
１，と対応する構成の１ビットシフトレジスタ１ １．
６が並設される。
なお以上の１ビットシフトレジスタにおける各構成で相
対応する個所には同じ符号を用いかつビットの順番を示
す添字を付しておく。また回路を簡単化して示すため、
論理記号回路を用いたが、その具体的構成として相補型
ＭＯＳ構成による一例を示した。例えば１６，はクロッ
クドィンバータを示し、供給されるクロックパルスＪが
成立した時のみ反転動作を行ない、また１５，はクロッ
クドノアを示し、供給されるクロックパルスマの反転パ
ルス◇が成立した時のみノア回路動作を行なうもので、
いずれも公知のものである。上記１ビットシフトレジス
タ１１１，１１２，…１１Ｍは入力端をアンド回路１３
，，１３２，・・・１３，６の一入力として右方向にカ
スケード接続され、また入力端をアンド回路１４，６，
１ ４，５，・・・１４，として左方向にカスケード接
続される。
対応する個所には同じ符号を用いかつビットの順番を示
す添字を付しておく。また回路を簡単化して示すため、
論理記号回路を用いたが、その具体的構成として相補型
ＭＯＳ構成による一例を示した。例えば１６，はクロッ
クドィンバータを示し、供給されるクロックパルスＪが
成立した時のみ反転動作を行ない、また１５，はクロッ
クドノアを示し、供給されるクロックパルスマの反転パ
ルス◇が成立した時のみノア回路動作を行なうもので、
いずれも公知のものである。上記１ビットシフトレジス
タ１１１，１１２，…１１Ｍは入力端をアンド回路１３
，，１３２，・・・１３，６の一入力として右方向にカ
スケード接続され、また入力端をアンド回路１４，６，
１ ４，５，・・・１４，として左方向にカスケード接
続される。
このカスケード接続に当っては、出力端１８，，１８２
，・・・１８，５，１８，６は右方向、左方向に共通に
用いられる。右シフトデータ供給端子２２はィンバータ
２３を介して１ビットシフトレジスタ１１，のアンド回
路１３，の一入力端に懐銃され、左シフトデータ供給端
子２４はィンバータ２５を介して１ビットシフトレジス
タ１ １１６のアンド回路１４，６の一入力端に接続さ
れる。上記しジスタ１１，，１１，６がレジスター１２
〜１１，５の構成と若干異なるのは、右、左シフトデー
タ入力端にインバータ２３，２６と２７，２５が設けら
れるから、論理極性を合わせるためである。またデータ
シフトの右方向、左方向の切襖信号Ｒ／Ｌ供歌舎端子２
８はインバータ２９，３０を介してアンド回路１３，〜
１３，６の他の入力端に接続され、インバータ２９を介
してアンド回路１４，〜１４，６の他の入力端に接続さ
れる。また１ビットシフトレジスタ１８・，１８，６の
出力端は選択ゲート３１のアンド回路３２，３３の一入
力端に接続され、これらアンド回路３２，３３の他の入
力端はィンバータ２９，３０の出力端に接続される。選
択ゲート３１のノア回路３４の各入力端はアンド回路３
２，３３の出力端に接続され、出力端はインバータ３５
を介して共通出力端子３６に接続される。クロックパル
スＪの供給端子３７はインバータ３８，３９を介して１
ビットシフトレジスタ１１，〜１１，６の図示されたク
ロツクドインバータにクロックぐを供給し、またィンバ
ータ３８，４０，４１を介してクロツクドィンバータ、
クロツクドノア回路に０を供Ｖ給する。１ビットシフト
レジスタ１１，〜１１，６の出力端には、これら出力端
から並列供給されるデータを記憶するための記憶回路４
２，〜４２，。
，・・・１８，５，１８，６は右方向、左方向に共通に
用いられる。右シフトデータ供給端子２２はィンバータ
２３を介して１ビットシフトレジスタ１１，のアンド回
路１３，の一入力端に懐銃され、左シフトデータ供給端
子２４はィンバータ２５を介して１ビットシフトレジス
タ１ １１６のアンド回路１４，６の一入力端に接続さ
れる。上記しジスタ１１，，１１，６がレジスター１２
〜１１，５の構成と若干異なるのは、右、左シフトデー
タ入力端にインバータ２３，２６と２７，２５が設けら
れるから、論理極性を合わせるためである。またデータ
シフトの右方向、左方向の切襖信号Ｒ／Ｌ供歌舎端子２
８はインバータ２９，３０を介してアンド回路１３，〜
１３，６の他の入力端に接続され、インバータ２９を介
してアンド回路１４，〜１４，６の他の入力端に接続さ
れる。また１ビットシフトレジスタ１８・，１８，６の
出力端は選択ゲート３１のアンド回路３２，３３の一入
力端に接続され、これらアンド回路３２，３３の他の入
力端はィンバータ２９，３０の出力端に接続される。選
択ゲート３１のノア回路３４の各入力端はアンド回路３
２，３３の出力端に接続され、出力端はインバータ３５
を介して共通出力端子３６に接続される。クロックパル
スＪの供給端子３７はインバータ３８，３９を介して１
ビットシフトレジスタ１１，〜１１，６の図示されたク
ロツクドインバータにクロックぐを供給し、またィンバ
ータ３８，４０，４１を介してクロツクドィンバータ、
クロツクドノア回路に０を供Ｖ給する。１ビットシフト
レジスタ１１，〜１１，６の出力端には、これら出力端
から並列供給されるデータを記憶するための記憶回路４
２，〜４２，。
が設けられる。記憶回路４２，の構成は、クロックドィ
ンバータ４３，の入力端を出力端１８，に接続し、出力
端をインバー夕４４，を介してクロツクドィンバータ４
５，の入力端に接続し、その出力端をィンバータ４６，
を介して出力端４９，に接続し、ィンバータ４４１，４
６１にクロツクドィンバータ４７，，４８，を逆並列接
続したものである。記憶回路４２２ 〜４２，６の構成
は記憶回路４２，と対応するので、対応する個所には同
一符号を用いかつそれにビットの順番を表わす添字を付
して説明を省略する。タイミングパルスｓｔの供給端子
５０はィンバータ５１，５２を介して記憶回路４２，〜
４２，６の図示されたクロツクドインバータにクロツク
ｓｔを供Ｖ給し、またィンバータ５１，５３，５４を介
してクロックｓｔを供給する。このクロツクＳＬ Ｓｔ
はクロツク０，０よりもパルス幅が１針音‘ま長いもの
である。記憶回路４２，〜４２，６の出力端には、これ
ら出力端から並列供給されるデータを受けるバッファ回
路５５，〜５５，６が設けられる。
ンバータ４３，の入力端を出力端１８，に接続し、出力
端をインバー夕４４，を介してクロツクドィンバータ４
５，の入力端に接続し、その出力端をィンバータ４６，
を介して出力端４９，に接続し、ィンバータ４４１，４
６１にクロツクドィンバータ４７，，４８，を逆並列接
続したものである。記憶回路４２２ 〜４２，６の構成
は記憶回路４２，と対応するので、対応する個所には同
一符号を用いかつそれにビットの順番を表わす添字を付
して説明を省略する。タイミングパルスｓｔの供給端子
５０はィンバータ５１，５２を介して記憶回路４２，〜
４２，６の図示されたクロツクドインバータにクロツク
ｓｔを供Ｖ給し、またィンバータ５１，５３，５４を介
してクロックｓｔを供給する。このクロツクＳＬ Ｓｔ
はクロツク０，０よりもパルス幅が１針音‘ま長いもの
である。記憶回路４２，〜４２，６の出力端には、これ
ら出力端から並列供給されるデータを受けるバッファ回
路５５，〜５５，６が設けられる。
バッファ回路５５，の構成は、出力端４９，をナンド回
路５６，、ノア回路５７，の一入力端に接続し、電源Ｖ
ｏｏと出力端○，間にＰチャンネル型ＭＯＳトランジス
タ５８，を、電源Ｖｓｓと出力端○，間にＮチャンネル
型ＭＯＳトランジスタ５９，を接続し、ナンド回路５６
，の出力端をトランジスタ５８，のゲートに、ノア回路
５７，の出力端をトランジスタ５９，のゲートに接続し
たものである。出力端０．〜０．６から出力を出すか杏
かを決めるデイスェイブル信号Ｄｉｓの供給端子６０は
、トランジスタ６１を介して電源Ｖｏｏに接続され、ま
たィンバータ６２，６３を介してナンド回路５６，の他
の入力端に接続されると共に、ィンバータ６２，６４，
６５を介してノア回路５７，の他の入力端に接続される
。なおバッファ回路５５２〜５５・６についてはバッフ
ァ回路５５，の構成と対応するので対応する個所には同
一符号を用いかつそれにビットの順番を表わす添字を付
して説明を省略する。上記の如く構成された可逆シフト
レジスタにおいて、データの右シフトを行なう場合には
、データの右、左シフト制御を行なう端子２８から供給
される信号Ｒ／Ｌにより１ビットシフトレジスタのアン
ド回路１３，〜１３，６の一入力を“１”レベルに保ち
、右シフトデータ供ｖ給端子２２から供給されるシリア
ルデータ１＾は、１ビットシフトレジスター１・〜１１
８ で１ビットずつ遅延されながら右シフトされていき
、出力端１８，６から選択ゲート３１のアンド回路３３
の一入力端に供給される。
路５６，、ノア回路５７，の一入力端に接続し、電源Ｖ
ｏｏと出力端○，間にＰチャンネル型ＭＯＳトランジス
タ５８，を、電源Ｖｓｓと出力端○，間にＮチャンネル
型ＭＯＳトランジスタ５９，を接続し、ナンド回路５６
，の出力端をトランジスタ５８，のゲートに、ノア回路
５７，の出力端をトランジスタ５９，のゲートに接続し
たものである。出力端０．〜０．６から出力を出すか杏
かを決めるデイスェイブル信号Ｄｉｓの供給端子６０は
、トランジスタ６１を介して電源Ｖｏｏに接続され、ま
たィンバータ６２，６３を介してナンド回路５６，の他
の入力端に接続されると共に、ィンバータ６２，６４，
６５を介してノア回路５７，の他の入力端に接続される
。なおバッファ回路５５２〜５５・６についてはバッフ
ァ回路５５，の構成と対応するので対応する個所には同
一符号を用いかつそれにビットの順番を表わす添字を付
して説明を省略する。上記の如く構成された可逆シフト
レジスタにおいて、データの右シフトを行なう場合には
、データの右、左シフト制御を行なう端子２８から供給
される信号Ｒ／Ｌにより１ビットシフトレジスタのアン
ド回路１３，〜１３，６の一入力を“１”レベルに保ち
、右シフトデータ供ｖ給端子２２から供給されるシリア
ルデータ１＾は、１ビットシフトレジスター１・〜１１
８ で１ビットずつ遅延されながら右シフトされていき
、出力端１８，６から選択ゲート３１のアンド回路３３
の一入力端に供給される。
この右シフト期間中はアンド回路３１の他の入力端は“
１”レベルを保持するから、シリアルデータ１＾は選択
ゲート３１を介して共通出力機３６に供繋篭される。一
方、データの左シフトを行なう場合には、端子２８から
の信号Ｒ／Ｌでアンド回礎１４，〜１４，６の一入力を
“１”レベルに保ち、左シフトデータ供繋合端子２４か
ら供総合されるシリアルデータ１８は、１ビットシフト
レジス夕１１，８〜１１，でこの順序で１ビットずつ遅
延されながら左シフトされていき、出力端１８，から選
択ゲート３１のアンド回路３２の一入力端に供甥台され
る。この左シフト期間中はァンド回路３２の他の入力端
は“１”レベルを保持するから、シリアルデータＩＢは
選択ゲート３１を介して共通出力端３６に供給される。
１ビットシフトレジスタ１１・〜１１，６から或るタイ
ミングで、その期間に保持されているデータを得たい場
合には、端子５０からのタイミングパルスでクロツクド
インバータ４３・〜４３，６を開き、記憶回路４２，〜
４２・６にパラレルアウトする。
１”レベルを保持するから、シリアルデータ１＾は選択
ゲート３１を介して共通出力機３６に供繋篭される。一
方、データの左シフトを行なう場合には、端子２８から
の信号Ｒ／Ｌでアンド回礎１４，〜１４，６の一入力を
“１”レベルに保ち、左シフトデータ供繋合端子２４か
ら供総合されるシリアルデータ１８は、１ビットシフト
レジス夕１１，８〜１１，でこの順序で１ビットずつ遅
延されながら左シフトされていき、出力端１８，から選
択ゲート３１のアンド回路３２の一入力端に供甥台され
る。この左シフト期間中はァンド回路３２の他の入力端
は“１”レベルを保持するから、シリアルデータＩＢは
選択ゲート３１を介して共通出力端３６に供給される。
１ビットシフトレジスタ１１・〜１１，６から或るタイ
ミングで、その期間に保持されているデータを得たい場
合には、端子５０からのタイミングパルスでクロツクド
インバータ４３・〜４３，６を開き、記憶回路４２，〜
４２・６にパラレルアウトする。
これら記憶回路４２，〜４２，６から出力端○，〜０，
６にデータが取出されるか否かは、端子６０からの信号
Ｄｉｓの論理レベルで決まる。即ち端子６０から供技精
されるナンド回路５６，〜５６，６の入力レベルが“０
”、ノア回路５７，〜５７，６の入力レベルが“１”の
時、これら各ナンド、ノア回路の出力レベルが“１”，
“０”に決まってしまうから、トランジスタ５８，〜５
８，６，５９・〜５９，６はオフ状態となり、記憶回路
４２．〜４２，Ｂのデータは出力端０．〜０，８に出力
されない。また上記ナンド回路５６，〜５６．６の入力
レベルが“１”、ノア回路５７，〜５７．６の入力レベ
ルが“０”の時には、バッファ回路５５．〜５５，６は
通常のＣＭＯＳィンバータと同じような働きを行なうか
ら、記憶回路４２，〜４２，６のデータは出力端０，〜
○，６に取出される。第２図の如く構成された回路にあ
っては、端子２２，２４，３６の３個で右、左シフトデ
ータを扱うことができる。また第２図の回路全体をＩＣ
化した場合、外部導出端子の数は、上記の端子３個と、
各ビット状態の出力端○，〜○，６の１６個と、端子２
８，３７，５０の３個と、電源Ｖ。。，Ｖｓｓ用端子の
２個とで、計２４個となる。ということは、２４ピンの
ＩＣで第２図の回路を形成でき、外形の関係でとびとび
のピン数しか用いられないＩＣにあって、２４ピンより
もかなり多数のピン数を有したＩＣ化を行なう必要がな
くＩＣの小形化が可能となる。なおディスェーブル端子
６０については、必ずしも必要な機能でなく、該端子を
介して得た信号ＤｉＳはＩＣ内部で得られるようにでき
るので、外部導出ピン化する必要はない。また第２図の
ＩＣ特にパラレルアウトシフトレジスタを多数カスケー
ド接続して用いる場合、各ＩＣでピン数が減るので、Ｉ
Ｃ化に際して上記効果は更に著しいものとなる。またピ
ン数が減ることは、ＩＣを機器に組込む際の構成の簡単
化、配線数の減少化にも役立つものである。第３図は第
２図のＩＣを１ブロックとして、このブロックを４個カ
スケード接続して用いる場合の例で、７１，，７１２，
７１３，７１４がそれぞれ第２図の回路に対応する。
６にデータが取出されるか否かは、端子６０からの信号
Ｄｉｓの論理レベルで決まる。即ち端子６０から供技精
されるナンド回路５６，〜５６，６の入力レベルが“０
”、ノア回路５７，〜５７，６の入力レベルが“１”の
時、これら各ナンド、ノア回路の出力レベルが“１”，
“０”に決まってしまうから、トランジスタ５８，〜５
８，６，５９・〜５９，６はオフ状態となり、記憶回路
４２．〜４２，Ｂのデータは出力端０．〜０，８に出力
されない。また上記ナンド回路５６，〜５６．６の入力
レベルが“１”、ノア回路５７，〜５７．６の入力レベ
ルが“０”の時には、バッファ回路５５．〜５５，６は
通常のＣＭＯＳィンバータと同じような働きを行なうか
ら、記憶回路４２，〜４２，６のデータは出力端０，〜
○，６に取出される。第２図の如く構成された回路にあ
っては、端子２２，２４，３６の３個で右、左シフトデ
ータを扱うことができる。また第２図の回路全体をＩＣ
化した場合、外部導出端子の数は、上記の端子３個と、
各ビット状態の出力端○，〜○，６の１６個と、端子２
８，３７，５０の３個と、電源Ｖ。。，Ｖｓｓ用端子の
２個とで、計２４個となる。ということは、２４ピンの
ＩＣで第２図の回路を形成でき、外形の関係でとびとび
のピン数しか用いられないＩＣにあって、２４ピンより
もかなり多数のピン数を有したＩＣ化を行なう必要がな
くＩＣの小形化が可能となる。なおディスェーブル端子
６０については、必ずしも必要な機能でなく、該端子を
介して得た信号ＤｉＳはＩＣ内部で得られるようにでき
るので、外部導出ピン化する必要はない。また第２図の
ＩＣ特にパラレルアウトシフトレジスタを多数カスケー
ド接続して用いる場合、各ＩＣでピン数が減るので、Ｉ
Ｃ化に際して上記効果は更に著しいものとなる。またピ
ン数が減ることは、ＩＣを機器に組込む際の構成の簡単
化、配線数の減少化にも役立つものである。第３図は第
２図のＩＣを１ブロックとして、このブロックを４個カ
スケード接続して用いる場合の例で、７１，，７１２，
７１３，７１４がそれぞれ第２図の回路に対応する。
ここでは第２図の回路が１６ビット出力であるから、１
６×４＝私ビット出力となっている。回路７１，〜７１
４のカスケード接続方法は、第２図の共通出力端子３６
に対応する各出力Ｄ。ｕｔが右方向、左方向の共通デー
タ出力様となっている。また、例えばブロック７１４に
おいてその右、左共通出力Ｄ。ｕｔからの右シフトデー
タはブロック７１３ にも供給されるが、右シフト時に
は該ブロック７１３の入力端で右シフトデータの入力は
阻止されるので問題はない。またブロック７１４の共通
出力Ｄ側からの右シフトデータを図示矢印方向に取出す
場合、そのデータ取出し端Ｄを左シフトデータが通過し
ては困る時には、データ取出し総○の部分に右シフトデ
ータのみを通す選択ゲートを設けるとよい。このことは
データの左シフトに関しても同様に云える。その他第３
図において第２図と対応するものには、同一符号を付し
て説明を省略する。なお本発明は上記実施例に限られる
ことなく、例えば第２図におけるデータのパラレルアウ
ト数（０．〜０，６の１６ビット）を変更して例えば第
４図の如く○，〜０３２の３２ビットとしたり、また第
３図におけるＩＣブロックの段数を変更して例えば第５
図の如く２段とする等の変形が可能である。また本発明
で用いた“右シフト”、“左シフト”の記載は、便宜上
の表現であって、これは“一方向へのシフト”、１１他
方向へのシフト”を意味するものである。以上説明した
如く本発明によれば、データの右シフト、左シフトを行
なう回路を１個の共通出力端子を用いるだけでカスケー
ド接続が行なえる構成としたので、ＩＣ化に適した可逆
シフトレジスタが提供できるものである。
６×４＝私ビット出力となっている。回路７１，〜７１
４のカスケード接続方法は、第２図の共通出力端子３６
に対応する各出力Ｄ。ｕｔが右方向、左方向の共通デー
タ出力様となっている。また、例えばブロック７１４に
おいてその右、左共通出力Ｄ。ｕｔからの右シフトデー
タはブロック７１３ にも供給されるが、右シフト時に
は該ブロック７１３の入力端で右シフトデータの入力は
阻止されるので問題はない。またブロック７１４の共通
出力Ｄ側からの右シフトデータを図示矢印方向に取出す
場合、そのデータ取出し端Ｄを左シフトデータが通過し
ては困る時には、データ取出し総○の部分に右シフトデ
ータのみを通す選択ゲートを設けるとよい。このことは
データの左シフトに関しても同様に云える。その他第３
図において第２図と対応するものには、同一符号を付し
て説明を省略する。なお本発明は上記実施例に限られる
ことなく、例えば第２図におけるデータのパラレルアウ
ト数（０．〜０，６の１６ビット）を変更して例えば第
４図の如く○，〜０３２の３２ビットとしたり、また第
３図におけるＩＣブロックの段数を変更して例えば第５
図の如く２段とする等の変形が可能である。また本発明
で用いた“右シフト”、“左シフト”の記載は、便宜上
の表現であって、これは“一方向へのシフト”、１１他
方向へのシフト”を意味するものである。以上説明した
如く本発明によれば、データの右シフト、左シフトを行
なう回路を１個の共通出力端子を用いるだけでカスケー
ド接続が行なえる構成としたので、ＩＣ化に適した可逆
シフトレジスタが提供できるものである。
図面の簡単な説明第１図は従来の可逆シフトレジスタを
示す回路図、第２図は本発明の一実施例の回路図、第３
図は同回路を多数カスケード接続したブロック図、第４
図、第５図は本発明の他の実施例の回路図、フロツク図
である。
示す回路図、第２図は本発明の一実施例の回路図、第３
図は同回路を多数カスケード接続したブロック図、第４
図、第５図は本発明の他の実施例の回路図、フロツク図
である。
１ １，〜１ １，６・”１ビツトシフトレジスタ、１
２，〜１２，６，３１…選択ゲート、７１・〜７１４…
フロツク。
２，〜１２，６，３１…選択ゲート、７１・〜７１４…
フロツク。
第１図
図
の
船
図
Ｎ
舷
図
寸
船
第５図
Claims (1)
- 【特許請求の範囲】 １ 右シフトデータと左シフトデータの通過選択用ゲー
トをそなえた複数個の１ビツトシフトレジスタと、これ
ら１ビツトシフトレジスタの出力端を右方向、左方向共
通としてそれぞれ右方向、左方向のシフトレジスタにカ
スケード接続する手段と、この手段でカスケード接続さ
れた前記各１ビツトシフトレジスタを通過する右シフト
データ或いは左シフトデータを右シフトデータ及び左シ
フトデータ共通の出力端に供給する選択ゲートとを具備
したことを特徴とする可逆シフトレジスタ。 ２ 右シフトデータと左シフトデータの通過選択用ゲー
トをそなえた複数個の１ビツトシフトレジスタと、これ
ら１ビツトシフトレジスタの出力端を右方向、左方向共
通としてそれぞれ右方向、左方向のシフトレジスタにカ
スケード接続する手段と、この手段でカスケード接続さ
れた前記各１ビツトシフトレジスタを通過する右シフト
データ或いは左シフトデータを右シフトデータ及び左シ
フトデータ共通の出力端に供給する選択ゲートとを具備
してなるものを集積回路化し、それを１ブロツクとして
、該ブロツクを複数設け、これらブロツクを、前記共通
出力端を右方向、左方向共通として右方向、左方向にそ
れぞれカスケード接続したことを特徴とする可逆シフト
レジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52052906A JPS6025839B2 (ja) | 1977-05-09 | 1977-05-09 | 可逆シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52052906A JPS6025839B2 (ja) | 1977-05-09 | 1977-05-09 | 可逆シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53138245A JPS53138245A (en) | 1978-12-02 |
| JPS6025839B2 true JPS6025839B2 (ja) | 1985-06-20 |
Family
ID=12927872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52052906A Expired JPS6025839B2 (ja) | 1977-05-09 | 1977-05-09 | 可逆シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025839B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677991A (en) * | 1979-11-28 | 1981-06-26 | Hitachi Ltd | Shift register circuit |
| JPS5875195A (ja) * | 1981-10-29 | 1983-05-06 | 株式会社東芝 | 表示装置 |
| JPH02146085A (ja) * | 1989-03-24 | 1990-06-05 | Toshiba Corp | 表示装置 |
-
1977
- 1977-05-09 JP JP52052906A patent/JPS6025839B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53138245A (en) | 1978-12-02 |
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