JPH0612634B2 - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH0612634B2 JPH0612634B2 JP62333085A JP33308587A JPH0612634B2 JP H0612634 B2 JPH0612634 B2 JP H0612634B2 JP 62333085 A JP62333085 A JP 62333085A JP 33308587 A JP33308587 A JP 33308587A JP H0612634 B2 JPH0612634 B2 JP H0612634B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はディジタルシステムにおいて最も広汎に用いら
れている機能部品の一つである直列入力−直列出力型の
シフトレジスタに関する。
れている機能部品の一つである直列入力−直列出力型の
シフトレジスタに関する。
＜従来の技術＞ ディジタル回路の主要構成部の一つである順序回路の中
でもシフトレジスタは、データを一時記憶するという機
能を有することから最も広汎に用いられており、これ自
体でＩＣチップとして市販されていることは勿論のこと
ＬＳＩやメモリ等にも多数組み込まれている。ところで
ディジタル回路の設計は少ない機能部品で同一の動作を
行わせることに主眼が置かれているが、シフトレジスタ
の設計にあっても同様で、最小構成要素たるゲートの点
数が極限まで抑えるべく様々な創意工夫がなされてい
る。
でもシフトレジスタは、データを一時記憶するという機
能を有することから最も広汎に用いられており、これ自
体でＩＣチップとして市販されていることは勿論のこと
ＬＳＩやメモリ等にも多数組み込まれている。ところで
ディジタル回路の設計は少ない機能部品で同一の動作を
行わせることに主眼が置かれているが、シフトレジスタ
の設計にあっても同様で、最小構成要素たるゲートの点
数が極限まで抑えるべく様々な創意工夫がなされてい
る。
第３図は従来のシフトレジスタの電気的構成図である。
ここに掲げるシフトレジスタは、直列入力−直列出力型
の６ビットシフトレジスタであって、カスケード結合し
てあるエッジトリガ型のフリップフロップ70a〜70fの各
クロック端子にはシフトクロック信号62が、一方フリッ
プフロップ70aの入力端子にはシリアル入力データ信号6
1が夫々導入されている。つまりシフトクロック信号62
が立ち上がるタイミングでフリップフロップ70a〜70fは
全てラッチ状態となり、これでフリップフロップ70a〜7
0fに記憶されていたシリアル入力データが右方向にシフ
トされ、シリアル入力データに対して６シフトクロック
分だけ遅延せしめたシリアル出力データがシリアル出力
データ信号41として送り出されるような構成となってい
る。
ここに掲げるシフトレジスタは、直列入力−直列出力型
の６ビットシフトレジスタであって、カスケード結合し
てあるエッジトリガ型のフリップフロップ70a〜70fの各
クロック端子にはシフトクロック信号62が、一方フリッ
プフロップ70aの入力端子にはシリアル入力データ信号6
1が夫々導入されている。つまりシフトクロック信号62
が立ち上がるタイミングでフリップフロップ70a〜70fは
全てラッチ状態となり、これでフリップフロップ70a〜7
0fに記憶されていたシリアル入力データが右方向にシフ
トされ、シリアル入力データに対して６シフトクロック
分だけ遅延せしめたシリアル出力データがシリアル出力
データ信号41として送り出されるような構成となってい
る。
＜発明が解決しようとする問題点＞ しかしながら、上記従来例による場合には、フリップフ
ロップ70の個数がレジスタ長の長さに見合って必要とな
ることから、全体としてゲートの点数を少なく設計する
上で限界となっている。つまりｎビットのシフトレジス
タにあってはｎ個のフリップフロップ70が必要で、フリ
ップフロップ70の内部に少なくとも２個備えられている
ラッチの個数に換算すれば２ｎ個必要となる。しかも６
ビット以上のシフトレジスタでは、フリップフロップ70
の個数が増加した分だけ、シフトクロック信号62に対す
る負荷が重くなり、タイミングに関連した誤動作を生じ
させないためにも、シフトクロック信号62を強化する電
流バッファ等の余分な機能部品も必要となる。
ロップ70の個数がレジスタ長の長さに見合って必要とな
ることから、全体としてゲートの点数を少なく設計する
上で限界となっている。つまりｎビットのシフトレジス
タにあってはｎ個のフリップフロップ70が必要で、フリ
ップフロップ70の内部に少なくとも２個備えられている
ラッチの個数に換算すれば２ｎ個必要となる。しかも６
ビット以上のシフトレジスタでは、フリップフロップ70
の個数が増加した分だけ、シフトクロック信号62に対す
る負荷が重くなり、タイミングに関連した誤動作を生じ
させないためにも、シフトクロック信号62を強化する電
流バッファ等の余分な機能部品も必要となる。
本発明は上記事情に鑑みて創案されたものであって、ラ
ッチの個数を低減せしめて、全体としてゲートの点数を
抑止できることになるシフトレジスタを提供することを
目的とする。
ッチの個数を低減せしめて、全体としてゲートの点数を
抑止できることになるシフトレジスタを提供することを
目的とする。
＜問題点を解決するための手段＞ 本発明にかかるシフトレジスタは、（ｑ＋１）個のラッ
チを一組とする並列レジスタをｐ段カスケード結合して
ある回路であって、１段目の並列レジスタの各入力端子
には前記シリアル入力データを導入してあり、一方ｍ
（ｍ≦ｐ）段目の並列レジスタの各入力端子には（ｍ−
１）段目の並列レジスタが与えるパラレルラッチデータ
を夫々導入してあるレジスタ回路と、シフトクロックを
計数する（ｑ＋１）進のカウンタ回路と、このカウンタ
回路の計数結果をデコードするとともに、得られたデコ
ードデータを１段目の並列レジスタにラッチ信号として
与える一方、デコードデータのデータ順序を（ｍ−１）
だけデータ切り替わり方向にずらして得られたシフトデ
コードデータを前記ｍ段目の並列レジスタにラッチ信号
として夫々与えるデコーダ回路と、ｐ段の並列レジスタ
が与えるパラレルラッチデータをデータ選択するととも
に、これをシリアル出力データとして出力する回路であ
って、デコードデータのデータ順序をｍだけデータ切り
替わり方向にずらして得られたシフトデコードデータを
データ選択信号として導入してあるマルチプレクサ回路
とを具備している。
チを一組とする並列レジスタをｐ段カスケード結合して
ある回路であって、１段目の並列レジスタの各入力端子
には前記シリアル入力データを導入してあり、一方ｍ
（ｍ≦ｐ）段目の並列レジスタの各入力端子には（ｍ−
１）段目の並列レジスタが与えるパラレルラッチデータ
を夫々導入してあるレジスタ回路と、シフトクロックを
計数する（ｑ＋１）進のカウンタ回路と、このカウンタ
回路の計数結果をデコードするとともに、得られたデコ
ードデータを１段目の並列レジスタにラッチ信号として
与える一方、デコードデータのデータ順序を（ｍ−１）
だけデータ切り替わり方向にずらして得られたシフトデ
コードデータを前記ｍ段目の並列レジスタにラッチ信号
として夫々与えるデコーダ回路と、ｐ段の並列レジスタ
が与えるパラレルラッチデータをデータ選択するととも
に、これをシリアル出力データとして出力する回路であ
って、デコードデータのデータ順序をｍだけデータ切り
替わり方向にずらして得られたシフトデコードデータを
データ選択信号として導入してあるマルチプレクサ回路
とを具備している。
＜作用＞ カウント回路の計数結果がカウントアップする度に、シ
リアル入力データが１段目の並列レジスタに順次取り込
まれ、と同時にこれにラッチされていたラッチデータが
２段目の並列レジスタに順次転送されることになる。同
様にして（ｍ−１）段目の並列レジスタにラッチされて
いたラッチデータがｍ段目の並列レジスタにビット転送
されることになる。しかもｍ段目の並列レジスタにラッ
チされていたラッチデータがマルチプレクサ回路により
データ選択されて、これがシリアル出力データとして取
り出されることになる。
リアル入力データが１段目の並列レジスタに順次取り込
まれ、と同時にこれにラッチされていたラッチデータが
２段目の並列レジスタに順次転送されることになる。同
様にして（ｍ−１）段目の並列レジスタにラッチされて
いたラッチデータがｍ段目の並列レジスタにビット転送
されることになる。しかもｍ段目の並列レジスタにラッ
チされていたラッチデータがマルチプレクサ回路により
データ選択されて、これがシリアル出力データとして取
り出されることになる。
＜実施例＞ 以下、本発明にかかるシフトレジスタの実施例を図面を
参照して説明する。第１図はシフトレジスタの電気的構
成図、第２図はシフトレジスタの動作説明を行うための
主要信号のタイミングチャートである。
参照して説明する。第１図はシフトレジスタの電気的構
成図、第２図はシフトレジスタの動作説明を行うための
主要信号のタイミングチャートである。
ここに掲げるシフトレジスタは、直列入力−直列出力型
の６ビットシフトレジスタであって、シリアル入力デー
タ信号61として導入されたシリアル入力データを６シフ
トクロック分だけ遅延せしめ、この遅延せしめたシリア
ル出力データをシリアル出力データ信号41として出力す
るような構成となっている。なお、シフトクロックはシ
フトクロック信号62を介して導入されている。
の６ビットシフトレジスタであって、シリアル入力デー
タ信号61として導入されたシリアル入力データを６シフ
トクロック分だけ遅延せしめ、この遅延せしめたシリア
ル出力データをシリアル出力データ信号41として出力す
るような構成となっている。なお、シフトクロックはシ
フトクロック信号62を介して導入されている。
更に詳しく説明すると、シリアル入力データ信号61が接
続されているレジスタ回路30は、合計８個の双安定型の
ラッチ31を有しており、ラッチ31a〜31dからなる並列レ
ジスタ31（１段目の並列レジスタに相当する）の出力段
にラッチ32a〜32dからなる並列レジスタ32（２段目の並
列レジスタに相当する）をカスケード結合してある構成
となっている。つまり各入力端子にシリアル入力データ
信号61が接続されているラッチ31a〜31dのゲート端子に
は、後述するゲート信号51a〜51dが夫々接続されてお
り、ラッチ31a〜31dの出力端子には、信号311a〜311dを
介してラッチ32a〜32dの入力端子が夫々接続されてい
る。即ち並列レジスタ31が与えるパラレルラッチデータ
は、信号311a〜311dとして並列レジスタ32に導かれるこ
とになる。またラッチ32a〜32dのゲート端子にはラッチ
31a〜31dの場合とは順番を入れ換えたゲート信号51d、5
1a〜51cが夫々接続されており、一方ラッチ32a〜32dの
出力端子には信号321a〜321dを介してマルチプレクサ回
路40の入力端子が夫々接続されている。
続されているレジスタ回路30は、合計８個の双安定型の
ラッチ31を有しており、ラッチ31a〜31dからなる並列レ
ジスタ31（１段目の並列レジスタに相当する）の出力段
にラッチ32a〜32dからなる並列レジスタ32（２段目の並
列レジスタに相当する）をカスケード結合してある構成
となっている。つまり各入力端子にシリアル入力データ
信号61が接続されているラッチ31a〜31dのゲート端子に
は、後述するゲート信号51a〜51dが夫々接続されてお
り、ラッチ31a〜31dの出力端子には、信号311a〜311dを
介してラッチ32a〜32dの入力端子が夫々接続されてい
る。即ち並列レジスタ31が与えるパラレルラッチデータ
は、信号311a〜311dとして並列レジスタ32に導かれるこ
とになる。またラッチ32a〜32dのゲート端子にはラッチ
31a〜31dの場合とは順番を入れ換えたゲート信号51d、5
1a〜51cが夫々接続されており、一方ラッチ32a〜32dの
出力端子には信号321a〜321dを介してマルチプレクサ回
路40の入力端子が夫々接続されている。
この並列レジスタ32が与えるパラレルラッチデータが導
入されているマルチプレクサ回路40は、セレクト端子S1
〜S4に夫々導入されたセレクト信号21c、21d、21a、21b
に基づいてラッチ32a〜32dの各ラッチデータの中からデ
ータ選択するとともに、データ選択されたラッチデータ
をシリアル出力データとして出力するような構成となっ
ている。更に詳しく説明すると、セレクト端子S1〜S4に
アクティブ信号（正論理）が順次取り込まれると、信号
321a〜321dが対応して信号選択されるようになってい
る。なお、マルチプレクサ回路40の種類によっては、セ
レクト信号21a〜21dではなく、後述する信号11a、11bを
データ選択信号としても採用しても構わない。
入されているマルチプレクサ回路40は、セレクト端子S1
〜S4に夫々導入されたセレクト信号21c、21d、21a、21b
に基づいてラッチ32a〜32dの各ラッチデータの中からデ
ータ選択するとともに、データ選択されたラッチデータ
をシリアル出力データとして出力するような構成となっ
ている。更に詳しく説明すると、セレクト端子S1〜S4に
アクティブ信号（正論理）が順次取り込まれると、信号
321a〜321dが対応して信号選択されるようになってい
る。なお、マルチプレクサ回路40の種類によっては、セ
レクト信号21a〜21dではなく、後述する信号11a、11bを
データ選択信号としても採用しても構わない。
以下、セレクト信号21a〜21d、ゲート信号51a〜51dを生
成する回路について説明する。
成する回路について説明する。
これらの信号の源となるシフトクロック信号62は、４進
カウンタであるカウンタ回路10とインバータ63の各入力
端子に夫々接続されている。またシフトクロックを４進
で計数するカウンタ回路10の出力端子ＱＡ、ＱＢには、
信号11a、11bを介してデコーダ回路20の入力端子Ａ、Ｂ
が夫々接続されており、カウンタ回路10の計数結果をデ
コードするデコーダ回路20の出力端子ＱＡ、ＱＢ、
ＱＣ、ＱＤには、セレクト信号21a〜21dを介してアンド
ゲート50a〜50dの入力端子の一方が夫々接続されてい
る。更にアンドゲート50a〜50dの入力端子の他方には、
インバータ63にてシフトクロック信号62を反転せしめた
信号631が夫々導入されている。
カウンタであるカウンタ回路10とインバータ63の各入力
端子に夫々接続されている。またシフトクロックを４進
で計数するカウンタ回路10の出力端子ＱＡ、ＱＢには、
信号11a、11bを介してデコーダ回路20の入力端子Ａ、Ｂ
が夫々接続されており、カウンタ回路10の計数結果をデ
コードするデコーダ回路20の出力端子ＱＡ、ＱＢ、
ＱＣ、ＱＤには、セレクト信号21a〜21dを介してアンド
ゲート50a〜50dの入力端子の一方が夫々接続されてい
る。更にアンドゲート50a〜50dの入力端子の他方には、
インバータ63にてシフトクロック信号62を反転せしめた
信号631が夫々導入されている。
ところでカウンタ回路10の計数結果をデコード回路20に
よりデコードせしめたシフトクロック毎のデコードデー
タは、途中アンドゲート50a〜50dにてタイミング出力調
整がなされた後、ゲート信号51a〜51dを介してラッチ31
a〜31dのゲート端子に夫々導入されている。またこのデ
コードデータのデータ順序をデータ切り替わり方向に一
つずらしたシフトデコードデータは、ゲート信号51a〜5
1dの接続方法がラッチ31a〜31dの場合とは順番を入れ換
えてあることから、ゲート信号51a〜51dを介してリッチ
32a〜32dのゲート端子にラッチ信号として夫々導入され
ている。しかもデコードデータのデータ順序をデータ切
り替わり方向に２つずらしたシフトデコードデータは、
同様にセレクト信号21a〜21dを介してマルチプレクサ回
路40にデータ制御信号として夫々導入されている。
よりデコードせしめたシフトクロック毎のデコードデー
タは、途中アンドゲート50a〜50dにてタイミング出力調
整がなされた後、ゲート信号51a〜51dを介してラッチ31
a〜31dのゲート端子に夫々導入されている。またこのデ
コードデータのデータ順序をデータ切り替わり方向に一
つずらしたシフトデコードデータは、ゲート信号51a〜5
1dの接続方法がラッチ31a〜31dの場合とは順番を入れ換
えてあることから、ゲート信号51a〜51dを介してリッチ
32a〜32dのゲート端子にラッチ信号として夫々導入され
ている。しかもデコードデータのデータ順序をデータ切
り替わり方向に２つずらしたシフトデコードデータは、
同様にセレクト信号21a〜21dを介してマルチプレクサ回
路40にデータ制御信号として夫々導入されている。
次の上記のように構成されたシフトレジスタの動作原理
を第２図を参照して説明する。なお、シリアル入力デー
タ信号61とともに表示されている数字はシリアル入力デ
ータの各データ内容（データ０、データ１、データ２・
・・）を便宜的に示したものである。
を第２図を参照して説明する。なお、シリアル入力デー
タ信号61とともに表示されている数字はシリアル入力デ
ータの各データ内容（データ０、データ１、データ２・
・・）を便宜的に示したものである。
デコード回路20にて生成されたセレクト信号21a〜21d
は、シフトクロックがカウンタ回路10に取り込まれる毎
に順次アクティブ（正論理）に切り替わるような信号で
あって、一方ゲート信号51a〜51dは、シフトクロック信
号62がアクティブ（正論理）でない期間だけセレクト信
号21a〜21dをアンドゲート50a〜50dに通過せしめた信号
である。（なお、アンドゲート50a〜50dは、ゲート信号
51a〜51dの各アクティブ期間が重なることに伴いラッチ
の誤動作が生じないように備えられているものであり、
この虞れがない場合には省略することも可能である）。
は、シフトクロックがカウンタ回路10に取り込まれる毎
に順次アクティブ（正論理）に切り替わるような信号で
あって、一方ゲート信号51a〜51dは、シフトクロック信
号62がアクティブ（正論理）でない期間だけセレクト信
号21a〜21dをアンドゲート50a〜50dに通過せしめた信号
である。（なお、アンドゲート50a〜50dは、ゲート信号
51a〜51dの各アクティブ期間が重なることに伴いラッチ
の誤動作が生じないように備えられているものであり、
この虞れがない場合には省略することも可能である）。
そしてゲート信号51aがアクティブとなったタイミング
でシリアル入力データをラッチ31aに取り込み、その後
ゲート信号51b〜51dが順次アクティブとなるタイミング
でその都度変化するシリアル入力データをラッチ31b〜3
1dに順次取り込む。つまり時間T1の時点では並列レジス
タ31にはシリアル入力データの前４ビット分が取り込ま
れていることになる。
でシリアル入力データをラッチ31aに取り込み、その後
ゲート信号51b〜51dが順次アクティブとなるタイミング
でその都度変化するシリアル入力データをラッチ31b〜3
1dに順次取り込む。つまり時間T1の時点では並列レジス
タ31にはシリアル入力データの前４ビット分が取り込ま
れていることになる。
その後シフトクロックが取り込まれれば、再びゲート信
号51aがアクティブとなり、次のシリアル入力データが
ラッチ31aに取り込まれ、以下同様の動きが繰り返され
ることになる。
号51aがアクティブとなり、次のシリアル入力データが
ラッチ31aに取り込まれ、以下同様の動きが繰り返され
ることになる。
一方並列レジスタ32については、ゲート信号51dがアク
ティブとなったタイミングでラッチ31aのラッチデータ
が取り込まれ、そのゲート信号51a〜51dが順次アクティ
ブとなるタミングでラッチ31b〜31dの各ラッチデータが
ラッチ32b〜32dに順次取り込まれることになる。つまり
並列レジスタ31に取り込まれたシリアル入力データの前
４ビット分が時間T2の時点では並列レジスタ32に転送さ
れることになる。この時、並列レジスタ31にはシリアル
入力データの後ろ４ビット分の取り込みが完了している
ことから、これ以降はゲート信号51dがアクティブとな
ったタイミングでラッチ31aのラッチデータを新たに取
り込み、そして以降は同様の動作を繰り返す。しかしな
がら、シリアル入力データの後ろ４ビット分が並列レジ
スタ32に順次取り込まれる前に、ラッチされていたシリ
アル入力データの前４ビット分が、セレクト信号21c、2
1d、21a、21bが順次切り替わってアクティブとなること
で、マルチプレクサ回路41を介して順次シリアル出力デ
ータとして取り出されることになる。以上の過程はシリ
アル入力データの後ろ４ビット分についても同様であ
る。このシリアル出力データは、図示するようにシリア
ル入力データの６シフトクロック分だけ遅延せしたデー
タとなっており、シリアル出力データ信号41として送り
出されることになる。
ティブとなったタイミングでラッチ31aのラッチデータ
が取り込まれ、そのゲート信号51a〜51dが順次アクティ
ブとなるタミングでラッチ31b〜31dの各ラッチデータが
ラッチ32b〜32dに順次取り込まれることになる。つまり
並列レジスタ31に取り込まれたシリアル入力データの前
４ビット分が時間T2の時点では並列レジスタ32に転送さ
れることになる。この時、並列レジスタ31にはシリアル
入力データの後ろ４ビット分の取り込みが完了している
ことから、これ以降はゲート信号51dがアクティブとな
ったタイミングでラッチ31aのラッチデータを新たに取
り込み、そして以降は同様の動作を繰り返す。しかしな
がら、シリアル入力データの後ろ４ビット分が並列レジ
スタ32に順次取り込まれる前に、ラッチされていたシリ
アル入力データの前４ビット分が、セレクト信号21c、2
1d、21a、21bが順次切り替わってアクティブとなること
で、マルチプレクサ回路41を介して順次シリアル出力デ
ータとして取り出されることになる。以上の過程はシリ
アル入力データの後ろ４ビット分についても同様であ
る。このシリアル出力データは、図示するようにシリア
ル入力データの６シフトクロック分だけ遅延せしたデー
タとなっており、シリアル出力データ信号41として送り
出されることになる。
次に本発明にかかるシフトレジスタは上記実施例で説明
した６ビットだけでなく、これ以上（未満も含む）のビ
ットでも適用可能である。
した６ビットだけでなく、これ以上（未満も含む）のビ
ットでも適用可能である。
一般形としてｎ（＝ｐ×ｑ：ｐ、ｑは夫々自然数）ビッ
トのシフトレジスタについて説明すると、レジスタ回路
30にあっては、（ｑ＋１）個のラッチからなる並列レジ
スタをｐ段カスケード結合し、マルチプレクサ回路40に
あっては（ｑ＋１）入力−１出力のものを採用するとと
もに、同様にカウンタ回路10にあっては（ｑ＋１）進の
ものを、デコーダ回路20にあっては、このカウンタ回路
10に応じたものに夫々適宜置き換えればよい。上記実施
例はｎ＝６、ｐ＝２、ｑ＝３の場合であるが、勿論ｎ＝
６、ｐ＝３、ｑ＝２の場合でも構わない。しかし本実施
例による場合には、レジスタ回路30に用いるラッチ31、
32の個数を１個分減らすことができるのでベターであ
る。つまり一般にはｐ＜ｑとした方がラッチの個数を減
らすことができるのでより好都合である。
トのシフトレジスタについて説明すると、レジスタ回路
30にあっては、（ｑ＋１）個のラッチからなる並列レジ
スタをｐ段カスケード結合し、マルチプレクサ回路40に
あっては（ｑ＋１）入力−１出力のものを採用するとと
もに、同様にカウンタ回路10にあっては（ｑ＋１）進の
ものを、デコーダ回路20にあっては、このカウンタ回路
10に応じたものに夫々適宜置き換えればよい。上記実施
例はｎ＝６、ｐ＝２、ｑ＝３の場合であるが、勿論ｎ＝
６、ｐ＝３、ｑ＝２の場合でも構わない。しかし本実施
例による場合には、レジスタ回路30に用いるラッチ31、
32の個数を１個分減らすことができるのでベターであ
る。つまり一般にはｐ＜ｑとした方がラッチの個数を減
らすことができるのでより好都合である。
＜発明の効果＞ 以上、本案シフトレジスタによる場合には、ラッチが２
ｎ（＝２×ｐ×ｑ）個必要であった従来例による場合に
比較して、ｐ×（ｑ＋１）個のラッチで同一の動作を行
うことができ、特にレジスタ長が長い場合には、全体と
してゲートの点数を大幅に低減できることになる。しか
もシフトクロック信号の負荷はレジスタ長には関係がな
い単一のカウンタ回路のみであるので、シフトクロック
信号を強化する電流バッファ等の余分な機能部品も必要
としない。更にシフトクロック信号がシリアル入力デー
タ信号とともに非常に高い場合であっても、内部はこれ
らの信号を分周した形で扱っているので、動作クロック
の高周波化に伴う電源供給電流の増加を抑止することが
でき、それゆえ電源ラインを介して進入するノイズ等を
も低減することができることになる。
ｎ（＝２×ｐ×ｑ）個必要であった従来例による場合に
比較して、ｐ×（ｑ＋１）個のラッチで同一の動作を行
うことができ、特にレジスタ長が長い場合には、全体と
してゲートの点数を大幅に低減できることになる。しか
もシフトクロック信号の負荷はレジスタ長には関係がな
い単一のカウンタ回路のみであるので、シフトクロック
信号を強化する電流バッファ等の余分な機能部品も必要
としない。更にシフトクロック信号がシリアル入力デー
タ信号とともに非常に高い場合であっても、内部はこれ
らの信号を分周した形で扱っているので、動作クロック
の高周波化に伴う電源供給電流の増加を抑止することが
でき、それゆえ電源ラインを介して進入するノイズ等を
も低減することができることになる。
第１図から第２図にかけては本発明にかかるシフトレジ
スタの実施例における説明図であって、第１図はシフト
レジスタの電気的構成図、第２図はシフトレジスタの動
作説明を行うための主要信号のタイミングチャート、第
３図は従来のシフトレジスタの電気的構成図である。 10……カウンタ回路 20……デコーダ回路 30……レジスタ回路 31、32……並列レジスタ 31a〜31d、32a〜32d……ラッチ 40……マルチプレクサ回路 41……シリアル出力データ信号 61……シリアル入力データ信号 62……シフトクロック信号
スタの実施例における説明図であって、第１図はシフト
レジスタの電気的構成図、第２図はシフトレジスタの動
作説明を行うための主要信号のタイミングチャート、第
３図は従来のシフトレジスタの電気的構成図である。 10……カウンタ回路 20……デコーダ回路 30……レジスタ回路 31、32……並列レジスタ 31a〜31d、32a〜32d……ラッチ 40……マルチプレクサ回路 41……シリアル出力データ信号 61……シリアル入力データ信号 62……シフトクロック信号
Claims (1)
- 【請求項１】順次取り込まれるシリアル入力データをシ
フトクロック毎にシフトするｎビット（＝ｐ×ｑ：ｐ、
ｑは夫々自然数）の直列出力型シフトレジスタにおい
て、（ｑ＋１）個のラッチを一組とする並列レジスタを
ｐ段カスケード結合してある回路であって、１段目の並
列レジスタの各入力端子には前記シリアル入力データを
導入してあり、一方ｍ（ｍ≦ｐ：ｍは自然数）段目の並
列レジスタの各入力端子には（ｍ−１）段目の並列レジ
スタが与えるパラレルラッチデータを夫々導入してある
レジスタ回路と、前記シフトクロックを計数する（ｑ＋
１）進のカウンタ回路と、このカウンタ回路の計数結果
をデコードするとともに、得られたデコードデータを前
記１段目の並列レジスタにラッチ信号として与える一
方、前記デコードデータのデータ順序を（ｍ−１）だけ
データ切り替わり方向にずらして得られたシフトデコー
ドデータを前記ｍ段目の並列レジスタにラッチ信号とし
て夫々与えるデコーダ回路と、前記ｐ段の並列レジスタ
が与えるパラレルラッチデータをデータ選択するととも
に、これをシリアル出力データとして出力する回路であ
って、前記デコードデータのデータ順序をｍだけデータ
切り替わり方向にずらして得られたシフトデコードデー
タをデータ選択信号として導入してあるマルチプレクサ
回路とを具備することを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333085A JPH0612634B2 (ja) | 1987-12-29 | 1987-12-29 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333085A JPH0612634B2 (ja) | 1987-12-29 | 1987-12-29 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179297A JPH01179297A (ja) | 1989-07-17 |
| JPH0612634B2 true JPH0612634B2 (ja) | 1994-02-16 |
Family
ID=18262103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333085A Expired - Fee Related JPH0612634B2 (ja) | 1987-12-29 | 1987-12-29 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612634B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6413882B2 (ja) * | 2015-03-27 | 2018-10-31 | 株式会社ニコン | 隊列進行型記憶装置及び計算機システム |
-
1987
- 1987-12-29 JP JP62333085A patent/JPH0612634B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01179297A (ja) | 1989-07-17 |
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