JPS6018927A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は内部にデータラッチ回路が設けられている半
導体集積回路に関し、特に内部のデータを外部に取り出
し、て行なうテストが容易に行なえるようにした改良に
関する。

〔発明の技術的背景〕

半導体集積回路（以下ＩＣと称する）の機能テストは一
般に、入力データを与えこれに対応して出力されるデー
タをみることにより行なわ引る。ところで、最近のＩＣ
では素子の集積度が増し、回路も複雑化しており、機能
テストも次第に困難になってきている。このような問題
に対処するために従来では、ＩＣ内部に設けられている
複数のデータラッチ回路を機能テストに利用している。

すなわち、複数のデータラッチ回路をデータ選択回路を
介して多段縦列接続してシフトレジスフを鴇成し、この
シフトレジスフを介して内部テークを外部に順次取り出
すようにしている。このような−１＝法は一般にスキャ
ンパス法あるいはＬＳ　ＳＤと呼ばわている。

第１図は上記スキャンパス法を採用した従来のＩＣのブ
ロック構成図である。図においてｌＯけＡＮＤゲート、
ＮＡＮＤゲート等のゲーート回路からなる却合せ回路で
ある。この組合せ回路ノθには図示しない複数の入力端
子からの入力データがＯＬ給ζわ、この入力データに応
じて得られる出力テークは図示しない複数の出力端子か
ら外部に取り田される。２θはそねぞれ、上記糾合せ回
路１０の神々の内Ｈ（≦出力テークＤ　ＯＵＴをラッチ
しかつこのラッチデータを組合せ回路１００種々の内部
入力データＤ　ＩＮ　とするデータラッチ回路を含む制
御回路であ冷０上虻各制御回路２０には、内部のテーク
ラッチ回路のラッチ動作を制御するためのクロックパル
スφが並列的に供給されている。さらに上記各制御回路
２０内のデータラッチ回路のラッチデータはスキャンデ
ータＤＳＣＡとして後段の制御回路２０に供給さねてお
り、各スキャンデータＤＳＣＡは糾・合′せ回路ｌＯか
らの出力データＤ　０ＵＴＯ代りに各制御回路２０内の
テークラッチ回路でラッチされる。そして各制御回路２
θ内のデータラッチ回路においてランチ１−べきデータ
の選択は、各制御・回’１ｉ８２０Ｖｃ並列的（て供給
されているスキャン制御信号５ＣＡＫ基づいて行なわれ
る。

第２図は上記各制御回路２０の構成を示すブロック図で
ある。この制御回路２０は、テークラッチ回路２〕と、
このデータラッチ回路２ノのデータ入力端に設けられて
いるデータ選択回路２２とから構成されている。上記テ
ークラッチ回路２１は上記データ選択回路２２からの選
択出力デ゛−夕をクロックパルスφのタイミングでラッ
チし、このラッチデータは前記組合せ回路１０に入力デ
ータＤ　ＩＮ　として、もしくは後段の制御回路２θに
スキャンデータＤＳ　ＣＡとしてそ力２それりＩ紹され
る。上記データ選択回路２２１は、前記組合せ回路１０
からの出力テークＤＯＵＴおよび１〕１１段の制６：１
ｊ回路２θから出力されるスキャン−Ｙ−タＤｓ　ＣＡ
　が供給され１、前記スキャン制飼信号Ｓ　ＣＡの論理
１ノベルに応じて上記２つのデータのいづわか一力を選
択出力する。

第３図および第４図は上記データラッチ回路２１、デー
タ選択回路２２それぞれの具体的構成の一例を示す回路
図である。第３図に示すデータラッチ回路２ノは、そ、
ｈ、ぞれ２イβ・のＮＡＮＤゲートからなる３１尚のフ
リップフロップ２３゜２、ｔ、ｚ５ｆ組合せて構成され
た一般に良く知らねたものであり、クロックパルスφの
立上りに同坦１して入力データをラッチし、このラッチ
データを出力゛ｔろ。そしてクロックパルスφが一度立
下つ７を後は、パルスφが再び立上る１で以前のラッチ
データを保持する。

第４図に示すデータ選択回路２２は２個のＡＮＤゲート
２６．２７とインバータ２８およびＯＲゲート２９とか
ら構成されている０このデータ選択回路２２において、
スキャン制御信号ＳＣＡが１０“１ノベルに設定される
場合には、上記一方のＡＮＤゲート２Ｇに供給される前
記組合せ回路１０からの出力データＤＯＵＴ　がこのＡ
ＮＤゲート２６とＯＲゲート２９を直列に介して出力は
れる。またスキャン制御信号ＳＣＡがゝゝ１“１ノベル
に設定される場合には、上記伯方のＡＮＤゲート２７　
ＩＣ供給される前記スキャンデータＤ　ＳＣＡがこのＡ
ＮＤゲートおよびＯＲゲート２９を直列に介して出力さ
力る。

このような構成でなる従来のＩＣでは、スキャン制御信
号ＳＣＡが９０“レベルに設定されることにより、各’
ｄｒｌＪ御Ｌ１路２０内のデータ選択回路２２では組合
せ回路１０からの出力データＤ　ＯＵＴが選択出力され
る。この堵、＠、組合せ回路１０の種々の内部出力デー
タＤｏｕＴが各データラッチ回路２ノでクロックパルス
φに同期してラッチケ力、さらにこれらのラッチデータ
は種々の内部入力テークＤ　ＩＮとして組鉗回路ｌＯに
入力きれる。したがって、このときにこのＩＣは通常動
作を行なう。

一力、機能テストを行なう場合には、適当な回数のクロ
ックパルスφが各制御回＠２０に供給された後にスキャ
ン制御信刈ＳＣＡがゝゞ］“１ノヘルＶｃ設定される。

信号ＳＣＡがゝゝ１　／／　＋、ベベル設定さす１．る
ことにより、各制御回路２０内のデータ選択回路２２で
にスキャンテークＤＳ　ＣＡかが択出力される。この場
合、各テークラッチ回路２ノには名データ選択回路２２
を介して前段からのスキャンテークＤＳＣＡが供給され
、各データラッチ回路２１（ｔｉシフト１／ジスタとし
て作用する。すなわち、クロックパルスφが供給ζわる
ことにより、データラッチ回路２１内のラッチデータは
後段に向って順次転送される。

そしてこれらのデータは１つの外部端子から取り出さ名
５る。このようにすハば、このＩＣの機能テストのとき
に組合ぜ回路１０からの出力データのみではなく、デー
タラッチ回路２１ＶＣラツチさ冶ている組合せ回路内部
のデータも調べることができるので、テスト効率を飛躍
的に高めることができる。

〔背景技術の問題点〕

ところで上記従来のＩＣにおいて、ある特定のデータラ
ッチ回路２１内のラッチデータのみを〜ωべる場合には
、その特定のデータラッチ回路２ノから外部端子までの
間にあるすべてのデータラッチ回路２１ｉｒｓらラッチ
データを読み出す必要がある。一般にデータ選択回路２
２を介して接続さねているテークラッチ回路２１がＮ個
設けられている場合、判定のチータラツナ回路２ノのラ
ッチデータを外部（て取り出すには平均してＮ／２回デ
ータを読み出さなければならない。そしてこの回数はＮ
の数が多くなる程増加し、たとえばＮが１００のときに
は５０回、１０００のときには５００回も必要となる。

このためにチータラツナ回路２１のｑｔ　Ｎが多いと特
定のラッチデータの読み出し時間が長くなり、テストに
要する時間も長くなってし貰うという欠点がある。

〔発明の目的〕

この発り」は上記のような事情を考臆してなされたもの
であり、その目的（ＣＬＸＷｉ）のチータラツナ回路を
備え１．ｔ々能テストの際にある特定のデータラッチ回
路のラッチデータを外部にηりり出す際には短詩ＩＪｌ
ｊで」収り出すことがで性、もってデス）４こ要する時
間の短縮化が実現できる半導体集積１ｑ路を提供するこ
とにある。

〔発明の概要〕

この発明による半導体年払回路（１、複数のゲート回路
からなる糾合せ回路と池数のデータラッチ回路とを備え
、機能テスト時に（仕上記データラッチ回路をデータ選
択回路を介して多段列拷続り、てシフト１ノジスタを鵠
成し、このシフトレジスタを動作でせて各データラッチ
回路のラッチデータを外部ＶＣＭＳＩり出すようにして
いる。

しかもこの発明による半導体集積回路では、上記複数の
デークラッチ回路を第１と第２のデータラッチ回路とに
別１寸、これら第１．第２のデータラッチ回路のすべて
のデータ入力端にはスキャン制御信号に基づいて組合せ
回路からの出力データもしくは前段の第１．第２のデー
タラッチ回路のラッチデータを選択する妃１の選択回路
を設け、上記名第２のデータラッチ回路の入力端に設け
られた上記第１の選択回路のざらにそのデータ入力端に
は飛び越しスキャン制御信号に基づいて前段の第１のテ
ークラッチ回路および前段の第２のデータラッチ回路そ
れぞれのラッチデータのいずれか一力を選択する第２の
選択回路を設（ハ）、上記第１のデークラッチ回路（Ｄ
ウチｌｆ１定のもののラッチデータを外部に取り出す場
合にはこのラッチデータを１つの澤１２のチータラツナ
回路に到達する１でいくつかの第１のデータラッチ回路
を介して順次転送し、第２のデータラッチ回路に到達し
た後はこのラッチデータを第２のデータラッチ回路のみ
を介し第１のデータラッチ回路は飛び牌して順次転送さ
ぜるようにしている０ 〔発明の実施ｆｌｊ　） 以下図面を参照してこの発明の一実施例を説明する。記
５図はこの発明に係る半導体集積回路（Ｉ　Ｃ）の一実
施例のブロック構成図である。図において１００はＡＮ
ＤゲートおよびＮＡＮＤゲート等のゲート回路を組合せ
て構成される組合せ回路である。この組合せ回路１００
には図示しない複数の入力端子からの入力データが供給
され、この入力データに応じてこの組合せ回路１００か
ら出力されるデータは図示しない複Ｖの出力端子を介し
て外部に出力される。また２００１〜２００６および３
００．へ３００゜はそｈ、ぞれ、上記組合せ回に１００
の種々の内部出力データＤ　ＯＵＴをラッチし、かつこ
のラッチデータを上記組合せ回路１００の種々の内部入
力データＩ）ｒＮとするデータラッチ回路を含む制御回
路であり、各制御回路３００は制御回路２００の２個尚
き毎に１個ずつ設けられている０上記一方の各制御回路
２００は前記第２図に示す従来の制御回路２０と同様に
データラッチ回路２１とデータ選択回路２２とからそれ
ぞわ構成さり、さらにこのデータラッチ回路；２・１と
データ選択回路２２け前記第３図あるいは第４図と同様
に構成されている。なお、上記各制御回路２０θ内のデ
ータラッチ回路２ノには前記クロックパルスφの代りに
φ１が並列的に供給されている。さらに上記名制御回路
２００内のデータラッチ回路２１のラッチデータは、ス
キャンデータＤＳＣＡとして後段の制御回路２００ある
いは３００にも供給される０上記他方の各制御回路：ｔ
ｏｏＫは、内部に設けられているデータラッチ回路のラ
ッチ動作を制御するためのクロックパルスφ１１φ２が
並列的に供給されている。また上記各制御回路３００に
は前段の制御回路２００のラッチデータがスキャンデー
タＤＳＣＡとして、前段の制御回路ＳＯＯのラッチデー
タが飛び越しスキャンデータＤ　５ＣＡＩ　としてそれ
ぞれ供給されている。そして各制御回路、Ｖ　ｏ　ｏ内
のデータラッチ回路のラッチデータ瞥 はスキャンデータＤＳＣＡとして後段の制御回線２００
に、飛び越しスキャンデータＤＳ　ＣＡ　Ｉとして後段
の制御回路３００にそれぞれ供給されている。また各制
御回路３００内のデータラッチ回路においてラッチすべ
きデータの選択は、各制御回路３ＯＯに並列的に供給さ
れているスキャン制御信−＠ＳＣＡおよび飛び越しスキ
ャン制御信号５ＣＡＩそれそわに基づいて行なわれる。

第６図は上記各制御回路３００の構成を示すブロック図
である。この制御回路３ＯＯは前記第３図と同様に構成
さねたデークラッチ回路３０ノと、このデータラッチ回
路３０１のデータ入力端に設けらｆＩ−ているデータ選
択回路３０２と、このデータ選択回路３０２の１つのデ
ータ入力端にζらに設けられているデータ選択回路３０
．９およびデータラッチ回路３０１のクロックパルス入
力端に設けられているＯＲゲート３０４とから構成され
ている。そして上記２つのデータ選択回＠、、ｑ　０２
．３ｏ　３けそれぞれ前記第４図に示すデータ逆折回路
２２と同様に構成されている。ただし一方のデータ選択
回路３０２において、ＡＮＤゲート２７には前記スキャ
ンデータＤＳＣＡの代りに他方のデータ選択回路３０３
内のＯＲゲート２９の出力が供給される。また他方のデ
ータ選択回路３０３では、一方のＡＮＤゲー十には前段
の制御回路２００からのスキャンデータＤＳＣＡが、他
方のＡＮＤゲート２７には前段の制御回路、９００から
の飛び越しスキャンデータＤＳ　ＣＡ　Ｉがそれぞれ供
給され、さらにＡＮＤゲート２６にはインバータ２８を
介して、ＡＮＤゲート２７には直接に、前記スキャン制
御信号ＳＣＡの代りに飛び越しスキャン制御信号５ＣＡ
Ｉがそれぞれ供給される。すなわち、上記−力のデータ
選択回路３０３は飛び越し、スキャン制御信号５ＣＡＩ
の論理レベルに応じて、２つのデータＤＳＣＡ　ｔＤｓ
ｃＡｒ　のいずれか一方を選択出力する。上記他方のデ
ータ選択回路３０２はスキャン制御４６号ＳＣＡの論理
レベルに応じて、前記組合せ回路１００からの出力デー
タＤ　ＯＵＴおよび上記一方のデータ選択回路３０２か
らの選択出力データのいすわが一方を選択出力する。さ
らに上Ｎ１：データラッチ回路３０ノは上記データ選択
回路、９０２からの選択出力データを、ＯＲゲート３０
４を介して供給されるクロックパルスφ１　もしくはφ
、のタイミングでラッチし、このラッチデータは前記組
合せ回路１００に入力データＤＩＮとして、あるいけ後
段の制御回路２００，３００にスキャンデータＤＳＣＡ
−，飛び越しスキャンデータＤＳＣＡＩとしてそれぞれ
供給される。

次に上記のように構成されたＩＣの動作を説明する０ま
ず、通常動作の場合にはスキャン制御信号ＳＣＡがゝゝ
０“レベルに設定される。これにより、各制御回路２θ
Ｏおよび３θＯ内のデータ選択回路　２・２．３０２で
は組合せ回路１００からの出力データＤ　ＯＵＴが選択
出力される。この場合には、組合せ回路１００の種々の
内部出力データＤ　ＯＵＴが各データラッチ回路２１．
３０１でクロックパルスφ１に同期してラッチされ、さ
らにこれらのラッチデータは種々の内部入力データＤＩ
Ｎとして糾合せ回路１００１に入力される。すなわち、
このと外にこのＩＣは通常動作を行なう。

次に、各制御回路２００，３００内のデータラッチ回路
２１，３０１のすべてのラッチデータを外部に取り出す
ような機能テストを行なう場合には、適当な回数のクロ
ックパルスφ、が各制御回路２００，３００に供給され
必要なデータが内部の各データラッチ回路２１．．？０
１にラッチされた後にスキャン制御信号ＳＣＡ力；今度
ハゝＸ１　／／　ｌｚベベル設定きれ、さらに飛び越し
スキャン制御信号５ＣＡＩが″′０″レベＪＬに設定烙
れる０スキャン制御イ８号ＳＣＡがゝゝ１″レベルに設
定されることによって、各制御回路ｚｏｏ内のデータ選
択回路２２では、組合せ回路１００からの出力データＤ
　ＯＵＴの代りに今度は前段からのスキャンデータＤＳ
ＣＡが選択出力される。一方、このとき各制御回路、９
００内の一方のデータ選択回路３０２では、組合せ回路
１００からの出力データＤ　ＯＵＴの代りに今度は他方
のデータ選択回路３０３からの選択出力データが選択出
力される。さらに飛び越し７スキヤン制御化号５ＣＡＩ
が１０“Ｌ／ベベル設定されることによって、各制御回
路３００円の他方のデータ選択回路、９０３では前段か
らのスキャンデータＤＳＣＡが選択出力される。すなわ
ちこの場合、各制御回路２００，３０９内のデータラッ
チ回路２１，３０１はデータ選択回路２２あるいは２個
のデータ選択回路３０　Ｚ　、　３０．９を介し７て多
段縦列接続さｈ１全体としてシフトレジスタが構成これ
る。この状態で各制御回路２００．３００にクロックパ
ルスφ１が順次供給されることにより、これら各制御回
路２００，３００内のデータラッチ回路２１，３０１に
ラッチさり、ているデータは後段に向って順次転送され
る。

そしてこれらのデータは１つの外部端子から取り出され
る。このようにすれば、従来と同様に、このＩＣの機能
テストのときに組合せ回路１００の終端からの出力デー
タのみではなく、各データラッチ回路２１，３０１ＶＣ
ラツチされている組合せ回路内部のデータも調べること
ができる０次に機能テスト時において、特定のデータラ
ッチ回路たとえば制御回路２００２内のデータラッチ回
路２１におけるラッチデータを外部に取り出す必要が生
じた場合その動作を説明する０上記制御回路２００２内
のデータラッチ回路２１におけるラッチデータはすでに
１つの制御回路３００、・に供給されている。そこでこ
の後、スキャン制御信号ＳＣＡが“１“１ノベルに、飛
び越しスキャン制御信号５ＣＡＩがＶ″Ｏ“レベルにそ
れぞれ設定される。信号ＳＣＡが１１“レベルに、信号
５ＣＡＩが　０“１ノベルにそれぞれ設定されることに
より、各制御回路３００内の一方のデータ選択回路３０
２では他方のデータ選択回路、９０　Ｊからの選択出力
データが選択出力さね、他方のデータ選択回路３０３で
は前段のスキャンデータＤＳＣＡ　が選択出力される０
したがって、この後、各制御回路３００にクロックパル
スφ２が１回供給されることによって、上記特定の制御
回路２００．内のデータラッチ回路２１のラッチデータ
はまず１つの制御回路３００１内のデータラッチ回路３
０ノに転送さり、ここでラッチされる。次にいｔｔで“
０“レベルに設定されている飛び越しスキャン制御信号
５ＣＡＩがゝゝ１“レベルに設定はれる。これにより、
各制ｔｎ回路Ｂｏ　ｏ内のテータ選、択回路３０３では
前段からの勲び越しスキャンデータＤＳ　ＣＡ　Ｉが運
択出力される。この後、各制御回路３００　Ｋクロツス
パルヌφ２が連続して２回供給でれることによって、上
？１つの制御回路；？　００　、内のデータラッチ回路
３０１でのラッチデータは、２つの制御回路３０θ２，
３ｏθ３内の各データラッチ回路３０１　ＶＣ順次転送
される。そして上記制御回路３００３内のデータラッチ
回路３０１にラッチされた前記特定の制御回路２００２
７／Ｊ・らのラッチデータ（ｄｌこの後、１つの外部端
子からポリ出される。

このように、上記特定の制御回路２００．の前段にけ４
１固の制御回路２００３〜２００６と３個の制御回路３
００．〜３００３とからなる合計で７個のｆｉｉｉｌ　
御回路が存在しており、従来ではこれら７（１５Ｉの制
御回路をすべて介してでなければ上記制御回路２００２
内のラッチデータを外部にポリ出すこと（はできない。

ところがこの実施例の場合には３個の制御回路、？　０
０、〜３００３のみを介して、卸Ｊ御回路２００２内の
ラッチデータを外部に取り出すことができる。

このため、上記ラッチデータの取り出し、いいかえれば
データ読み出し時開は従来よりも短かくすることができ
、この結理−、テストに要する時間の短縮化が実用でき
る。

なお、上記説明では％定の卸ｉ御回路２００２内のラッ
チデータが制御回路３００□にスキャンデータＤ　ＳＣ
Ａとして直接供給ジれている例を説明した。ところが、
特定の制御回路２００内のラッチデータが他の制御回路
２００（でスキャンデータＤＳＣＡとして供給さｉｌ、
ているような場合、たとえば制御回路２００１内のラッ
チデータを外部に取り出す嘴１合には、甘ずこのラッチ
データを次段の制御回路２００２に転送させ−にの後、
１つの制御回路、？　００　、に貰で到達させる必要が
ある。そして上記制御回路３θｏ２に制御回路２００．
内のラッチデータが到達した後は、前記と同様にこのラ
ッチデータはｆｉｉｉｌ　ｆｆ１１回路３０θ、〜３０
０３内の各データラッチ回路、？　０１のみを介し、制
御回路２００３〜２００６内の各テークラッチ回路２１
は飛び越して転送ざ力る。

ところで上記第５図に示す実施例において、各制御回路
３θθは制御回路２００の２個置き毎に１個ずつ設けら
ねているが、これを拡張して第７図に示すように各制御
回路、？　００を制御回路２００のｎ＠島き毎に１個ず
つで合計Ｍ個設けた場合、制御回路２００，３００の総
数Ｎは次式で表わさ力る。

Ｎ＝ＭＸ（ｎ＋１）　＋＋・＋＋＋＋＋＋　（ｉ）そし
てこの第７図回路においである特定の制御回路内のラッ
チデータを外部に取り出すために、前記のような飛ひ越
し転送を行なってデータ読み出し、を行なう場合の平均
のデータ読み出し回数Ｐは次式で表わされる。

次に上記（２）式をＭについて徴発し、Ｐが最小となる
Ｍの値をめると次式が得られる。

Ｍ＝ＪＮ　・・・・・・・・・　（３）上記（３）式の
関係を（２）式に代入すると次の（４）式が得られる。

上式（４）式によれば、Ｎが１００のときにはＰは約９
．１．１０００のときには３０．７となり、従来の５０
，５００にくらべて大幅に少なくすることができる。し
たがって、制御回路２００、３ＯＣの総数をＮとした場
合に制御回路３００を　ｆｉ−＋たけこれに近い値の数
だけ設けることによって、データ取り出しの速さは最も
速くすることができる。そしてこのときの速ζは従来よ
りも大幅に速くなっている。

〔発明の効果〕

以上説明したようにこの発明によれは、複数のデータラ
ッチ回路を備え、機能テストの際にある特別のデータラ
ッチ回路のラッチデータを外部に取り出す際には短時間
でこれを行なうことができ、もってテストに般する時間
の短縮化が実り１；、できる半導体集積回路を提形卜す
ることができる０

【図面の簡単な説明】

第１図は従来の半導体集積回路のブロック構成図ｉ、第
２図は第１図回路内の制御回路の構成を示すブロック図
、第３図は第２図回路内のデータラッチ回路の具体的構
成を示す回路図、第４図は第２図回路内のデータ選択回
路の具体的構成を示す回路図、第５図はこの発明の一実
施例に係る半導体集積回路のブロックわ１成図、第６図
は第５図回路内の制御回路の構成を示すブロック図、第
７図は第５図の実施例を拡張した場合の回路図である。 １００・・・紹合せ回路、２００・・・制御回路、３０
０・・・制御回路、２１　・・データラッチ回路（第１
のデータラッチ回路）、２２・・・データ選択回路（第
１のデータ選択回路）、３０ノ・・・データラッチ回路
（第２のデータラッチ回路）、３０２・・・データ選択
回路（第１のデータ選択回路）、３０３・・・データ選
択回路（第２のデータ選択回路）。 出願人代理人　弁理士　鈴　江　武　彦回　− 第３図 淑ｐデ゛−２ 第４図 第　５ａ 出力子・−９ＤＳＣＡ

Claims (2)

【特許請求の範囲】
1. （１）そ力ぞれ複数の第１．第２のデータラッチ（ロ）
   路と、上９ｉ第１．第２のデータラッチ回路の各データ
   入力端にそれぞれ設けられ第１の制御信号に基づいて他
   の第１あるいは第２のデータラッチ回路のラッチデータ
   を選択する第１の選択回路と、上記第２のデータラッチ
   回路の各データ入力端べ設けられた上記第１の選択回路
   のざらにそのデータ入力端に設けられ第２の制御信号に
   基づいて他の第１のデータラッチ回路のラッチデータお
   よび他の第２のデータラッチ回路のラッチデータの、い
   ずれか一方を選択する第２の選択回路とを具備し、上記
   第１．第２の選択回路を介して上記第１．第２の各デー
   タラッチ回路のラッチデータを選択的にｊ胞次転送する
   ように構成したことを特徴とする半導体集積回路。
2. （２）前記第１．第２のデータラッチ回路の総数をＮと
   するときに、第２のデータラッチ回路は　ム）たけこれ
   に近い値の数だけ備えられる特許請求の範囲第（１）項
   に記載の半導体集積回路。