JPS58210576A - 論理回路装置 - Google Patents
論理回路装置Info
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- JPS58210576A JPS58210576A JP57092868A JP9286882A JPS58210576A JP S58210576 A JPS58210576 A JP S58210576A JP 57092868 A JP57092868 A JP 57092868A JP 9286882 A JP9286882 A JP 9286882A JP S58210576 A JPS58210576 A JP S58210576A
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- circuit
- scan
- gate
- logic
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- Pending
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、試験回路を備えた論理回路装置に関する。
近年、集積回路技術の同上でＩＣの集積度が増大し、１
個のＩＣで実現される論理回路が、大規模なものとなっ
てきている。しかしながら、大規模集積回路（Ｌ８１）
は、各種処理装置の性能向上、装置Ｑ１コンパクト化、
フヌトパーフオマンスの向上など０１利点を提供でる一
方、種々の新たな問題点を生みだしている。
個のＩＣで実現される論理回路が、大規模なものとなっ
てきている。しかしながら、大規模集積回路（Ｌ８１）
は、各種処理装置の性能向上、装置Ｑ１コンパクト化、
フヌトパーフオマンスの向上など０１利点を提供でる一
方、種々の新たな問題点を生みだしている。
こσ）新たな問題点の最大なものの一つは、試験に関す
るものである。大規模化、複雑化に向かう論理回路を試
験することは、困難となってきておＩ）、今後、さらに
高集積化したＬＳＩが登場すると、試験問題は、極めて
深刻になる。
るものである。大規模化、複雑化に向かう論理回路を試
験することは、困難となってきておＩ）、今後、さらに
高集積化したＬＳＩが登場すると、試験問題は、極めて
深刻になる。
このような問題を緩和でる方法として、スキャンイン／
スキャンアウト試験方式がある。順序回路を等価的に組
合せて論理回路に置き換え、ＬＳＩチップ内の各ラッチ
回路（フリッププロップ）へテストパターンをセットし
たり、逆にラッチ回路の状態を外部（二出力でる機能を
設けた方式である。
スキャンアウト試験方式がある。順序回路を等価的に組
合せて論理回路に置き換え、ＬＳＩチップ内の各ラッチ
回路（フリッププロップ）へテストパターンをセットし
たり、逆にラッチ回路の状態を外部（二出力でる機能を
設けた方式である。
しかしながら、通常の方法でスキャンイン／スキャンア
ウト試験回路を実現でると、通常Ｑ）回路動作と関係の
ない素子を追加する必要があるため、チップ面積を増大
させ好ましくはない。
ウト試験回路を実現でると、通常Ｑ）回路動作と関係の
ない素子を追加する必要があるため、チップ面積を増大
させ好ましくはない。
すなわち、従来のスキャンイン／スキャンアウト方式を
採用したものは、アドレスデフード回路を備えてラッチ
回路を選択する方式とレベル感知形スキャン方式（Ｌ
８８ Ｉ） ）とに大きく分かれている。
採用したものは、アドレスデフード回路を備えてラッチ
回路を選択する方式とレベル感知形スキャン方式（Ｌ
８８ Ｉ） ）とに大きく分かれている。
第１図は、特公昭５６−４６１７２号公報に示されてい
るようなアドレスデコーダ回路を備えたスキャンイン／
スキャンアウト方式を採用したもの一例である。この図
において、ｌはラッチ回路、２．３．４はアンドゲート
、５．６はオアゲート、７．８はインバータ、９はアド
レスデフード回路、ＩＯはラッチ回路ｌへの通常Ｑ）入
力線、１１はラッテ回路１からの出力データ線、１２は
試験データ入力線、１３は試験指示制御線、１４は試験
データ出力線、Ｊ５はアドレス入力線、１６はアドレス
線である。なお第１図は、１つのラッチ回路の部分のみ
を示している。
るようなアドレスデコーダ回路を備えたスキャンイン／
スキャンアウト方式を採用したもの一例である。この図
において、ｌはラッチ回路、２．３．４はアンドゲート
、５．６はオアゲート、７．８はインバータ、９はアド
レスデフード回路、ＩＯはラッチ回路ｌへの通常Ｑ）入
力線、１１はラッテ回路１からの出力データ線、１２は
試験データ入力線、１３は試験指示制御線、１４は試験
データ出力線、Ｊ５はアドレス入力線、１６はアドレス
線である。なお第１図は、１つのラッチ回路の部分のみ
を示している。
通常動作時は、試験指示制御線１３のレベルが０”であ
るので通常の入力線ＩＯからのデータがアンドゲート２
・ｋ°オアゲート５を通してう〜ソチ回路ｌにセットさ
れる。ラッチ回路ｌにセットされたデータは、出力デー
タ線１１？介して次段のゲート、ラッチ回路に送られる
。
るので通常の入力線ＩＯからのデータがアンドゲート２
・ｋ°オアゲート５を通してう〜ソチ回路ｌにセットさ
れる。ラッチ回路ｌにセットされたデータは、出力デー
タ線１１？介して次段のゲート、ラッチ回路に送られる
。
一方試験時には、試験指示制御線１３のレベル１￥″ｌ
”にし、アンドゲート２を閉じて、通常のデータがラッ
チ回路ｌにセットされることを禁止し、この状態で外部
から与えられるアドレス入力線１５の符号化されたアド
レス信号をアドレスデフード回路９でデコードし、指定
されたラッチ回路に対応するアンドゲート３および４に
アドレス信号＃Ｌを送って、アンドゲート３および４を
開く。
”にし、アンドゲート２を閉じて、通常のデータがラッ
チ回路ｌにセットされることを禁止し、この状態で外部
から与えられるアドレス入力線１５の符号化されたアド
レス信号をアドレスデフード回路９でデコードし、指定
されたラッチ回路に対応するアンドゲート３および４に
アドレス信号＃Ｌを送って、アンドゲート３および４を
開く。
このようにすると、試験データ入力線１２がらのデータ
がラッチ回路ｌにセットされる。またアンドゲート４、
オアゲート６を通して、試験データ出力線１４からラッ
チ回路ｌのデータを読出すことができ、ここにラッチ回
路ｌが正常であるか否かを知ることができる。
がラッチ回路ｌにセットされる。またアンドゲート４、
オアゲート６を通して、試験データ出力線１４からラッ
チ回路ｌのデータを読出すことができ、ここにラッチ回
路ｌが正常であるか否かを知ることができる。
し、かじ、第１図の回路は、試験を行なうために付加す
る要素がゲート２．３，４．５．６゜東とアドレスデフ
ード回路９とであり、通常動作と関係のない素子が、か
なりの部分を占めることになる。また、外部端子として
入力線１２゜１３．１４．１５を付加する必要があり、
特に、１５０）アドレス入力線が問題となる。すなわち
、ＬＳＩのビン数は限られているので多数のビン数を必
要とするアドレス入力線は、好ましくはない。
る要素がゲート２．３，４．５．６゜東とアドレスデフ
ード回路９とであり、通常動作と関係のない素子が、か
なりの部分を占めることになる。また、外部端子として
入力線１２゜１３．１４．１５を付加する必要があり、
特に、１５０）アドレス入力線が問題となる。すなわち
、ＬＳＩのビン数は限られているので多数のビン数を必
要とするアドレス入力線は、好ましくはない。
一方、レベル感知形のスギャン方式は、特公昭５２−２
８６１４号公報、特公昭５２−３０８８７号公報などに
記述されている。この方式は、スキャンイン／スキャン
アラ）？行うためにスキャン制御回路のほかに、シフト
レジスタを構成するための通常動作と関係のない補助ラ
ッチ回路を必要とし、このために増大するハードウェア
を無視できない。また、すべての論理回路をレベル感知
形に設計することは困難である。非同期的な回路を必要
とする論理回路装置が多く、したがって、レベル感知形
は、設計者の設計の自由度を著しく制限するという欠点
をもっている。
８６１４号公報、特公昭５２−３０８８７号公報などに
記述されている。この方式は、スキャンイン／スキャン
アラ）？行うためにスキャン制御回路のほかに、シフト
レジスタを構成するための通常動作と関係のない補助ラ
ッチ回路を必要とし、このために増大するハードウェア
を無視できない。また、すべての論理回路をレベル感知
形に設計することは困難である。非同期的な回路を必要
とする論理回路装置が多く、したがって、レベル感知形
は、設計者の設計の自由度を著しく制限するという欠点
をもっている。
本発明は、このような事情に鑑みてなされたもので、そ
の目的とするところは、より少ない素子で、また、より
少ない外部端子数で、さらにレベル感知形のような制約
なしにスキャンイン／スキャンアウト試験方式を実現で
きるＥＭ回路を備えた論理回路装置を提供することにあ
る。
の目的とするところは、より少ない素子で、また、より
少ない外部端子数で、さらにレベル感知形のような制約
なしにスキャンイン／スキャンアウト試験方式を実現で
きるＥＭ回路を備えた論理回路装置を提供することにあ
る。
第２図は、本発明の特徴とする構成ケ示すブロック図で
ある。
ある。
同図において、２１は論理回路装置本体、２２は双方向
性伝送ゲート回路群、２３はゲート選択回路、２４−ｌ
〜２４−ｎは遅延素子、２６はゲート選択回路入力線、
２６はスキャンデータ入出力線である。この因（＝おい
て、遅延素子２４−１〜２４−ｎは、論理素子の出方状
態を観測するのに必要な時間、およびラッチ回路にデー
タをセ゛ソ卜するのに必要な時間τ、より大きな遅延時
間τＤをもっているものとする。
性伝送ゲート回路群、２３はゲート選択回路、２４−ｌ
〜２４−ｎは遅延素子、２６はゲート選択回路入力線、
２６はスキャンデータ入出力線である。この因（＝おい
て、遅延素子２４−１〜２４−ｎは、論理素子の出方状
態を観測するのに必要な時間、およびラッチ回路にデー
タをセ゛ソ卜するのに必要な時間τ、より大きな遅延時
間τＤをもっているものとする。
ゲート選択回路入力線２５にτｐのパルス幅をもった矩
形波を印加すると２４−１〜２４−ｎの遅延素子の遅延
により、ゲート選択回路２５の各段の出力端Ａ。−Ａｎ
には、第８図のように、相互に時間的重なりのない矩形
波信号が得られる。出力端Ａ６”＝Ａｎの出力を双方向
性伝送ゲート回路群２２の各ゲートに印加才ることによ
り、第８図：二おける１ｏ 、１．、・・・、ｔ ｎの
タイミングで各ゲートを選択することができる。
形波を印加すると２４−１〜２４−ｎの遅延素子の遅延
により、ゲート選択回路２５の各段の出力端Ａ。−Ａｎ
には、第８図のように、相互に時間的重なりのない矩形
波信号が得られる。出力端Ａ６”＝Ａｎの出力を双方向
性伝送ゲート回路群２２の各ゲートに印加才ることによ
り、第８図：二おける１ｏ 、１．、・・・、ｔ ｎの
タイミングで各ゲートを選択することができる。
スキャンインの場合は、スキャンデータ入出力線からｔ
。、ｔｌ、・・・、ｉｎのタイミングで試験用データを
論理回路装置本体２１の入出力線ＤＯｓＤｌ＊・・・、
Ｄｎに伝送し、スキャンアウトの場合には、ＩＪＯ＠
Ｄｌ−・・・、Ｄｎからのデータ？ｔｏ、ｔｔ＊・・・
、ｔｎのタイミングでスキャンデルタ人出力線２６から
取り出すことができる。
。、ｔｌ、・・・、ｉｎのタイミングで試験用データを
論理回路装置本体２１の入出力線ＤＯｓＤｌ＊・・・、
Ｄｎに伝送し、スキャンアウトの場合には、ＩＪＯ＠
Ｄｌ−・・・、Ｄｎからのデータ？ｔｏ、ｔｔ＊・・・
、ｔｎのタイミングでスキャンデルタ人出力線２６から
取り出すことができる。
本発明は、上記のように論理回路装置本体内２１の論理
素子の出力状態を観測するのに必要な時間および論理回
路装置本体２Ｉ内のラッチ回路に試験用データをセット
するのに必要な時間τＰより大きな遅延時間を有する遅
延素子からなるゲート選択回路２３に特徴があり、τＰ
のパルス幅のパルスをデー） ａ択回路２ ｓ ｏｚ初
段に印加することによって各段の遅延素子の出力により
、スキャンイン／スキャンアウトを順次行うことが可能
であるという特徴をもっている。
素子の出力状態を観測するのに必要な時間および論理回
路装置本体２Ｉ内のラッチ回路に試験用データをセット
するのに必要な時間τＰより大きな遅延時間を有する遅
延素子からなるゲート選択回路２３に特徴があり、τＰ
のパルス幅のパルスをデー） ａ択回路２ ｓ ｏｚ初
段に印加することによって各段の遅延素子の出力により
、スキャンイン／スキャンアウトを順次行うことが可能
であるという特徴をもっている。
したがって、本発明によれは、第１１Ｊに示したアドレ
スデフード回路ケ設けたものに較べて外部端子数を大幅
に減少させることができ、また、付加するハードウェア
も少なくてすむという効果がある。また、レベル感知形
のような制約なしに設計可能である。さらにスキャンア
ウトだけ行うのであれば、スキャン制御回路な必要とせ
ず、外部端子、ハードウェアとも減少させることができ
るという効果がある。
スデフード回路ケ設けたものに較べて外部端子数を大幅
に減少させることができ、また、付加するハードウェア
も少なくてすむという効果がある。また、レベル感知形
のような制約なしに設計可能である。さらにスキャンア
ウトだけ行うのであれば、スキャン制御回路な必要とせ
ず、外部端子、ハードウェアとも減少させることができ
るという効果がある。
〔発明の実施例〕
双方向性伝送ゲート回路については省略し、ここではゲ
ート選択回路についてだけ説明する。
ート選択回路についてだけ説明する。
通常パルス幅より大きい時間幅遅延させることができる
一般的な遅延素子は、Ｄ形フリップフロップであるが、
ここではＤ形フリップフ〇・ツブを使用するよりもハー
ドウェアを少なくできるようにした例について説明する
。
一般的な遅延素子は、Ｄ形フリップフロップであるが、
ここではＤ形フリップフ〇・ツブを使用するよりもハー
ドウェアを少なくできるようにした例について説明する
。
第４図は、インバータと伝送ゲートでゲート選択回路３
を構成した例の遅延素子ｌ素子分を示している。図中３
１．３２はインバータ、３３．３４は伝送ゲート、３５
はクロック信号入力端、３６はクロック信号入力端３５
に導入される信号を反転させた信号が導入されるクロッ
ク信号入力端である。
を構成した例の遅延素子ｌ素子分を示している。図中３
１．３２はインバータ、３３．３４は伝送ゲート、３５
はクロック信号入力端、３６はクロック信号入力端３５
に導入される信号を反転させた信号が導入されるクロッ
ク信号入力端である。
この遅延素子は、いわゆるダイナミックシフトレジスタ
一段分と同等である。すなわち１本発明で使用するゲー
ト選択回路３の遅延素子は、スタティクな回路である必
要はなくダイナミ゛ツクな回路でもよい。第４図の遅延
素子を用いて第２図σ）回路を構成すれば、外部端子数
が少なく、また付加するハードウェアをより少なくした
構成でスキャンイン／スキャンアウト方式を実現できる
。
一段分と同等である。すなわち１本発明で使用するゲー
ト選択回路３の遅延素子は、スタティクな回路である必
要はなくダイナミ゛ツクな回路でもよい。第４図の遅延
素子を用いて第２図σ）回路を構成すれば、外部端子数
が少なく、また付加するハードウェアをより少なくした
構成でスキャンイン／スキャンアウト方式を実現できる
。
ｍ１図はアドレスデフード回路付きスキャンイン／スキ
ャンアウト方式試験回路を組込んだ従来の論理回路装置
を示す図、第２図は本発明に係る論理回路装置の構成を
示すブロック図、第８図は同装置においてゲート選択回
路で発生させる信号のタイミング図、第４因はゲート選
択回路を構成する遅延素子の１．素子分な示す図である
。 ２１・・・論理回路装置本体、２２・・・伝送ゲート回
路群、２３・・・ゲート選択回路、２４−１〜２４−ｎ
・・・遅延素子、２５・・・ゲート選択回路入力線、２
６・・・スキャンデータ入出力線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
ャンアウト方式試験回路を組込んだ従来の論理回路装置
を示す図、第２図は本発明に係る論理回路装置の構成を
示すブロック図、第８図は同装置においてゲート選択回
路で発生させる信号のタイミング図、第４因はゲート選
択回路を構成する遅延素子の１．素子分な示す図である
。 ２１・・・論理回路装置本体、２２・・・伝送ゲート回
路群、２３・・・ゲート選択回路、２４−１〜２４−ｎ
・・・遅延素子、２５・・・ゲート選択回路入力線、２
６・・・スキャンデータ入出力線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (1)
- 論理回路装置本体内の論理素子の出力状態を検査するた
め、あるいは、論理回路装置本体内のラッチ回路（二試
験用データをセットするために複数の双方向性伝送ゲー
ト回路を設けるとともに、上記論理素子の出力状態を観
測するのに必要とする時間および上記ラッチ回路に試験
用データをセットするのに必要な時間よりも大きい遅延
時間を有する遅延素子を直列に接続し、各段の遅延素子
の出力端を上記各双方向性伝送ゲート回路の各ゲートに
接続してなるゲート選択回路を設け、試験時に上記ゲー
ト選択回路の初段に、上記論理素子の出力状態を観測す
るのに必要な時間幅および上記ラッチ回路に試験用デー
タをセットするのに必要な時間幅を有する矩形波信号を
印加することにより、上記各双方向性伝送ゲート回路の
各ゲートに上記ゲート選択回路から出力される、相互に
時間的に重なりのない矩形波信号を印加して上記各双方
向性ゲ−）回路Ｑ）ゲートを順次選択し、論理素子の出
力状態の続出し、あるいは、論理回路装置本体内のラッ
チ回路にデータをセットできるようにしたことを特徴と
する論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092868A JPS58210576A (ja) | 1982-05-31 | 1982-05-31 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092868A JPS58210576A (ja) | 1982-05-31 | 1982-05-31 | 論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210576A true JPS58210576A (ja) | 1983-12-07 |
Family
ID=14066403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092868A Pending JPS58210576A (ja) | 1982-05-31 | 1982-05-31 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210576A (ja) |
-
1982
- 1982-05-31 JP JP57092868A patent/JPS58210576A/ja active Pending
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