JP2874984B2 - デジタル論理装置のスキャン回路 - Google Patents
デジタル論理装置のスキャン回路Info
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- JP2874984B2 JP2874984B2 JP2228289A JP22828990A JP2874984B2 JP 2874984 B2 JP2874984 B2 JP 2874984B2 JP 2228289 A JP2228289 A JP 2228289A JP 22828990 A JP22828990 A JP 22828990A JP 2874984 B2 JP2874984 B2 JP 2874984B2
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- Japan
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- circuit
- flip
- flop
- signal
- combinational logic
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はLSI等のデジタル論理装置の論理テストに係
り、とくに上記論理装置内の組合せ論理回路に高速にテ
スト信号を印加し、テスト結果を高速に取り出すとので
きるスキャンイン／スキャンアウト回路に関する。
り、とくに上記論理装置内の組合せ論理回路に高速にテ
スト信号を印加し、テスト結果を高速に取り出すとので
きるスキャンイン／スキャンアウト回路に関する。
［従来技術］ 一般にデジタルLSIの検査においては第５図に示すよ
うに、LSIが搭載するゲート数に比例して不良個所の検
出率が低下し、同時に診断データの作成を含む検査工数
が増加する傾向があった。
うに、LSIが搭載するゲート数に比例して不良個所の検
出率が低下し、同時に診断データの作成を含む検査工数
が増加する傾向があった。
大規模論理LSIの多くはクロック信号を用いた逐次動
作型に構成され、内部の組合せ論理回路間にフリップフ
ロップ回路（以下FFと略称する）を設けデジタル信号を
適宜ラッチするようにしていた。
作型に構成され、内部の組合せ論理回路間にフリップフ
ロップ回路（以下FFと略称する）を設けデジタル信号を
適宜ラッチするようにしていた。
第６図は上記逐次動作型の大規模論理LSIの論理テス
トを行うスキャン法を説明する図である。斜線で示すテ
スト対象の組合せ論理回路には入力部のFF、出力部のFF
等が付加され、また入出力端子等が付随する。
トを行うスキャン法を説明する図である。斜線で示すテ
スト対象の組合せ論理回路には入力部のFF、出力部のFF
等が付加され、また入出力端子等が付随する。
入力部FFにはスキャンイン回路により外部からのテス
トパターンが設定され、出力部FFが格納するテスト結果
はスキャンアウト回路により読みだされて外部に出力さ
れる。
トパターンが設定され、出力部FFが格納するテスト結果
はスキャンアウト回路により読みだされて外部に出力さ
れる。
第７図は、企画センタ社発行の渡辺 誠著「超LSI設
計」に記載された上記スキャン法を説明する回路構成図
である。
計」に記載された上記スキャン法を説明する回路構成図
である。
LSI内部のバス７よりテスト対象である前段組合せ論
理回路11にテストパターンを供給し、テスト結果をFF2
にラッチして例えばトライステートバッファ３を介して
読みだして上記バス７に戻すようにし、また、後段組合
せ論理回路12をテストする場合にはFF2の入力信号線Ａ
に切替回路４を設け、切替回路４を介して後段組合せ論
理回路12のテスト信号応をFF2にラッチするようにして
いた。
理回路11にテストパターンを供給し、テスト結果をFF2
にラッチして例えばトライステートバッファ３を介して
読みだして上記バス７に戻すようにし、また、後段組合
せ論理回路12をテストする場合にはFF2の入力信号線Ａ
に切替回路４を設け、切替回路４を介して後段組合せ論
理回路12のテスト信号応をFF2にラッチするようにして
いた。
［発明が解決しようとする課題］ 上記従来技術では、各組合せ論理回路のテストを行う
ために第７図に示したようにFF2の入力信号線Ａには切
換回路４を挿入し、また、出力信号線Ｂにはトライステ
ートバッファ３を接続する必要があった。上記ＡとＢは
論理装置内の通常の信号線であるため、これらの信号線
上にテストのための上記回路を付加すると信号の伝播遅
延が増加するという問題があった。
ために第７図に示したようにFF2の入力信号線Ａには切
換回路４を挿入し、また、出力信号線Ｂにはトライステ
ートバッファ３を接続する必要があった。上記ＡとＢは
論理装置内の通常の信号線であるため、これらの信号線
上にテストのための上記回路を付加すると信号の伝播遅
延が増加するという問題があった。
遅延時間Tpdは配線容量を含む負荷容量CLに比例して
式（１）のように増加する。
式（１）のように増加する。
Tpd＝TpdO＋αCL （１） ただし、TpdOは無負荷遅延時間、αは比例係数であ
る。したがって、信号線Ｂ上にトライステートバッファ
３の入力容量や配線容量等がCLとして付加されればそれ
だけ遅延が増加するのである。
る。したがって、信号線Ｂ上にトライステートバッファ
３の入力容量や配線容量等がCLとして付加されればそれ
だけ遅延が増加するのである。
また、上記CLがFF2の出力に接続されるとFF2のファン
アウトが増えるのでその遅延時間も増加する。
アウトが増えるのでその遅延時間も増加する。
通常、大規模論理回路装置の設計は複数人の設計チー
が論理設計、テスト設計、その他を分担して進められ
る。このような場合、テスト設計者は論理設計者が始め
に設計した回路を検討して付加すべきテスト回路を論理
設計者に連絡し、これに応じて論理設計者は上記テスト
回路の付加によって生じる伝播遅延の影響を考慮して論
理回路を再検討するようにしていた。このため、設計工
数が増加するのみならず、遅延過大で仕様を満たせない
場合が発生したりしていた。
が論理設計、テスト設計、その他を分担して進められ
る。このような場合、テスト設計者は論理設計者が始め
に設計した回路を検討して付加すべきテスト回路を論理
設計者に連絡し、これに応じて論理設計者は上記テスト
回路の付加によって生じる伝播遅延の影響を考慮して論
理回路を再検討するようにしていた。このため、設計工
数が増加するのみならず、遅延過大で仕様を満たせない
場合が発生したりしていた。
原理的にこのような設計工数増加、遅延過大等の問題
は、信号線にテスト用の回路が接続されるために発生す
る。
は、信号線にテスト用の回路が接続されるために発生す
る。
本発明の目的は、論理回路装置内の信号線に触れるこ
となく、組合せ論理回路からテスト結果信号を取り出す
ことができ、また、組合せ論理回路にテスト信号を印加
することのできるデジタル論理装置のスキャン回路を提
供することにある。
となく、組合せ論理回路からテスト結果信号を取り出す
ことができ、また、組合せ論理回路にテスト信号を印加
することのできるデジタル論理装置のスキャン回路を提
供することにある。
［課題を解決するための手段］ 本発明は上記課題を解決するために、上記フリップフ
ロップ回路がラッチする前段組合せ論理回路のテスト結
果信号を上記信号線Ｂとは別のフリップフロップ回路出
力端子よりトライステートバッファ回路等を用いて取り
出すようにする。
ロップ回路がラッチする前段組合せ論理回路のテスト結
果信号を上記信号線Ｂとは別のフリップフロップ回路出
力端子よりトライステートバッファ回路等を用いて取り
出すようにする。
さらに、テスト信号の論理値を上記フリップフロップ
回路のセットおよびリセット端子に印加して上記フリッ
プフロップ回路にラッチするようにして上記信号線Ａ内
の切替回路４を省略するようにする。
回路のセットおよびリセット端子に印加して上記フリッ
プフロップ回路にラッチするようにして上記信号線Ａ内
の切替回路４を省略するようにする。
また、上記前段組合せ論理回路のテスト結果信号を上
記信号線Ｂとは別のフリップフロップ回路出力端子より
トライステートバッファ回路等を介して上記デジタル論
理装置内のデジタル信号バスに出力し、さらに、上記デ
ジタル信号バスにより送信されるテスト信号の論理値を
上記フリップフロップ回路のセットおよびリセット端子
に印加して上記フリップフロップ回路にラッチし、上記
後段の組合せ論理回路に供給するようにする。
記信号線Ｂとは別のフリップフロップ回路出力端子より
トライステートバッファ回路等を介して上記デジタル論
理装置内のデジタル信号バスに出力し、さらに、上記デ
ジタル信号バスにより送信されるテスト信号の論理値を
上記フリップフロップ回路のセットおよびリセット端子
に印加して上記フリップフロップ回路にラッチし、上記
後段の組合せ論理回路に供給するようにする。
［作用］ 以上のように構成した本発明のデジタル論理装置のス
キャン回路は、上記前段組合せ論理回路のテスト結果信
号を上記信号線Ｂとは別のフリップフロップ回路出力端
子より取り出すの上記信号線Ｂ部における信号の遅延増
加を防止する。
キャン回路は、上記前段組合せ論理回路のテスト結果信
号を上記信号線Ｂとは別のフリップフロップ回路出力端
子より取り出すの上記信号線Ｂ部における信号の遅延増
加を防止する。
さらに、テスト信号を上記フリップフロップに印加す
るための上記切替回路を省略できるので上記信号線Ａ部
における信号の遅延増加が防止できる。
るための上記切替回路を省略できるので上記信号線Ａ部
における信号の遅延増加が防止できる。
［実施例］ 第１図は本発明によるデジタル論値装置のスキャン回
路の一例を示す回路図である。
路の一例を示す回路図である。
スキャンアウト動作では前段組合せ論理回路11のテス
ト結果信号がFF21のＤ端子に印加されてクロック信号CL
Kによりラッチされ、トライステートバッファ３を介し
てバス７に送りだされる。またスキャンイン動作では、
後段組合せ論理回路用のテスト信号SiDがNANDゲート41
を介してFF21にラッチされ後段組み合わせ論理回路12に
送りだされる。
ト結果信号がFF21のＤ端子に印加されてクロック信号CL
Kによりラッチされ、トライステートバッファ３を介し
てバス７に送りだされる。またスキャンイン動作では、
後段組合せ論理回路用のテスト信号SiDがNANDゲート41
を介してFF21にラッチされ後段組み合わせ論理回路12に
送りだされる。
FF21と前段及び後段の組合せ論理回路11および12間を
結ぶ線ＡとＢが信号線である。
結ぶ線ＡとＢが信号線である。
第１図では、前段組合せ論理回路11のテスト結果信号
をバス７に送り出す場合、トライステートバッファ３は
FF21の端子に接続されるので信号線Ｂの負荷にはなら
ない。
をバス７に送り出す場合、トライステートバッファ３は
FF21の端子に接続されるので信号線Ｂの負荷にはなら
ない。
また、後段組合せ論理回路12に送るテスト信号はFF21
の▲▼及び▲▼端子より入力されるの
で、信号線Ａの負荷にはならず、第７図の切替回路４も
不要となる。
の▲▼及び▲▼端子より入力されるの
で、信号線Ａの負荷にはならず、第７図の切替回路４も
不要となる。
したがって、信号線ＡとＢはテスト回路の影響を全く
受けないのである。
受けないのである。
第２図は上記第１図の回路の動作を説明するタイミン
グチャートである。
グチャートである。
スキャンイン／スキャンアウト切替信号CTLおよびFF
の識別信号SARが共にハイの時に、タイミング信号SiTの
ハイ（High）により後段組合せ論理回路12のテスト信号
（FF21の書込みデータ）SiDがFF21にラッチされる。た
だし、FF21の書込みデータSiDのハイに対してナンド41
はロー（Low）を出力するので、このローを反転してＱ
にハイをラッチするためナンド41の出力はFF21の反転セ
ット端子▲▼に接続される。ナンド42にはナンド
41出力の位相反転信号を出力させて反転リセット端子▲
▼に印加し、これにより端子ＱにSiDのロー
をラッチするようにする。
の識別信号SARが共にハイの時に、タイミング信号SiTの
ハイ（High）により後段組合せ論理回路12のテスト信号
（FF21の書込みデータ）SiDがFF21にラッチされる。た
だし、FF21の書込みデータSiDのハイに対してナンド41
はロー（Low）を出力するので、このローを反転してＱ
にハイをラッチするためナンド41の出力はFF21の反転セ
ット端子▲▼に接続される。ナンド42にはナンド
41出力の位相反転信号を出力させて反転リセット端子▲
▼に印加し、これにより端子ＱにSiDのロー
をラッチするようにする。
前段組合せ論理回路11のテスト結果信号をFF21にラッ
チする場合には、クロック信号CLKを印加する。
チする場合には、クロック信号CLKを印加する。
スキャンアウト動作ではFF識別切替信号SARをハイに
するとナンド43の出力はローになり、これによりトライ
ステートバッファ３はイネーブルされ、FF21の反転出力
が位相反転されてバス７に送出される。
するとナンド43の出力はローになり、これによりトライ
ステートバッファ３はイネーブルされ、FF21の反転出力
が位相反転されてバス７に送出される。
第３図は後段組合せ論理回路12に書き込みデータSiD
を反転して印加する場合の回路図である。後段組合せ論
理回路12にはFF21の出力が印加され、バス７には非反
転のトライステートバッファ31を介してＱ出力が送りだ
される。
を反転して印加する場合の回路図である。後段組合せ論
理回路12にはFF21の出力が印加され、バス７には非反
転のトライステートバッファ31を介してＱ出力が送りだ
される。
第４図は上記FF21の内部回路の一例である。３入力ナ
ンド22〜27を用い、出力は反転バッファ28、29を介して
取り出されるため、出力Ｑおよびに接続される負荷容
量は相互に影響を及ぼさない。本発明に用いるFFとして
は、例えばクロックドインバータを用いたものやトラン
スファゲートを用いるものであってもよく、また、反転
バッファ28、29等はFFの外付けとしてもよい。
ンド22〜27を用い、出力は反転バッファ28、29を介して
取り出されるため、出力Ｑおよびに接続される負荷容
量は相互に影響を及ぼさない。本発明に用いるFFとして
は、例えばクロックドインバータを用いたものやトラン
スファゲートを用いるものであってもよく、また、反転
バッファ28、29等はFFの外付けとしてもよい。
［発明の効果］ 本発明によれば、フリップフロップによりデータをラ
ッチして前段と後段の組合せ論理回路間を中継するデジ
タル論理回路において、上記前段組合せ論理回路のテス
ト結果信号を上記フリップフロップの上記後段組合せ論
理回路用出力端子とは別の出力端子より取り出すように
するので、上記フリップフロップの上記データ出力端子
部におけるファンアウト増加を防止して遅延増加を抑止
することができる。
ッチして前段と後段の組合せ論理回路間を中継するデジ
タル論理回路において、上記前段組合せ論理回路のテス
ト結果信号を上記フリップフロップの上記後段組合せ論
理回路用出力端子とは別の出力端子より取り出すように
するので、上記フリップフロップの上記データ出力端子
部におけるファンアウト増加を防止して遅延増加を抑止
することができる。
さらに、上記後段組合せ論理回路用のテスト信号を上
記フリップフロップのSet,Resetより入力するので上記
フリップフロップのデータ入力部における切替回路を省
略でき、これにより上記データ入力部における信号の遅
延増加を防止することができる。
記フリップフロップのSet,Resetより入力するので上記
フリップフロップのデータ入力部における切替回路を省
略でき、これにより上記データ入力部における信号の遅
延増加を防止することができる。
第１図および第３図はそれぞれ本発明による論値回路装
置のスキャン回路実施例を回路図、第２図は本発明によ
るスキャン回路実施例のタイミングチャート、第４図は
フリップフロッップ回路の一例、第５図は論理テストの
検出率と工数の傾向を示す図、第６図及び第７図はそれ
ぞれ従来のスキャンイン／スキャンアウト回路の説明図
である。 11……前段組合せ論理回路、12……後段組合せ論理回
路、２、21……各フリップフロップ、３……トライステ
ートバッファ、４……切替回路、７……バス、41、22…
…各ナンド、５、28……各インバータ。
置のスキャン回路実施例を回路図、第２図は本発明によ
るスキャン回路実施例のタイミングチャート、第４図は
フリップフロッップ回路の一例、第５図は論理テストの
検出率と工数の傾向を示す図、第６図及び第７図はそれ
ぞれ従来のスキャンイン／スキャンアウト回路の説明図
である。 11……前段組合せ論理回路、12……後段組合せ論理回
路、２、21……各フリップフロップ、３……トライステ
ートバッファ、４……切替回路、７……バス、41、22…
…各ナンド、５、28……各インバータ。
Claims (2)
- 【請求項１】複数のフリップフロップ回路と複数の組合
せ論理回路によって構成され、フリップフロップ回路と
フリップフロップ回路の間に少なくとも１個の組合せ論
理回路が配置されてなるデジタル論理装置であって、フ
リップフロップ回路（21）により前段の組合せ論理回路
（11）の出力信号をラッチし、上記フリップフロップ回
路（21）の二つの出力端子の一方より上記ラッチした信
号を後段の組合せ論理回路（12）に供給するデジタル論
理装置において、 テスト信号の論理値をラッチする場合にのみテスト信号
の論理値を通過させる第１及び第２のゲート回路（41,4
2）を用い、上記第１のゲート回路（41）を介してテス
ト信号の論理値をフリップフロップ回路（21）のセット
端子に印加し、上記第２のゲート回路（42）を介してフ
リップフロップ回路（21）のリセット端子に上記第１の
ゲート回路（41）を通過したテスト信号の論理値を印加
することでテスト信号の論理値をフリップフロップ回路
（21）にラッチし、これを後段の組合せ論理回路（12）
に供給するスキャンイン回路を設け、更に、 上記前段の組合せ論理回路（11）が出力するテスト結果
信号を上記フリップフロップ回路（21）によりラッチし
て上記フリップフロップ回路（21）の他方の出力端子よ
り取り出し、第３のゲート回路（43）をイネーブル用に
有するトリアステートバッファ（３）を介して上記取り
出した信号を出力するスキャンアウト回路を設けてな
り、 上記第１〜第３のゲート回路（41,42,43）に共通にフリ
ップフロップ識別信号を供給することを特徴とするデジ
タル論理装置のスキャン回路。 - 【請求項２】上記第１〜第３のゲート回路（41,42,43）
がNAND回路からなることを特徴とする請求項１に記載の
デジタル論理装置のスキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228289A JP2874984B2 (ja) | 1990-08-31 | 1990-08-31 | デジタル論理装置のスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228289A JP2874984B2 (ja) | 1990-08-31 | 1990-08-31 | デジタル論理装置のスキャン回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04110678A JPH04110678A (ja) | 1992-04-13 |
| JP2874984B2 true JP2874984B2 (ja) | 1999-03-24 |
Family
ID=16874138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228289A Expired - Lifetime JP2874984B2 (ja) | 1990-08-31 | 1990-08-31 | デジタル論理装置のスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874984B2 (ja) |
-
1990
- 1990-08-31 JP JP2228289A patent/JP2874984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04110678A (ja) | 1992-04-13 |
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