JPH06213974A - 順序素子のテストを可能にするテスト構成の改良 - Google Patents

順序素子のテストを可能にするテスト構成の改良

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JPH06213974A
JPH06213974A JP5286435A JP28643593A JPH06213974A JP H06213974 A JPH06213974 A JP H06213974A JP 5286435 A JP5286435 A JP 5286435A JP 28643593 A JP28643593 A JP 28643593A JP H06213974 A JPH06213974 A JP H06213974A
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latch
signal
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test
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JP5286435A
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Gopi Ganapathy
ゴピ・ガナパシー
Robert Thaden
ロバート・サデン
Steve Horne
スティーブ・ホーン
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Original Assignee
Advanced Micro Devices Inc
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318577—AC testing, e.g. current testing, burn-in
    • G01R31/31858—Delay testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract

(57)【要約】 【目的】 集積回路をスキャンテストするためのテスト
回路およびテスト技術を提供する。 【構成】 このテスト回路は従来のスキャンラッチより
少ないトランジスタを利用するドライブ１またはドライ
ブ０スキャン素子を含む。テスト技術はＩＣ内のラッチ
へのクロック入力を用いてデータをラッチに伝搬させ
る。テスト回路およびテスト技術はマイクロプロセッ
サ、特にＲＩＳＣマイクロプロセッサとともに用いられ
ると非常に有利である。テスト技術は一般的なラッチ
（２０）に結合される論理素子にドライブ１またはドラ
イブ０素子を結合することを含む。ドライブ１またはド
ライブ０スキャン素子（３０）によって一般的なラッチ
がφ１クロック信号またはφ２クロック信号等のクロッ
ク信号によってクロック動作されることが可能になる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は集積回路（ＩＣ）のためのテ
スト回路およびテスト技術の分野に関し、特定的にはマ
イクロプロセッサ、ＲＩＳＣマイクロプロセッサ、およ
び順序素子を含む他のＩＣのテストに用いられるスキャ
ンテスト素子に関する。
【０００２】
【発明の背景】電子チップまたはＩＣの製造後、それが
適切に動作することを確かめるためにＩＣをテストしな
くてはならない。スキャンテストは、ＩＣのどの部分が
適切に動作しているかを定めるための効率的な方法であ
る。一般にＩＣは、ＩＣに特定の入力を設け、ＩＣから
の出力を解析することによってテストされる。ＩＣがそ
の特定の入力に対して適切な出力を与えれば、製造業者
はＩＣが適切に動作していることを確認できる。
【０００３】ＩＣにおけるある欠点または欠陥は、それ
らがどの出力ピンからも直接検出可能または可視でない
ために、定め難い。スキャンテストは、ＩＣの内部回路
に可視性を与えるテスト技術である。スキャンテスト
は、ＩＣの予め定められた部分を解析するように設計さ
れる入力テストデータまたはベクトルを与えることによ
って、ＩＣのある部分を分離する。したがって、入力ベ
クトルを用いることでピンでの出力によりＩＣの内部回
路の欠陥を明らかにすることができる。
【０００４】テストは非順序または組合せＩＣには経済
的に実現できる。しかしながら、ＩＣがラッチ、フリッ
プフロップ、または他のステートデバイス等の順序素子
を含む場合、テストが非常に難しくなる。順序素子は、
その装置の出力が装置の特定の状態に依存するいかなる
装置をも含む。順序素子を含み得るＩＣは、マイクロプ
ロセッサ、メモリ、レジスタ、キャッシュ等である。し
たがってこのような順序装置は、ＩＣの内部にある装置
の状態が容易にわからず、かつ容易にロードされ得ない
ので、テストが非常に難しい。
【０００５】順序素子を用いるマイクロプロセッサ等の
ＩＣのテストを容易にするために、ＩＣ内にスキャンセ
ルが置かれる。スキャンセルは一般に、ＩＣが通常動作
またはシステムモードにあるときにはトランスペアレン
トである。ＩＣがテストモードにあれば、スキャンセル
はそれらがとって代わる順序素子の機能を実行し、一般
に特定のデータをそこにロードすることができる。さら
に、スキャンセルはロードされたデータを駆動、または
順序素子に関連するデータを捕捉し得る。捕捉されたお
よびロードされたデータはスキャンセルによって出力さ
れ得る。このデータによってスキャンテスト解析が容易
になる。
【０００６】テストモードでは、回路の順序性は除か
れ、すべてのテストデータはスキャンセルを介して処理
される。したがって、スキャンセルはテストモードにお
いて順序素子が組合せ素子であるかのように動作し、そ
のためマイクロプロセッサの種々の部分をその欠陥に関
して解析できる。
【０００７】スキャンセルによってテストはより簡単か
つ効率的になるが、スキャンセルはＩＣに加えられなく
てはならない余分な装置である。加えて、このようなス
キャンセルは３２以上ものトランジスタを必要とするか
もしれない。さらに、スキャンセルはしばしばＩＣの通
常動作に遅延をもたらす。したがって、スキャンセルは
ＩＣのコスト、大きさおよび速度を損なうものである。
【０００８】
【発明の概要】この発明は、通常動作の間はデータ信号
およびシステムクロックの組合せによってクロック入力
でクロック動作される少なくとも１つの順序回路素子を
含む複数個の回路素子によって形成される、集積回路内
の回路を提供する。順序素子をテストすることを可能に
するテスト構成の改良点は、クロック入力に結合される
出力、システムクロックを受け取るための第１の入力、
および第２の入力を有するゲート手段を含む。テスト構
成はまた、第２の入力に結合される出力およびデータ信
号を受け取るための第１の入力を有するテストモード手
段を含む。テストモード手段の第２の入力はテストモー
ド信号を受ける。テストモード手段は、テストモード信
号に応答して安定状態制御信号をゲート手段の第２の入
力に伝える。安定状態信号は順序回路素子がシステムク
ロックによってクロック動作されることを引き起こす。
テストモード手段はまた、テストモード信号がなければ
ゲート手段の第２の入力にデータ信号を伝え、そのため
順序素子は論理信号およびシステムクロックの組合せに
よってクロック動作される。
【０００９】この発明は、テスト構成が、テストモード
手段の入力に結合されて反転または非反転信号をテスト
モード手段の入力にストアするためのラッチ手段を含む
ことを提供し得る。この発明はまた、ラッチ手段がさら
にシフトモード入力と、シフトレジスタ出力と、シフト
モード入力に結合される制御入力、ラッチ手段の入力に
結合される出力およびデータ入力を有する転送ゲートと
を含み得ることを提供する。転送ゲートは、シフトモー
ド信号がシフトモード入力にあるときに、転送ゲートの
入力にある信号がラッチの入力に与えられることを可能
にする。
【００１０】この発明はまた、キャプチャモード入力
と、制御入力がキャプチャモード入力に結合され、入力
がテストモード手段の入力に結合され、出力がラッチ手
段の入力に結合されるキャプチャ転送ゲートとをさらに
含むテスト構成に関し得る。キャプチャ転送ゲートによ
って、キャプチャモード入力に信号があるときに、テス
トモード手段の入力にある信号がラッチの入力に与えら
れることが可能になる。
【００１１】この発明はまた、順序素子を有する集積回
路をスキャンテストするのに用いられるための駆動素子
を提供する。駆動素子は、データ入力、データ出力、テ
ストモード入力、転送ゲート、およびトランジスタを含
む。テストモード入力は、システムモードかまたはテス
トモードかを示すテストモード信号を受け取る。転送ゲ
ートはデータ入力とデータ出力との間に結合される。転
送ゲートは、集積回路がシステムモードにあるときに、
データがデータ入力からデータ出力に転送されることを
可能にする。トランジスタは、システムがテストモード
にあるときに予め定められた論理レベルに駆動する。こ
の発明はまた、トランジスタが論理ＬＯＷまたは論理Ｈ
ＩＧＨに駆動することを提供し得る。
【００１２】この発明は、複数個の回路素子によって形
成される回路を含む集積回路における改良点を提供し、
前記回路素子の少なくとも幾つかはシステムクロックに
よってクロック動作される順序回路素子であり、前記順
序回路素子の少なくとも１つは通常動作の間は論理（ま
たはデータ）信号およびシステムクロックの両方の組合
せによってクロック入力でクロック動作される。改良点
は、テストモード信号に応答して前記少なくとも１つの
順序回路素子が前記システムクロックのみによってクロ
ック動作されることを引き起こし、かつ前記テストモー
ド信号の不在に応答して前記少なくとも１つの順序素子
が前記クロックおよび前記論理（またはデータ）信号の
組合せによってクロック動作されることを引き起こすテ
ストモード手段を含む。
【００１３】この発明はまた、集積回路において用いら
れるためのドライブスキャンラッチに関する。ドライブ
スキャンラッチは、スキャンラッチ入力、スキャンラッ
チ出力、およびテストモード手段を含む。テストモード
手段は、スキャンラッチ入力とスキャンラッチ出力との
間に結合される。テストモード手段は、テスト信号が存
在するときには予め定められた論理レベルの信号をスキ
ャンラッチ出力に与え、テスト信号が不在のときにはス
キャンラッチ入力にある論理信号をスキャンラッチ出力
に与える。
【００１４】新規であると考えられるこの発明の特徴
は、特に前掲の特許請求の範囲に述べられる。この発明
は、そのさらなる目的および利点とともに、幾つかの図
においてその同様の参照符号が同一の要素を示す添付の
図面に関連して以下の説明を参照することにより、最も
よく解されるであろう。
【００１５】
【好ましい例示的な実施例の詳細な説明】図１は、この
発明に従うその中の順序素子をテストするために構成さ
れる、この発明を実現する集積回路１０の回路部分１２
の概略のブロック図である。回路部分１２は、ラッチ１
４、ラッチ１６、ラッチ１８、ラッチ２０、ＡＮＤゲー
ト２２、ＯＲゲート２４、およびＡＮＤゲート２６を含
む。ラッチ１４、１６、１８および２０は順序素子であ
る。ゲート２６、２４および２２は非順序素子である。
部分１２の回路構成要素は他のタイプの回路構成にとっ
て代わられてもよく、例としてのみ示される。
【００１６】ラッチ１４および１８は、ラッチ１４およ
び１８のそれぞれクロック入力１５および１９に与えら
れるφ１クロック信号によって制御される。ラッチ１６
は、ラッチ１６のクロック入力１７でφ２クロック信号
によって制御される。φ１およびφ２クロック信号は好
ましくは、当該分野では周知である内部マイクロプロセ
ッサクロック信号等のシステムクロック信号である。
【００１７】ラッチ２０は通常動作の間、ＡＮＤゲート
２６の出力３７での論理信号およびシステムクロック信
号φの組合せによってクロック入力２１でクロック動作
される一般的なラッチである。ＡＮＤゲート２６は、こ
の発明の好ましい例示的な実施例に従って入力３６から
ドライブスキャンラッチ３０を介して伝えられる論理信
号を入力３１で、φ１クロック信号を入力２８で受け取
る。ＡＮＤゲート２６の出力３７、およびしたがってラ
ッチ２０のクロック動作は、入力３１の論理信号および
入力２８のφ１クロック信号の関数である。したがっ
て、ラッチ２０は、通常動作の間はφ１クロック信号お
よび論理信号の組合せによってクロック動作されるの
で、テストするのが難しい。
【００１８】回路１２をテストするために、ＩＣはドラ
イブスキャンラッチ３０のテストモード入力５７に現わ
れるテストモード信号でテストモードに入り、データは
入力３２、３４および３６で与えられ、その入力はＩＣ
の外部ピン、または他の回路部分からの他の接続であっ
てもよい。回路１２は外部ピン３８、４０および４２で
データを出力する。テストモードにあるとき、ドライブ
スキャンラッチ３０を用いることによって１つ１つのラ
ッチのためのスキャンラッチの使用が、有利に回避され
る。テストモードにあれば、ドライブスキャンラッチ３
０は入力３１で一定した論理１制御信号を与え、そのた
めＡＮＤゲート２６の入力２８にあるφ１クロック信号
がラッチ２０に与えられる。ゆえに、テストモードにあ
ればラッチ２０はシステムクロックφ１によってクロッ
ク動作される。しかしながら、後でわかるように、入力
３６で与えられるデータは、テストモードの間ドライブ
スキャンラッチ３０内でラッチされ得る。
【００１９】テストモードにあれば、回路１２の素子の
出力は、入力３２および３４に種々の入力を与え、ピン
３８、４０および４２で出力値を期待される出力値と比
較することによってテストできる。たとえば、テストモ
ードにおいて、クロックφ１およびクロックφ２信号が
ラッチ１４、１６、１８および２０に与えられ、データ
が入力３２および３４に与えられるであろう。論理１が
入力３２および３４に与えられれば、論理１は信号φ１
の２クロックパルス後にピン４０に与えられるであろ
う。さらに、論理１がピン３８にシステムクロック信号
の１つのφ１パルス、１つのφ２パルス、そして最後に
もう１つのφ１パルス後に与えられるであろう。論理１
が入力３２に与えられ、かつ論理０が入力３４に与えら
れれば、論理１はピン３８および４０に２つのφ１クロ
ックパルスおよび１つのφ２クロックパルス後に与えら
れるであろう。論理０はピン４２に１つのφ１クロック
パルス後に与えられるであろう。もちろん、種々の他の
入力テストベクトルが用いられてもよい。したがって、
ドライブスキャンラッチ３０およびＡＮＤゲート２６
は、回路部分１２の順序素子が従来のスキャンラッチの
必要なくスキャンテストによってテストされることを可
能にするテスト構成を形成する。したがって、ドライブ
スキャンラッチ３０等のドライブスキャンラッチは好ま
しくは、ラッチ２０等の一般的なラッチの各々と用いら
れる。
【００２０】さらに、ドライブスキャンラッチ３０は入
力３６でデータをとらえることができる。一般に、ドラ
イブスキャンラッチ３０はデータ入力に与えられるデー
タを受け取るためのラッチを含む。そのラッチは、入力
３６のデータを出力するために他のドライブスキャンラ
ッチ等の他のテスト回路構成要素に結合され得る。した
がって、ドライブスキャンラッチ３０はまた、入力３６
のデータをとらえるテスト機能を実行し得る。
【００２１】ＩＣまたはマイクロプロセッサがテストモ
ードになければ、ドライブスキャンラッチ３０は入力３
６のデータをもたらさない。したがって、テストモード
になければ、入力３６の信号は通常動作でＡＮＤゲート
２６の入力３１に与えられる。
【００２２】先行技術で用いられる従来のアプローチで
は、ラッチ２０、ラッチ１４、ラッチ１６およびラッチ
１８に付加的な従来のスキャンラッチが作動的にとって
代わることを要求したであろう。回路部分１２の設計に
よって、付加的な従来のスキャンラッチを除去すること
ができる、というのは図１に用いられるテスト技術はク
ロック信号が回路部分１２にわたってデータを伝搬する
ことを可能にするからである。ドライブスキャンラッチ
３０は、スキャンラッチがラッチ２０に代わる必要性も
さらに除去する、というのはドライブスキャンラッチ３
０はラッチ２０にパルスを送るためにクロック信号φ１
が用いられることを可能にするからである。したがっ
て、図１の実施例に示されるようなこの発明に従うスキ
ャンテスト最適化技術は、図１に示されるようなドライ
ブスキャンラッチ３０およびそれに結合されるＡＮＤゲ
ート２６の構成によって、４つのスキャンラッチが除去
されることを可能にし、正味以前必要であった３つのス
キャンラッチを除去する効果を有する。
【００２３】ここで図２を参照すると、この好ましい実
施例に従うこの発明を実施するための、図１のドライブ
スキャンラッチ３０であってもよいドライブスキャンラ
ッチまたは素子３０がより詳細に示される。素子３０は
テストモード部分５０およびラッチ部分６０を含む。テ
ストモード部分５０は、転送ゲート５２、インバータ５
４、およびＰチャネル電界効果トランジスタ５６を含
む。ラッチ部分６０は、転送ゲート６４、ラッチ素子６
２および転送ゲート６６を含む。転送ゲートは、制御信
号に応答してその入力にあるデータがその出力に与えら
れることを可能にする、パスゲートまたは他の装置であ
る。転送ゲート６４および６６はインバータ５４に類似
する組込インバータ（図示せず）を含む。ラッチゲート
またはラッチ素子は論理値をストアするためのフィード
バック機構を有する。
【００２４】テストモード入力５７は転送ゲート５２の
制御入力に結合される。転送ゲート５２の入力はデータ
入力５８に結合される。データ入力５８は、図１の入力
３６に結合するためのものである。シフトレジスタ入力
６５は転送ゲート６４の入力に結合される。転送ゲート
６４の出力はラッチ素子６２の入力に結合される。ラッ
チ素子６２の出力はシフトレジスタ出力６１に結合され
る。シフトモード入力６９は転送ゲート６４の制御入力
に結合される。転送ゲート６６の出力はラッチ素子６２
の入力に結合される。
【００２５】キャプチャモード入力６７は転送ゲート６
６の制御入力に結合される。データ入力５８は転送ゲー
ト６６および転送ゲート５２の入力に結合される。転送
ゲート５２の出力はデータ出力５１に結合される。転送
ゲート５２はテストモード入力５７によって制御され
る。
【００２６】インバータ５４の出力はテストモードゲー
ト５２の反転制御入力に結合される。反転制御入力が論
理ＬＯＷであるとき、反転制御入力はデータが転送ゲー
ト５２を横切って転送されるのを可能にする。トランジ
スタ５６のゲートはインバータ５４の入力に結合され
る。インバータ５４の入力はテストモード入力５７に結
合される。トランジスタ５６のソースは正の論理ＨＩＧ
Ｈ電圧源（＋Ｖ）に結合され、トランジスタ５６のドレ
インはデータ出力５１に結合される。
【００２７】動作において、テストモード入力５７が通
常動作で論理ＨＩＧＨであれば、転送ゲートはターンオ
ンされ、トランジスタ５６はターンオフされ、その結果
データが駆動素子３０からの障害なくデータ入力５８か
らデータ出力５１に転送されることが可能になる。これ
により、図１のラッチ２０等の順序素子が論理信号およ
びシステムクロック信号の組合せによってクロック動作
されることが可能になるであろう。テストモードにあ
り、かつ入力５７が論理ＬＯＷであれば、転送ゲート５
２はターンオフされ、トランジスタ５６はターンオンさ
れる。結果として、安定状態論理ＨＩＧＨ制御信号がデ
ータ出力５１に与えられる。これにより上述のラッチ２
０はシステムクロック信号のみによってクロック動作さ
れることが可能になるであろう。
【００２８】ラッチ素子６２は素子３０にシフトレジス
タおよびデータキャプチャ機能を与える。シフトモード
入力６９が論理ＨＩＧＨであれば、シフトレジスタ入力
６５の入力はラッチ素子６２の入力に与えられる。ラッ
チ素子６２は、クロック信号に応答して反転データ信号
を直列レジスタ出力６１に与える。データ入力５８のデ
ータはまた、キャプチャモード入力６７が論理ＨＩＧＨ
であれば、ラッチ６２の入力に与えられてもよい。キャ
プチャモード入力６７が論理ＨＩＧＨであれば、転送ゲ
ート６６はデータ入力５８のデータをラッチ素子６２の
入力に与える。ラッチ素子６２は反転データをシフトレ
ジスタ出力６１に与える。
【００２９】図３は、この発明に従うその順序素子をテ
ストするために構成される、この発明を実現する集積回
路１０の回路部分１１２の概略のブロック図である。回
路部分１１２は、ラッチ１１４、ラッチ１１６、ラッチ
１１８、ラッチ１２０、ＡＮＤゲート１２２、ＯＲゲー
ト１２４、およびＯＲ機能ゲート１２６を含む。ＯＲ機
能ゲート１２６は、反転入力１３１がスキャン素子１３
０に結合されるＡＮＤゲートである。ドライブスキャン
素子３０に論理０を駆動するドライブスキャン素子１３
０が代わり、かつＡＮＤゲート２６にＯＲ機能ゲート１
２６が代わることを除いては、部分１１２は部分１２に
実質的に類似している。ゲート１２６、１２４および１
２２は非順序素子である。部分１１２の回路構成要素
は、他のタイプの回路構成にとって代わられてもよく、
例示的で非制限的な意味でのみ図示される。
【００３０】ラッチ１１４および１１８は、それぞれク
ロック入力１１５および１１９に与えられるφ１クロッ
ク信号によって制御される。ラッチ１１６は、ラッチ１
１６のクロック入力１１７でφ２クロック信号によって
制御される。φ１およびφ２クロック信号は好ましく
は、当該分野において周知である内部マイクロプロセッ
サクロック信号等のシステムクロック信号である。
【００３１】ラッチ１２０は、通常動作の間はＯＲ機能
ゲート１２６の出力１３７での論理信号およびφ２クロ
ック信号の組合せによってクロック入力１２１でクロッ
ク動作される一般的なラッチである。ＯＲ機能ゲート１
２６は、この発明の好ましい例示的な実施例に従ってド
ライブスキャンラッチ１３０を介して伝えられる論理信
号を入力１３１で、φ２クロック信号を入力１２８で受
け取る。ＯＲ機能ゲート１２６の出力１３７および、し
たがってラッチ１２０のクロック動作は、入力１３１の
論理信号および入力１２８のφ２クロック信号の関数で
ある。したがって、ラッチ１２０は、通常動作の間はφ
２クロック信号および論理信号の組合せによってクロッ
ク動作されるために、テストするのが難しい。
【００３２】回路１１２をテストするために、ＩＣ１０
はドライブスキャンラッチ１３０のテストモード入力１
５７に現われるテストモード信号でテストモードに入
り、データは入力１３２、１３４、および１３６で与え
られ、これらの入力はＩＣの外部ピンまたは他の回路部
分からの他の接続であってもよい。回路１１２は外部ピ
ン１３８、１４０および１４２でデータを出力する。テ
ストモードにあるとき、ドライブスキャンラッチ１３０
を使用することによって、１つ１つのラッチのためのス
キャンラッチの使用が有利に回避される。テストモード
にあれば、ドライブスキャンラッチ１３０は、テストモ
ードにおいて一定した論理０制御信号を入力１３１で与
え、そのためＯＲ機能ゲート１２６の入力１２８でのφ
２クロック信号がラッチ１２０に与えられる。ゆえに、
テストモードにあればラッチ１２０はシステムクロック
φ２のみによってクロック動作される。しかしながら、
後でわかるように、入力１３６で与えられるデータは、
テストモードの間ドライブスキャンラッチ１３０内でラ
ッチされ得る。
【００３３】テストモードにあれば、回路１１２内の素
子の出力は、入力１３２および１３４に種々の入力を与
え、かつピン１３８、１４０および１４２で出力値を期
待される出力値と比較することによってテストされ得
る。たとえば、テストモードにあれば、クロックφ１お
よびクロックφ２信号がラッチ１１４、１１６、１１８
および１２０に与えられ、データが入力１３２および１
３４に与えられるであろう。論理１が入力１３２および
１３４に与えられれば、論理１は信号φ１の２クロック
パルス後にピン１４０に与えられるであろう。さらに、
論理１がピン１３８にシステムクロック信号のφ１パル
ス、φ２パルス、そして最後にまたもう１つのφ１パル
ス後に与えられるであろう。論理１が入力１３２に与え
られ、かつ論理０が入力１３４に与えられれば、論理１
は２つのφ１クロックパルスおよび１つのφ２クロック
パルス後にピン１３８および１４０に与えられるであろ
う。論理０は１つのφ２クロックパルス後にピン１４２
に与えられるだろう。もちろん、種々の他の入力テクス
トベクトルが用いられてもよい。したがって、ドライブ
スキャンラッチ１３０およびＯＲ機能ゲート１２６は、
回路部分１１２の順序素子を従来のスキャンラッチの必
要なくスキャンテストおよび境界スキャンテスト技術に
よってテストすることを可能にするテスト構成を形成す
る。したがって、ドライブスキャンラッチ１３０等のド
ライブスキャンラッチが好ましくは、一般的なラッチ１
２０等の一般的なラッチの各々と用いられる。
【００３４】さらに、ドライブスキャンラッチ１３０は
入力１３６でデータをとらえることができる。一般に、
ドライブスキャンラッチ１３０は、データ入力で与えら
れるデータを受け取るためのラッチを含む。ラッチは、
入力１３６または入力１３４でのデータを出力するため
に他のドライブスキャンラッチ等の他のテスト回路構成
要素に結合されてもよい。したがって、ドライブスキャ
ンラッチ１３０はまた入力１３６または入力１３４でデ
ータをとらえるテスト機能を実行し得る。
【００３５】ＩＣまたはマイクロプロセッサがテストモ
ードになければ、ドライブスキャンラッチ１３０は入力
１３６でのデータをもたらさない。したがって、テスト
モードになければ、入力１３６の信号は通常動作でＯＲ
機能ゲート１２６の入力１３１に与えられる。
【００３６】先行技術で用いられた従来のアプローチで
は、ラッチ１２０、ラッチ１１４、ラッチ１１６および
ラッチ１１８に付加的な従来のスキャンラッチが作動的
にとって代わることを必要としたであろう。回路部分１
１２の設計によって付加的な従来のスキャンラッチを除
去することが可能になる、というのは図３で用いられる
テスト技術はクロック信号が回路部分１１２にわたって
データを伝搬することを可能にするからである。ドライ
ブスキャンラッチ１３０によってラッチ１２０にパルス
を送るのにクロック信号φ２が用いられることが可能に
なるので、ドライブスキャンラッチ１３０はラッチ１２
０に代わるスキャンラッチの必要性をもさらに除去す
る。したがって、図３の実施例に示されるようなこの発
明に従うスキャンテスト最適化技術は、図３に示される
ようなドライブスキャンラッチ１３０およびそれに結合
されるＯＲゲート１２６の構成によって４つのスキャン
ラッチを除去することができ、正味以前必要であった３
つのスキャンラッチを除去する効果を有する。
【００３７】このようにスキャンラッチの数を減じる
と、部分１１２に必要なトランジスタの総数が大きく減
少することになる。たとえば、従来のスキャンラッチは
３２またはそれ以上のトランジスタを要求し得る。さら
に、スキャンラッチ１３０の設計では僅か１７個のトラ
ンジスタしか必要でない。したがって、このテスト技術
に従うドライブスキャンラッチ１３０を利用することに
よって、トランジスタの数を約８７％減じることができ
るかもしれない。
【００３８】ここで図４を参照すると、この好ましい実
施例に従うこの発明を実施するための、図３のドライブ
スキャンラッチ１３０であってもよいドライブスキャン
ラッチまたは素子１３０がより詳細に示される。このド
ライブスキャンラッチ１３０は、ドライブスキャンラッ
チ３０が論理ＨＩＧＨに駆動する一方これは論理ＬＯＷ
に駆動する点において、図２のドライブスキャンラッチ
３０とは異なる。ドライブスキャンラッチ１３０は、テ
ストモード部分１５０およびラッチ部分１６０を含む。
テストモード部分１５０は、転送ゲート１５２、インバ
ータ１５４、Ｎチャネル電界効果トランジスタ１５６を
含む。ラッチ部分１６０は、転送ゲート１６４、転送ゲ
ート１６６およびラッチ素子１６２を含む。転送ゲート
はその入力にあるデータが制御信号に応答してその出力
に与えられることを可能にする、パスゲートまたは他の
装置である。転送ゲート１６４および１６６は、インバ
ータ１５４に類似する組込インバータ（図示せず）を含
む。ラッチゲートまたはラッチ素子は、論理値をストア
するためのフィードバック機構を有する。
【００３９】テストモード入力１５７は転送ゲート１５
２の制御入力に結合される。転送ゲート１５２の入力は
データ入力１５８に結合される。データ入力１５８は図
３の入力１３６に結合するためのものである。シフトレ
ジスタ入力１６５は転送ゲート１６４の入力に結合され
る。転送ゲート１６４の出力はラッチ素子１６２の入力
に結合される。ラッチ素子１６２の出力はシフトレジス
タ出力１６１に結合される。シフトモード入力１６９は
転送ゲート１６４の制御入力に結合される。転送ゲート
１６６の出力はラッチ素子１６２の入力に結合される。
【００４０】キャプチャモード入力１６７は転送ゲート
１６６の制御入力に結合される。データ入力１５８は転
送ゲート１６６および転送ゲート１５２の入力に結合さ
れる。転送ゲート１５２の出力はデータ出力１５１に結
合される。転送ゲート１５２はテストモード入力１５７
によって制御される。
【００４１】インバータ１５４の出力はテストモードゲ
ート１５２の反転制御入力に結合される。反転制御入力
が論理ＬＯＷであれば、反転制御入力はデータが転送ゲ
ート１５２を横切って転送するのを可能にする。トラン
ジスタ１５６のゲートはインバータ１５４の出力に結合
される。インバータ１５４の入力はテストモード入力１
５７に結合される。トランジスタ１５６のソースは論理
接地電圧源（ＧＮＤ）に結合され、トランジスタ１５６
のドレインはデータ出力１５１に結合される。
【００４２】動作において、テストモード入力１５７が
通常動作で論理ＨＩＧＨであれば、転送ゲート１５２は
ターンオンされ、トランジスタ１５６はターンオフさ
れ、その結果、データはデータ入力１５８からデータ出
力１５１に駆動素子１３０からの障害なく転送されるこ
とが可能になる。これにより、図３のラッチ１２０等の
順序素子は論理信号およびシステムクロック信号の組合
せによってクロック動作されることが可能になる。テス
トモードにあり、かつ入力１５７が論理ＬＯＷであれ
ば、転送ゲート１５２はターンオフされ、トランジスタ
１５６はターンオンされる。その結果、安定状態論理Ｌ
ＯＷ制御信号がデータ出力１５１に与えられる。これに
より上述のラッチ１２０はシステムクロック信号のみに
よってクロック動作されることが可能になるだろう。
【００４３】ラッチ素子１６２は素子１３０にシフトレ
ジスタおよびデータキャプチャ機能を与える。シフトモ
ード入力１６９が論理ＨＩＧＨであれば、シフトレジス
タ入力１６５のデータはラッチ素子１６２の入力に与え
られる。ラッチ素子１６２は反転データ信号をクロック
信号に応答して直列レジスタ出力１６１に与える。デー
タ入力１５８のデータはまた、キャプチャモード入力１
６７が論理ＨＩＧＨであれば、ラッチ１６２の入力に与
えられ得る。キャプチャモード入力１６７が論理ＨＩＧ
Ｈであれば、転送ゲート１６６はデータ入力１５８のデ
ータをラッチ１６２の入力に与える。ラッチ１６２は反
転データをシフトレジスタ出力１６１に与える。
【００４４】種々の導線／コネクタは図面では１本の線
として描かれているが、当該分野で理解されているよう
にこれは限定する意味で示されていないことが解される
であろう。さらに、上述の説明は、この発明の好ましい
例示的な実施例に関してであり、この発明は示された特
定の形に限定されない。たとえば、種々のインバータ、
ＡＮＤゲートおよびＯＲゲートは論理素子として示され
ているが、この発明はこれらの特定の論理素子またはこ
れらの論理素子の組合せに限定されない。加えて、種々
のＩＣの一部分のみが示されているが、この発明はＲＩ
ＳＣマイクロプロセッサ、レジスタ、キャッシュ等の種
々の異なるタイプのＩＣ、または集積化デジタル回路の
テストが要求されるいかなる他のＩＣにおいても有利に
用いられ得る。さらに、特定の信号が論理ＬＯＷまたは
論理ＨＩＧＨに反転されるが、この回路は種々の論理信
号を受け入れるように変更され得る。さらに、ドライブ
スキャンラッチが何らかの順序または論理素子に代わっ
て用いられてもよい。ここに論じられた素子の設計およ
び構成において、これらのおよび他の変更が前掲の特許
請求の範囲に述べられた発明の範囲から逸脱することな
く行なわれ得る。
【図面の簡単な説明】
【図１】この発明に従うその順序素子をテストするため
に構成される、この発明を実現する集積回路のある回路
部分の概略のブロック図である。
【図２】この発明の好ましい例示的な実施例に従って構
成されるドライブスキャンラッチの概略図である。
【図３】この発明に従うその順序素子をテストするため
に構成される、この発明を実現する集積回路の別の回路
部分の概略のブロック図である。
【図４】この発明の別の好ましい例示的な実施例に従っ
て構成されるドライブスキャン素子の概略図である。
【符号の説明】
１４ ラッチ １６ ラッチ １８ ラッチ ２０ ラッチ ２２ ＡＮＤゲート ２４ ＯＲゲート ２６ ＡＮＤゲート ３０ ドライブスキャンラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴピ・ガナパシー アメリカ合衆国、78744 テキサス州、オ ースティン、イー・ウィリアム、シィ・エ ヌ、1912、ナンバー・216 (72)発明者 ロバート・サデン アメリカ合衆国、78735 テキサス州、オ ースティン、クリフストーン・コーブ、 4605 (72)発明者 スティーブ・ホーン アメリカ合衆国、78746 テキサス州、オ ースティン、ティンバリン・ドライブ、 4828

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数個の回路素子によって形成される回
    路を含み、前記回路素子の少なくとも幾つかは順序回路
    素子であって、前記順序回路素子の少なくとも１つは通
    常動作の間はデータ信号およびシステムクロックの組合
    せによってクロック入力でクロック動作される、集積回
    路において、前記順序素子をテストすることを可能にす
    るテスト構成であって、改良点として、 前記クロック入力に結合される出力ならびに第１および
    第２の入力を有するゲート手段を含み、前記第１の入力
    は前記システムクロックを受け取り、さらに前記第２の
    入力に結合される出力、前記データ信号を受け取るため
    の第１の入力、およびテストモード信号を受け取るため
    の第２の入力を有するテストモード手段を含み、前記テ
    ストモード手段は前記テストモード信号に応答して安定
    状態制御信号を前記ゲート手段の前記第２の入力に伝え
    て、前記少なくとも１つの順序回路素子が前記システム
    クロックのみによってクロック動作されることを引き起
    こし、かつ前記テストモード信号がなければ論理信号を
    ゲート手段の前記第２の入力に伝えて、前記少なくとも
    １つの順序回路素子が前記システムクロックおよび前記
    データ信号の組合せによってクロック動作されることを
    引き起こす、テスト構成。
  2. 【請求項２】 前記テストモード手段の前記入力に結合
    されて、前記テストモード手段の前記入力の反転または
    非反転信号をストアするためのラッチ手段をさらに含
    む、請求項１に記載のテスト構成。
  3. 【請求項３】 ラッチ手段が、 シフトモード入力と、 シフトレジスタ出力と、 シフトモード入力に結合される制御入力、前記ラッチ手
    段の前記入力に結合される出力、およびデータ入力を有
    する転送ゲートとを含み、 シフトモード信号がシフトモード入力に存在するとき
    に、転送ゲートは転送ゲートの前記データ入力の信号が
    前記ラッチの前記入力に与えられることを可能にする、
    請求項２に記載のテスト構成。
  4. 【請求項４】 キャプチャモード入力と、 制御入力がキャプチャモード入力に結合され、入力が前
    記テストモード手段の前記入力に結合され、出力が前記
    ラッチ手段の前記入力に結合されるキャプチャ転送ゲー
    トとをさらに含み、キャプチャモード入力の信号が存在
    するときにキャプチャ転送ゲートは、前記テストモード
    手段の前記入力にある信号が前記ラッチの前記入力に与
    えられることを可能にする、請求項２に記載のテスト構
    成。
  5. 【請求項５】 キャプチャモード入力と、 制御入力がキャプチャモード入力に結合され、入力が前
    記テストモード手段の前記入力に結合され、出力が前記
    ラッチ手段の前記入力に結合されるキャプチャ転送ゲー
    トとをさらに含み、キャプチャモード入力の信号が存在
    するときにキャプチャ転送ゲートは、前記テストモード
    手段の前記入力にある信号が前記ラッチの前記入力に与
    えられることを可能にする、請求項３に記載のテスト構
    成。
  6. 【請求項６】 安定状態が論理ハイであり、かつゲート
    手段がＡＮＤゲートである、請求項１に記載のテスト構
    成。
  7. 【請求項７】 ゲート手段がＯＲ機能ゲートであり、か
    つ安定状態信号が論理ローである、請求項１に記載のテ
    スト構成。
  8. 【請求項８】 順序素子を有する集積回路をスキャンテ
    ストするのに用いるための駆動素子であって、 データ入力と、 データ出力と、 システムモードかまたはテストモードかを示すテストモ
    ード信号を受け取るテストモード入力と、 データ入力とデータ出力との間に結合される転送ゲート
    とを含み、転送ゲートはテストモード入力によって制御
    され、そのため集積回路がシステムモードにあるときに
    転送ゲートはデータ入力からデータ出力にデータが通過
    することを可能にし、さらにシステムがテストモードに
    あるときに予め定められた論理レベルに駆動するための
    トランジスタを含む、駆動素子。
  9. 【請求項９】 予め定められた論理レベルが論理ローで
    ある、請求項８に記載の駆動素子。
  10. 【請求項１０】 予め定められた論理レベルが論理ハイ
    である、請求項８に記載の駆動素子。
  11. 【請求項１１】 シフトレジスタ入力と、 キャプチャモード入力と、 シフトモード入力と、 シフトレジスタ出力と、 データ入力およびシフトレジスタ入力に結合されるラッ
    チ素子とをさらに含み、ラッチ素子は、信号がシフトモ
    ード入力にあるときにシフトレジスタからデータを受け
    取り、信号がキャプチャモード入力にあるときにデータ
    入力からデータを受け取り、ラッチ素子はシフトレジス
    タ出力に受け取ったデータの表現を与える、請求項８に
    記載の駆動素子。
  12. 【請求項１２】 ラッチ素子とシフトレジスタ入力との
    間に結合されるシフト転送ゲートをさらに含む、請求項
    １１に記載の駆動素子。
  13. 【請求項１３】 ラッチ素子とデータ入力との間に結合
    されるキャプチャ転送ゲートをさらに含む、請求項１１
    に記載の駆動素子。
  14. 【請求項１４】 複数個の回路素子によって形成される
    回路を含み、前記回路素子の少なくとも幾つかはシステ
    ムクロックによってクロック動作される順序回路素子で
    あって、前記順序回路素子の少なくとも１つは通常動作
    の間は論理信号および前記システムクロックの両方の組
    合せによってクロック入力でクロック動作される、集積
    回路におけるテスト構成であって、改良点は、テストモ
    ード信号に応答して前記少なくとも１つの順序回路素子
    が前記システムクロックのみによってクロック動作され
    ることを引き起こし、かつ前記テストモード信号の不在
    に応答して前記少なくとも１つの順序素子が前記システ
    ムクロックおよび前記論理信号の組合せによってクロッ
    ク動作されることを引き起こすテストモード手段を含
    む、構成。
  15. 【請求項１５】 前記テストモード手段に結合されて、
    前記テストモード手段の入力の反転または非反転信号を
    ストアするためのラッチ手段をさらに含む、請求項１４
    に記載の構成。
  16. 【請求項１６】 キャプチャモード入力と、 制御入力がキャプチャモード入力に結合され、入力が前
    記テストモード手段の前記入力に結合され、出力が前記
    ラッチ手段に結合されるキャプチャ転送ゲートとをさら
    に含み、キャプチャモード入力の信号が存在するときに
    転送ゲートは、前記テストモード手段の前記入力にある
    信号が前記ラッチの入力に与えられることを可能にす
    る、請求項１５に記載のテスト構成。
  17. 【請求項１７】 集積回路において用いられるためのド
    ライブスキャンラッチであって、 データ信号を受け取るためのスキャンラッチ入力と、 スキャンラッチ出力と、 スキャンラッチ入力とスキャンラッチ出力との間に結合
    され、テスト信号が存在するときにスキャンラッチ出力
    に予め定められた論理レベルの出力信号を与え、テスト
    信号が存在しないときにスキャンラッチ入力のデータ信
    号をスキャンラッチ出力に与えるデータモード手段とを
    含む、ドライブスキャンラッチ。
  18. 【請求項１８】 シフトレジスタ入力と、 キャプチャモード入力と、 シフトモード入力と、 シフトレジスタ出力と、 スキャンラッチ入力およびシフトレジスタ入力に結合さ
    れるラッチ素子とをさらに含み、ラッチ素子は、シフト
    モード入力に信号が存在するときにはシフトレジスタ入
    力からデータを受け取り、キャプチャモード入力に信号
    が存在するときにはスキャンラッチ入力からデータを受
    け取り、ラッチ素子はシフトレジスタ出力に受け取った
    データの表現を与える、請求項１７に記載のドライブス
    キャンラッチ。
  19. 【請求項１９】 ラッチ素子とシフトレジスタ入力との
    間に結合されるシフト転送ゲートをさらに含む、請求項
    １８に記載のドライブスキャンラッチ。
  20. 【請求項２０】 ラッチ素子とデータ入力との間に結合
    されるキャプチャ転送ゲートをさらに含む、請求項１９
    に記載のドライブスキャンラッチ。
JP5286435A 1992-11-24 1993-11-16 順序素子のテストを可能にするテスト構成の改良 Withdrawn JPH06213974A (ja)

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