JP3420142B2 - スキャンパステスト用のフリップフロップ回路 - Google Patents
スキャンパステスト用のフリップフロップ回路Info
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- JP3420142B2 JP3420142B2 JP32178499A JP32178499A JP3420142B2 JP 3420142 B2 JP3420142 B2 JP 3420142B2 JP 32178499 A JP32178499 A JP 32178499A JP 32178499 A JP32178499 A JP 32178499A JP 3420142 B2 JP3420142 B2 JP 3420142B2
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Description
【０００１】
【発明の属する技術分野】この発明は、集積回路の故障
テストを容易化するためのスキャンパステスト技術に関
し、特にスキャンパステストで使用されるフリップフロ
ップ回路に関する。
テストを容易化するためのスキャンパステスト技術に関
し、特にスキャンパステストで使用されるフリップフロ
ップ回路に関する。
【０００２】
【従来の技術】従来、ＬＳＩなどの集積回路では、専用
のテスタにより回路上の故障の検出が行われている。具
体的には、テスト対象の集積回路に各種のデータの組み
合わせを入力し、その出力データが期待値と一致するか
否かを検証する。そして、出力データとその期待値が一
致しない場合、回路上に故障が存在すると判定され、故
障の検出が行われる。
のテスタにより回路上の故障の検出が行われている。具
体的には、テスト対象の集積回路に各種のデータの組み
合わせを入力し、その出力データが期待値と一致するか
否かを検証する。そして、出力データとその期待値が一
致しない場合、回路上に故障が存在すると判定され、故
障の検出が行われる。
【０００３】ところで、近年のようにＬＳＩの大規模化
が進むと、集積回路の各部の故障を検出するためには、
膨大なデータの組み合わせを入力する必要があり、この
ため、現実的な時間内で故障テストを行うことが困難と
なる。この問題自体は、高速に動作するテスタを用いる
ことにより克服することができ、現実的な時間内で故障
テストを実施することが可能となるが、この種の高速テ
スタは極めて高額であり、テストコストを増加させる一
因となる。
が進むと、集積回路の各部の故障を検出するためには、
膨大なデータの組み合わせを入力する必要があり、この
ため、現実的な時間内で故障テストを行うことが困難と
なる。この問題自体は、高速に動作するテスタを用いる
ことにより克服することができ、現実的な時間内で故障
テストを実施することが可能となるが、この種の高速テ
スタは極めて高額であり、テストコストを増加させる一
因となる。
【０００４】そこで、動作速度が制約された安価なテス
タを用いて、現実的な時間内で故障テストを行うための
テスト技術として、いわゆるスキャンパステスト( Scan
path test )が注目されている。このスキャンパステス
トでは、テスト対象の集積回路に予め組み込まれた複数
のスキャンパステスト用のフリップフロップ回路にデー
タをスキャンイン( Scan-in )することにより、集積回
路の内部データを外部から直接的に操作する。したがっ
て、スキャンパステストによれば、少ないデータの組み
合わせにより、集積回路の内部に存在する故障を効率的
に検出することができ、動作速度が制約された安価なテ
スタであっても現実的な時間内で有効な故障テストを実
施することが可能となる。
タを用いて、現実的な時間内で故障テストを行うための
テスト技術として、いわゆるスキャンパステスト( Scan
path test )が注目されている。このスキャンパステス
トでは、テスト対象の集積回路に予め組み込まれた複数
のスキャンパステスト用のフリップフロップ回路にデー
タをスキャンイン( Scan-in )することにより、集積回
路の内部データを外部から直接的に操作する。したがっ
て、スキャンパステストによれば、少ないデータの組み
合わせにより、集積回路の内部に存在する故障を効率的
に検出することができ、動作速度が制約された安価なテ
スタであっても現実的な時間内で有効な故障テストを実
施することが可能となる。
【０００５】図９に、従来技術にかかるスキャンパステ
スト用のフリップフロップ回路が組み込まれた集積回路
の一例を示す。この図において、集積回路３０は、所定
の機能を有する論理回路を実現するための組み合わせ回
路１０−１〜１０−３と、これら組み合わせ回路の間に
配置された複数のスキャンパステスト用のフリップフロ
ップ回路２０−１〜２０−ｎ（ｎ：任意の自然数）とを
含んで構成される。
スト用のフリップフロップ回路が組み込まれた集積回路
の一例を示す。この図において、集積回路３０は、所定
の機能を有する論理回路を実現するための組み合わせ回
路１０−１〜１０−３と、これら組み合わせ回路の間に
配置された複数のスキャンパステスト用のフリップフロ
ップ回路２０−１〜２０−ｎ（ｎ：任意の自然数）とを
含んで構成される。
【０００６】組み合わせ回路１０−１〜１０−３は、外
部からデータＤＩを入力してデータＤＯを出力する論理
回路からなる。フリップフロップ回路２０−１〜２０−
ｎは、通常モード時には集積回路３０の一部として機能
して正規のデータを保持し、またテストモード時には、
スキャン用のデータを保持するものである。このスキャ
ン用のデータは、シフトモード（スキャンイン）時に、
データＳＩとして外部から取り込まれ、フリップフロッ
プ回路２０−１からフリップフロップ回路２０−ｎに向
けて順次シフトされて、各フリップフロップ回路に取り
込まれる。そして、シフトモード（スキャンアウト）時
に、データＳＯとして外部に順次出力される。
部からデータＤＩを入力してデータＤＯを出力する論理
回路からなる。フリップフロップ回路２０−１〜２０−
ｎは、通常モード時には集積回路３０の一部として機能
して正規のデータを保持し、またテストモード時には、
スキャン用のデータを保持するものである。このスキャ
ン用のデータは、シフトモード（スキャンイン）時に、
データＳＩとして外部から取り込まれ、フリップフロッ
プ回路２０−１からフリップフロップ回路２０−ｎに向
けて順次シフトされて、各フリップフロップ回路に取り
込まれる。そして、シフトモード（スキャンアウト）時
に、データＳＯとして外部に順次出力される。
【０００７】なお、集積回路３０には、図示しないＡＴ
Ｇ( Automatic Test Generator )が組み込まれており、
このＡＴＧを制御するためのＡＴＧモードコントロール
信号ＡＭＣや、スキャン用のデータをフリップフロップ
回路１０−１〜１０−ｎに取り込むためのスキャンモー
ドコントロール信号ＳＭＣ、あるいはフリップフロップ
回路１０−１〜１０−ｎを駆動するためのクロックＳＣ
Ｎなど、各種の制御信号が外部から入力される。
Ｇ( Automatic Test Generator )が組み込まれており、
このＡＴＧを制御するためのＡＴＧモードコントロール
信号ＡＭＣや、スキャン用のデータをフリップフロップ
回路１０−１〜１０−ｎに取り込むためのスキャンモー
ドコントロール信号ＳＭＣ、あるいはフリップフロップ
回路１０−１〜１０−ｎを駆動するためのクロックＳＣ
Ｎなど、各種の制御信号が外部から入力される。
【０００８】ここで、図１０にフリップフロップ回路２
０として示すように、スキャンパステスト用のフリップ
フロップ回路２０−１〜２０−ｎのそれぞれは、スキャ
ンモードコントロール信号ＳＭＣに基づき、スキャン用
の入力データＳＩＮと正規の入力データＤとの何れかを
選択するマルチプレックサ（ＭＵＸ）２１と、このマル
チプレックサ２１からのデータをクロックＳＣＮに同期
して取り込んで正規の出力データＱ，Ｑｂおよびスキャ
ン用の出力データＳＯＴを出力するディレイ型のフリッ
プフロップ（Ｄ−ＦＦ）２２とから構成される。この例
では、負論理のスキャン用の出力データＳＯＴと負論理
の出力データＱｂとを共用しているが、出力データＳＯ
Ｔと正論理の出力データＱとを共用するように構成する
ことも可能である。
０として示すように、スキャンパステスト用のフリップ
フロップ回路２０−１〜２０−ｎのそれぞれは、スキャ
ンモードコントロール信号ＳＭＣに基づき、スキャン用
の入力データＳＩＮと正規の入力データＤとの何れかを
選択するマルチプレックサ（ＭＵＸ）２１と、このマル
チプレックサ２１からのデータをクロックＳＣＮに同期
して取り込んで正規の出力データＱ，Ｑｂおよびスキャ
ン用の出力データＳＯＴを出力するディレイ型のフリッ
プフロップ（Ｄ−ＦＦ）２２とから構成される。この例
では、負論理のスキャン用の出力データＳＯＴと負論理
の出力データＱｂとを共用しているが、出力データＳＯ
Ｔと正論理の出力データＱとを共用するように構成する
ことも可能である。
【０００９】スキャンパステスト用のフリップフロップ
回路２０−１〜２０−ｎのそれぞれは、スキャン用の入
力データＳＩＮとして前段のフリップフロップ回路のス
キャン用の出力データＳＯＴを入力して従属接続される
と共に、一方側に隣接する組み合わせ回路（例えば組み
合わせ回路１０−１）からデータＤを入力し、他方側に
隣接する組み合わせ回路（例えば組み合わせ回路１０−
２）にデータＱ，Ｑｂを出力する。ただし、初段のフリ
ップフロップ回路２０−１のデータＳＩＮとして外部か
らデータＳＩが入力され、最終段のフリップフロップ回
路２０−ｎのデータＱは、データＳＯとして外部に出力
される。
回路２０−１〜２０−ｎのそれぞれは、スキャン用の入
力データＳＩＮとして前段のフリップフロップ回路のス
キャン用の出力データＳＯＴを入力して従属接続される
と共に、一方側に隣接する組み合わせ回路（例えば組み
合わせ回路１０−１）からデータＤを入力し、他方側に
隣接する組み合わせ回路（例えば組み合わせ回路１０−
２）にデータＱ，Ｑｂを出力する。ただし、初段のフリ
ップフロップ回路２０−１のデータＳＩＮとして外部か
らデータＳＩが入力され、最終段のフリップフロップ回
路２０−ｎのデータＱは、データＳＯとして外部に出力
される。
【００１０】
【発明が解決しようとする課題】ところで、上述の従来
技術にかかるスキャンパステスト用のフリップフロップ
回路２０−１〜２０−ｎによれば、スキャン用の出力デ
ータ（ＳＯＴ）と通常の出力データ（ＱまたはＱｂ）と
を共用しているので、動作モードにかかわりなく、正規
の出力データとスキャン用の出力データとの双方が常に
出力される。したがって、これらのデータを入力する組
み合わせ回路１０−１〜１０−３等が動作し、動作電流
が増加するという問題がある。
技術にかかるスキャンパステスト用のフリップフロップ
回路２０−１〜２０−ｎによれば、スキャン用の出力デ
ータ（ＳＯＴ）と通常の出力データ（ＱまたはＱｂ）と
を共用しているので、動作モードにかかわりなく、正規
の出力データとスキャン用の出力データとの双方が常に
出力される。したがって、これらのデータを入力する組
み合わせ回路１０−１〜１０−３等が動作し、動作電流
が増加するという問題がある。
【００１１】また、スキャンパステスト用の各フリップ
フロップ回路にスキャン用のデータを取り込む過程で、
このスキャン用のデータが、組み合わせ回路側に出力さ
れる。このため、スキャンパステストモード時に、各フ
リップフロップ回路のスキャン用のデータがシフトする
度に、このデータを入力する組み合わせ回路１０−１〜
１０−３が頻繁に動作する結果、動作電流が増加すると
いう問題がある。
フロップ回路にスキャン用のデータを取り込む過程で、
このスキャン用のデータが、組み合わせ回路側に出力さ
れる。このため、スキャンパステストモード時に、各フ
リップフロップ回路のスキャン用のデータがシフトする
度に、このデータを入力する組み合わせ回路１０−１〜
１０−３が頻繁に動作する結果、動作電流が増加すると
いう問題がある。
【００１２】図１６に示す例では、フリップフロップ回
路２０−１〜２０−ｎにスキャン用のデータを取り込む
過程で、スキャン用のデータがシフトする度に、フリッ
プフロップ回路２０−１〜２０−ｉからデータを入力す
る組み合わせ回路１０−２と、フリップフロップ回路２
０−ｊ〜２０−ｎからデータを入力する組み合わせ回路
１０−３とが動作し、これらの組み合わせ回路において
多大な動作電流が発生する。
路２０−１〜２０−ｎにスキャン用のデータを取り込む
過程で、スキャン用のデータがシフトする度に、フリッ
プフロップ回路２０−１〜２０−ｉからデータを入力す
る組み合わせ回路１０−２と、フリップフロップ回路２
０−ｊ〜２０−ｎからデータを入力する組み合わせ回路
１０−３とが動作し、これらの組み合わせ回路において
多大な動作電流が発生する。
【００１３】特に、スキャン用のデータは、スキャン用
クロックＳＣＮに同期して組み合わせ回路１０−１〜１
０−３を構成する論理ゲート回路に同時に供給されるの
で、各論理ゲート回路には、一斉に電流が流れる。この
ため、集積回路には、データがシフトする度に、パルス
状のピーク電流が流れる。また、通常モード時には、こ
のような同時動作が起こる可能性が少ないので、電源線
の配線幅はピーク電流を想定して設計されていない。こ
のため、スキャンパステスト時に、スキャンパステスト
用のフリップフロップ回路のデータがシフトする度に集
積回路内の電源電圧が降下し、電源線に大きなノイズが
発生する。その結果、フリップフロップ回路が誤ってデ
ータを取り込み、誤ったデータを出力することがあり、
正確なテストができないことがあった。このようにテス
トモード時に大きな動作電流が増加すると、例えば複数
のＬＳＩを同一テスタ上で同時にテストするテスト形態
において、電源に一層過大な電流が流れて電源ノイズが
顕著となり、テストに多大な支障を生じるととなる。
クロックＳＣＮに同期して組み合わせ回路１０−１〜１
０−３を構成する論理ゲート回路に同時に供給されるの
で、各論理ゲート回路には、一斉に電流が流れる。この
ため、集積回路には、データがシフトする度に、パルス
状のピーク電流が流れる。また、通常モード時には、こ
のような同時動作が起こる可能性が少ないので、電源線
の配線幅はピーク電流を想定して設計されていない。こ
のため、スキャンパステスト時に、スキャンパステスト
用のフリップフロップ回路のデータがシフトする度に集
積回路内の電源電圧が降下し、電源線に大きなノイズが
発生する。その結果、フリップフロップ回路が誤ってデ
ータを取り込み、誤ったデータを出力することがあり、
正確なテストができないことがあった。このようにテス
トモード時に大きな動作電流が増加すると、例えば複数
のＬＳＩを同一テスタ上で同時にテストするテスト形態
において、電源に一層過大な電流が流れて電源ノイズが
顕著となり、テストに多大な支障を生じるととなる。
【００１４】また、従来技術にかかるスキャンパステス
ト用のフリップフロップ回路２０−１〜２０−ｎが組み
込まれた集積回路３０の動作をシミュレーションする場
合、スキャン用のデータがシフトする度に、各フリップ
フロップ回路でイベントが発生して、このイベントが組
み合わせ回路側に伝搬される。このため、スキャン用の
データを各フリップフロップ回路に取り込む過程におい
て、組み合わせ回路側で大規模なイベントが発生し、集
積回路３０のシミュレーションに多大な時間を要すると
いう問題がある。
ト用のフリップフロップ回路２０−１〜２０−ｎが組み
込まれた集積回路３０の動作をシミュレーションする場
合、スキャン用のデータがシフトする度に、各フリップ
フロップ回路でイベントが発生して、このイベントが組
み合わせ回路側に伝搬される。このため、スキャン用の
データを各フリップフロップ回路に取り込む過程におい
て、組み合わせ回路側で大規模なイベントが発生し、集
積回路３０のシミュレーションに多大な時間を要すると
いう問題がある。
【００１５】この発明は、上記事情に鑑みてなされたも
ので、スキャンパステストにおける動作電流を抑えると
共に、スキャンパスを用いたシミュレーションに要する
時間を短縮することのできるスキャンパステスト用のフ
リップフロップ回路およびシミュレーション方法を提供
することを目的とする。
ので、スキャンパステストにおける動作電流を抑えると
共に、スキャンパスを用いたシミュレーションに要する
時間を短縮することのできるスキャンパステスト用のフ
リップフロップ回路およびシミュレーション方法を提供
することを目的とする。
【００１６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、以下の構成を有する。即ち、この発明に
係るフリップフロップ回路は、スキャンパステストの対
象とされる集積回路に他のフリップフロップ回路と従属
接続されて組み込まれ、通常時には正規のデータを保持
すると共にスキャンパステスト時にはスキャン用のデー
タを保持するように構成されたスキャンパステスト用の
フリップフロップ回路であって、前記集積回路内の被テ
スト回路に出力されるデータおよび後段に接続されたフ
リップフロップ回路に出力されるデータの何れかについ
て、動作モードに応じて当該フリップフロップ回路から
の出力を阻止するゲート回路を備え、前記ゲート回路
は、前記データ出力を阻止する際に、論理値が固定され
たデータを出力することを特徴とする。また、この発明
に係るフリップフロップ回路は、スキャンパステストの
対象とされる集積回路に他のフリップフロップ回路と従
属接続されて組み込まれ、通常時には正規のデータを保
持すると共にスキャンパステスト時にはスキャン用のデ
ータを保持するように構成されたスキャンパステスト用
のフリップフロップ回路であって、前記集積回路内の被
テスト回路に出力されるデータおよび後段に接続された
フリップフロップ回路に出力されるデータの何れかにつ
いて、動作モードに応じて当該フリップフロップ回路か
らの出力を阻止するゲート回路を備え、前記ゲート回路
は、当該フリップフロップ回路に保持されたデータを入
力して該データに応じたデータを出力すると共に前記動
作モードに応じて出力インピーダンス状態が制御される
トライステート回路と、前記トライステート回路から出
力されたデータを保持するデータ保持回路と、を有する
ことを特徴とする。また、この発明にかかるフリップフ
ロップ回路は、スキャンパステストの対象とされる集積
回路に他のフリップフロップ回路と従属接続されて組み
込まれ、通常時には正規のデータを保持すると共にスキ
ャンパステスト時にはスキャン用のデータを保持するよ
うに構成されたスキャンパステスト用のフリップフロッ
プ回路であって、前記集積回路内の被テスト回路に出力
されるデータおよび後段に接続されたフリップフロップ
回路に出力されるデータの何れかについて、動作モード
に応じて当該フリップフロップ回路からの出力を阻止す
ると共に、通常モード時に、前記後段に接続されたフリ
ップフロップ回路へのデータ出力を阻止するゲート回路
（例えば後述するゲート回路２５０，２６０に相当する
構成要素）を備えたことを特徴とする。
解決するため、以下の構成を有する。即ち、この発明に
係るフリップフロップ回路は、スキャンパステストの対
象とされる集積回路に他のフリップフロップ回路と従属
接続されて組み込まれ、通常時には正規のデータを保持
すると共にスキャンパステスト時にはスキャン用のデー
タを保持するように構成されたスキャンパステスト用の
フリップフロップ回路であって、前記集積回路内の被テ
スト回路に出力されるデータおよび後段に接続されたフ
リップフロップ回路に出力されるデータの何れかについ
て、動作モードに応じて当該フリップフロップ回路から
の出力を阻止するゲート回路を備え、前記ゲート回路
は、前記データ出力を阻止する際に、論理値が固定され
たデータを出力することを特徴とする。また、この発明
に係るフリップフロップ回路は、スキャンパステストの
対象とされる集積回路に他のフリップフロップ回路と従
属接続されて組み込まれ、通常時には正規のデータを保
持すると共にスキャンパステスト時にはスキャン用のデ
ータを保持するように構成されたスキャンパステスト用
のフリップフロップ回路であって、前記集積回路内の被
テスト回路に出力されるデータおよび後段に接続された
フリップフロップ回路に出力されるデータの何れかにつ
いて、動作モードに応じて当該フリップフロップ回路か
らの出力を阻止するゲート回路を備え、前記ゲート回路
は、当該フリップフロップ回路に保持されたデータを入
力して該データに応じたデータを出力すると共に前記動
作モードに応じて出力インピーダンス状態が制御される
トライステート回路と、前記トライステート回路から出
力されたデータを保持するデータ保持回路と、を有する
ことを特徴とする。また、この発明にかかるフリップフ
ロップ回路は、スキャンパステストの対象とされる集積
回路に他のフリップフロップ回路と従属接続されて組み
込まれ、通常時には正規のデータを保持すると共にスキ
ャンパステスト時にはスキャン用のデータを保持するよ
うに構成されたスキャンパステスト用のフリップフロッ
プ回路であって、前記集積回路内の被テスト回路に出力
されるデータおよび後段に接続されたフリップフロップ
回路に出力されるデータの何れかについて、動作モード
に応じて当該フリップフロップ回路からの出力を阻止す
ると共に、通常モード時に、前記後段に接続されたフリ
ップフロップ回路へのデータ出力を阻止するゲート回路
（例えば後述するゲート回路２５０，２６０に相当する
構成要素）を備えたことを特徴とする。
【００１７】この構成によれば、動作モードに応じて、
当該フリップフロップ回路からのデータ出力が適応的に
阻止される。この阻止の対象とされるデータとしては、
例えば通常モード時やスキャンパステストのシフトモー
ド時などにおいて無用なデータが選択される。
当該フリップフロップ回路からのデータ出力が適応的に
阻止される。この阻止の対象とされるデータとしては、
例えば通常モード時やスキャンパステストのシフトモー
ド時などにおいて無用なデータが選択される。
【００１８】例えば、通常モード時には、スキャン用の
データが無用であり、このスキャン用のデータについて
の出力が阻止の対象とされる。この場合、スキャン用の
データを入力する次段のフリップフロップ回路の動作電
流や、このデータを出力する際の出力負荷を駆動するた
めの電流を抑制することができる。また、スキャンパス
テストのシフトモード時には、正規のデータが無用であ
り、この正規のデータについての出力が阻止の対象とさ
れる。この場合、正規のデータを入力する被テスト回路
の動作が抑えられ、この被テスト回路で発生する動作電
流を抑制することができる。
データが無用であり、このスキャン用のデータについて
の出力が阻止の対象とされる。この場合、スキャン用の
データを入力する次段のフリップフロップ回路の動作電
流や、このデータを出力する際の出力負荷を駆動するた
めの電流を抑制することができる。また、スキャンパス
テストのシフトモード時には、正規のデータが無用であ
り、この正規のデータについての出力が阻止の対象とさ
れる。この場合、正規のデータを入力する被テスト回路
の動作が抑えられ、この被テスト回路で発生する動作電
流を抑制することができる。
【００１９】また、例えば、シフトモード時に、各フリ
ップフロップ回路から被テスト回路に出力されるデータ
を阻止の対象とすることにより、各フリップフロップ回
路のイベントが被テスト回路側に伝搬されることがなく
なる。したがって、このフリップフロップ回路が組み込
まれた集積回路のシミュレーションを行う場合、各フリ
ップフロップ回路にデータを取り込む過程（シフトイ
ン）や、各フリップフロップ回路からデータを取り出す
過程（シフトアウト）において、被テスト回路における
無用なイベントが伝搬されることがなくなり、動作解析
に要するシミュレーション時間を短縮することが可能と
なる。
ップフロップ回路から被テスト回路に出力されるデータ
を阻止の対象とすることにより、各フリップフロップ回
路のイベントが被テスト回路側に伝搬されることがなく
なる。したがって、このフリップフロップ回路が組み込
まれた集積回路のシミュレーションを行う場合、各フリ
ップフロップ回路にデータを取り込む過程（シフトイ
ン）や、各フリップフロップ回路からデータを取り出す
過程（シフトアウト）において、被テスト回路における
無用なイベントが伝搬されることがなくなり、動作解析
に要するシミュレーション時間を短縮することが可能と
なる。
【００２０】もちろん全ての動作モードについて、無用
なデータ出力を阻止するようにしてもよい。このように
動作モードに応じて適応的にデータ出力を阻止すること
により、無用な回路上の動作が抑制され、動作電流が低
減される。
なデータ出力を阻止するようにしてもよい。このように
動作モードに応じて適応的にデータ出力を阻止すること
により、無用な回路上の動作が抑制され、動作電流が低
減される。
【００２１】前記フリップフロップ回路において、前記
ゲート回路（例えば後述するゲート回路２３０に相当す
る構成要素）は、前記スキャン用のデータを各フリップ
フロップ回路にシフトさせるシフトモード時に、前記被
テスト回路へのデータ出力を阻止することを特徴とす
る。この構成によれば、正規のデータについての出力が
阻止されるので、この正規のデータを入力する被テスト
回路の動作が抑えられ、動作電流を有効に抑制すること
ができる。
ゲート回路（例えば後述するゲート回路２３０に相当す
る構成要素）は、前記スキャン用のデータを各フリップ
フロップ回路にシフトさせるシフトモード時に、前記被
テスト回路へのデータ出力を阻止することを特徴とす
る。この構成によれば、正規のデータについての出力が
阻止されるので、この正規のデータを入力する被テスト
回路の動作が抑えられ、動作電流を有効に抑制すること
ができる。
【００２２】
【００２３】
【００２４】前記フリップフロップ回路において、前記
ゲート回路（例えば後述するゲート回路２３０，２５
０，２６０に相当する構成要素）は、前記データ出力を
阻止する際に、論理値が固定されたデータを出力するこ
とを特徴とする。この構成によれば、データの出力が阻
止されても、このデータを入力の対象とする回路の入力
状態が不定とならない。したがって、出力が阻止された
データを入力の対象とする回路を安定な状態に維持する
ことができる。
ゲート回路（例えば後述するゲート回路２３０，２５
０，２６０に相当する構成要素）は、前記データ出力を
阻止する際に、論理値が固定されたデータを出力するこ
とを特徴とする。この構成によれば、データの出力が阻
止されても、このデータを入力の対象とする回路の入力
状態が不定とならない。したがって、出力が阻止された
データを入力の対象とする回路を安定な状態に維持する
ことができる。
【００２５】前記フリップフロップ回路において、前記
ゲート回路は、当該フリップフロップ回路に保持された
データを入力して該データに応じたデータを出力すると
共に前記動作モードに応じて出力インピーダンス状態が
制御されるトライステート回路（例えば後述するトライ
ステート回路２７０に相当する構成要素）と、前記トラ
イステート回路から出力されたデータを保持するデータ
保持回路（例えば後述するデータ保持回路２８０に相当
する構成要素）とを有することを特徴とする。
ゲート回路は、当該フリップフロップ回路に保持された
データを入力して該データに応じたデータを出力すると
共に前記動作モードに応じて出力インピーダンス状態が
制御されるトライステート回路（例えば後述するトライ
ステート回路２７０に相当する構成要素）と、前記トラ
イステート回路から出力されたデータを保持するデータ
保持回路（例えば後述するデータ保持回路２８０に相当
する構成要素）とを有することを特徴とする。
【００２６】この構成によれば、動作モードに応じてト
ライステート回路がハイインピーダンス状態となり、デ
ータの出力が阻止される。このとき、データの出力が阻
止された時点で出力されていたデータがデータ保持回路
に保持される。つまり、データの出力が阻止される場
合、その直前に出力されていたデータが維持されて出力
される。したがって、データの出力を阻止することに起
因して、このデータを入力する回路が動作することがな
く、動作電流が発生しない。
ライステート回路がハイインピーダンス状態となり、デ
ータの出力が阻止される。このとき、データの出力が阻
止された時点で出力されていたデータがデータ保持回路
に保持される。つまり、データの出力が阻止される場
合、その直前に出力されていたデータが維持されて出力
される。したがって、データの出力を阻止することに起
因して、このデータを入力する回路が動作することがな
く、動作電流が発生しない。
【００２７】
【００２８】
【００２９】
【００３０】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。なお、各図におい
て、共通する要素には同一符号を付し、その説明を適宜
省略する。
て、図面を参照して詳細に説明する。なお、各図におい
て、共通する要素には同一符号を付し、その説明を適宜
省略する。
【００３１】＜実施の形態１＞図１に、この発明の実施
の形態１にかかるフリップフロップ回路が組み込まれた
集積回路の構成例を示す。図１において、集積回路３０
０は、いわゆるスキャンパステスト( Scan path test )
が可能なように構成されたものであって、所定の機能を
有する論理回路を実現するための組み合わせ回路１０−
１〜１０−３と、これら組み合わせ回路の間に配置され
た複数のスキャンパステスト用のフリップフロップ回路
２００−１〜２００−ｉ，２００−ｊ〜２００−ｎ
（ｎ：任意の自然数）とを含んで構成される。
の形態１にかかるフリップフロップ回路が組み込まれた
集積回路の構成例を示す。図１において、集積回路３０
０は、いわゆるスキャンパステスト( Scan path test )
が可能なように構成されたものであって、所定の機能を
有する論理回路を実現するための組み合わせ回路１０−
１〜１０−３と、これら組み合わせ回路の間に配置され
た複数のスキャンパステスト用のフリップフロップ回路
２００−１〜２００−ｉ，２００−ｊ〜２００−ｎ
（ｎ：任意の自然数）とを含んで構成される。
【００３２】組み合わせ回路１０−１〜１０−３は、外
部からデータＤＩを入力して演算し、所望のデータＤＯ
を出力するように構成される。フリップフロップ回路２
０−１〜２０−ｎは、通常モード時には集積回路３００
の一部として機能して正規のデータを保持し、またスキ
ャンパステストモード時にはスキャン用のデータを保持
するものである。
部からデータＤＩを入力して演算し、所望のデータＤＯ
を出力するように構成される。フリップフロップ回路２
０−１〜２０−ｎは、通常モード時には集積回路３００
の一部として機能して正規のデータを保持し、またスキ
ャンパステストモード時にはスキャン用のデータを保持
するものである。
【００３３】このスキャン用のデータとしては、テスト
対象の回路に入力されるデータと、テスト対象の回路か
ら出力されたデータとがある。前者の入力データとして
のスキャン用のデータは、テスト内容に応じて予め決定
されたビット列から構成されたものであって、シフトイ
ンデータＳＩとして外部から集積回路３００に順次入力
されて、フリップフロップ回路２００−１〜２００−ｎ
に取り込まれる（シフトイン）。また、後者の出力デー
タとしてのスキャン用のデータは、テスト対象の組み合
わせ回路１０−１〜１０−３の動作により生成されてフ
リップフロップ回路２００−１〜２００−ｎにキャプチ
ャにより取り込まれたものであって、シフトアウトデー
タＳＯとして集積回路３００から外部に順次出力され
る。
対象の回路に入力されるデータと、テスト対象の回路か
ら出力されたデータとがある。前者の入力データとして
のスキャン用のデータは、テスト内容に応じて予め決定
されたビット列から構成されたものであって、シフトイ
ンデータＳＩとして外部から集積回路３００に順次入力
されて、フリップフロップ回路２００−１〜２００−ｎ
に取り込まれる（シフトイン）。また、後者の出力デー
タとしてのスキャン用のデータは、テスト対象の組み合
わせ回路１０−１〜１０−３の動作により生成されてフ
リップフロップ回路２００−１〜２００−ｎにキャプチ
ャにより取り込まれたものであって、シフトアウトデー
タＳＯとして集積回路３００から外部に順次出力され
る。
【００３４】集積回路３００には、図示しないＡＴＧ(A
utomatic Test Generator)が組み込まれており、このＡ
ＴＧを制御するためのＡＴＧモードコントロール信号Ａ
ＭＣや、スキャン用のデータをフリップフロップ回路１
０−１〜１０−ｎに取り込むためのスキャンモードコン
トロール信号ＳＭＣ、フリップフロップ回路１０−１〜
１０−ｎを駆動するための後述するクロックＳＣＮ，Ｓ
Ｃ１，ＳＣ２など、各種の制御信号が外部から入力され
る。
utomatic Test Generator)が組み込まれており、このＡ
ＴＧを制御するためのＡＴＧモードコントロール信号Ａ
ＭＣや、スキャン用のデータをフリップフロップ回路１
０−１〜１０−ｎに取り込むためのスキャンモードコン
トロール信号ＳＭＣ、フリップフロップ回路１０−１〜
１０−ｎを駆動するための後述するクロックＳＣＮ，Ｓ
Ｃ１，ＳＣ２など、各種の制御信号が外部から入力され
る。
【００３５】図２にフリップフロップ回路２００として
示すように、スキャンパステスト用のフリップフロップ
回路２００−１〜２００−ｎのそれぞれには、正規の入
力データＤ、正規の出力データＱ，Ｑｂ、クロックＳＣ
Ｎ，ＳＣ１，ＳＣ２、スキャンモードコントロール信号
ＳＭＣ、ＡＴＧモードコントロール信号ＡＭＣ、スキャ
ン用の入力データＳＩＮ、スキャン用の出力データＳＯ
Ｔの各端子が設けられている。フリップフロップ回路２
０−１〜２０−ｎのそれぞれは、スキャン用の入力デー
タＳＩＮとして前段側のフリップフロップ回路の出力デ
ータＳＯＴを入力して従属接続されると共に、一方側に
隣接する組み合わせ回路（例えば組み合わせ回路１０−
１）から正規のデータＤを入力し、他方側に隣接する組
み合わせ回路（例えば組み合わせ回路１０−２）に正規
のデータＱ，Ｑｂを出力する。
示すように、スキャンパステスト用のフリップフロップ
回路２００−１〜２００−ｎのそれぞれには、正規の入
力データＤ、正規の出力データＱ，Ｑｂ、クロックＳＣ
Ｎ，ＳＣ１，ＳＣ２、スキャンモードコントロール信号
ＳＭＣ、ＡＴＧモードコントロール信号ＡＭＣ、スキャ
ン用の入力データＳＩＮ、スキャン用の出力データＳＯ
Ｔの各端子が設けられている。フリップフロップ回路２
０−１〜２０−ｎのそれぞれは、スキャン用の入力デー
タＳＩＮとして前段側のフリップフロップ回路の出力デ
ータＳＯＴを入力して従属接続されると共に、一方側に
隣接する組み合わせ回路（例えば組み合わせ回路１０−
１）から正規のデータＤを入力し、他方側に隣接する組
み合わせ回路（例えば組み合わせ回路１０−２）に正規
のデータＱ，Ｑｂを出力する。
【００３６】ここで、入力データＤは、例えば組み合わ
せ回路１００−１からフリップフロップ回路２００−ｉ
に入力されるデータ信号であり、出力データＱ，Ｑｂ
は、例えばフリップフロップ回路１００−ｉから組み合
わせ回路１００−２に出力されるデータ信号である。ク
ロックＳＣＮは、通常の動作モード時や、スキャンパス
テストでテスト対象の回路を動作させる回路動作モード
時に各フリップフロップ回路を駆動するためのクロック
信号であり、クロックＳＣ１，ＳＣ２はスキャンパステ
ストのシフトモード時に各フリップフロップ回路を駆動
するためのクロック信号である。
せ回路１００−１からフリップフロップ回路２００−ｉ
に入力されるデータ信号であり、出力データＱ，Ｑｂ
は、例えばフリップフロップ回路１００−ｉから組み合
わせ回路１００−２に出力されるデータ信号である。ク
ロックＳＣＮは、通常の動作モード時や、スキャンパス
テストでテスト対象の回路を動作させる回路動作モード
時に各フリップフロップ回路を駆動するためのクロック
信号であり、クロックＳＣ１，ＳＣ２はスキャンパステ
ストのシフトモード時に各フリップフロップ回路を駆動
するためのクロック信号である。
【００３７】また、スキャンモードコントロール信号Ｓ
ＭＣは、スキャンパステストで各フリップフロップ回路
にデータをシフトインさせるためのシフトモードを規定
する制御信号であり、通常時にはロウレベルに設定さ
れ、スキャンパステストであって且つシフトモードのと
きにハイレベルに設定される信号である。入力データＳ
ＩＮは、前段側に接続されたフリップフロップ回路から
入力されるスキャン用のデータ信号である。出力信号Ｓ
ＯＴは、後段側に接続されたフリップフロップ回路に出
力されるスキャン用のデータ信号である。
ＭＣは、スキャンパステストで各フリップフロップ回路
にデータをシフトインさせるためのシフトモードを規定
する制御信号であり、通常時にはロウレベルに設定さ
れ、スキャンパステストであって且つシフトモードのと
きにハイレベルに設定される信号である。入力データＳ
ＩＮは、前段側に接続されたフリップフロップ回路から
入力されるスキャン用のデータ信号である。出力信号Ｓ
ＯＴは、後段側に接続されたフリップフロップ回路に出
力されるスキャン用のデータ信号である。
【００３８】図３に、フリップフロップ回路２００（２
００−１〜２００−ｎ）の具体的な構成を示す。このフ
リップフロップ回路２００は、マスタラッチ部２１０
と、スレーブラッチ部２２０と、この実施の形態１の特
徴部をなすゲート回路２３０とから構成される。ここ
で、マスタラッチ部２１０は、インバータ２１０１〜２
１０３と、トランジスタ２１０４〜２１１１とから構成
される。ここで、インバータ２１０１の入力部には正規
の入力データＤが与えられ、この出力はトランスファゲ
ートＴＧ１を介してインバータ２１０２の入力部に与え
られる。インバータ２１０２の出力はインバータ２１０
３の入力部に与えられ、この出力はトランスファゲート
ＴＧ２，ＴＧ３を介して上述のインバータの入力部に戻
される。
００−１〜２００−ｎ）の具体的な構成を示す。このフ
リップフロップ回路２００は、マスタラッチ部２１０
と、スレーブラッチ部２２０と、この実施の形態１の特
徴部をなすゲート回路２３０とから構成される。ここ
で、マスタラッチ部２１０は、インバータ２１０１〜２
１０３と、トランジスタ２１０４〜２１１１とから構成
される。ここで、インバータ２１０１の入力部には正規
の入力データＤが与えられ、この出力はトランスファゲ
ートＴＧ１を介してインバータ２１０２の入力部に与え
られる。インバータ２１０２の出力はインバータ２１０
３の入力部に与えられ、この出力はトランスファゲート
ＴＧ２，ＴＧ３を介して上述のインバータの入力部に戻
される。
【００３９】つまり、インバータ２１０２，２１０３、
およびトランスファゲートＴＧ２，ＴＧ３により閉ルー
プが形成され、インバータ２１０２とインバータ２１０
３とをクロスカップルさせたフリップフロップが形成さ
れる。また、スキャン用の入力データＳＩＮはトランス
ファゲートＴＧ４を介してトランスファゲートＴＧ２と
ＴＧ３との接続点に与えられる。
およびトランスファゲートＴＧ２，ＴＧ３により閉ルー
プが形成され、インバータ２１０２とインバータ２１０
３とをクロスカップルさせたフリップフロップが形成さ
れる。また、スキャン用の入力データＳＩＮはトランス
ファゲートＴＧ４を介してトランスファゲートＴＧ２と
ＴＧ３との接続点に与えられる。
【００４０】トランスファゲートＴＧ１は、信号ＰＯ２
により導通制御されるｐ型トランジスタ２１０４と、信
号ＰＯ１により導通制御されるｎ型トランジスタ２１０
５とから構成され、トランスファゲートＴＧ３は、信号
ＰＯ１により導通制御されるｐ型トランジスタ２１０６
と、信号ＰＯ２により導通制御されるｎ型トランジスタ
２１０７とから構成される。トランスファゲートＴＧ２
は、クロックＳＣ１により導通制御されるｐ型トランジ
スタ２１０８と、信号ＰＯ３により導通制御されるｎ型
トランジスタ２１０９とから構成され、トランスファゲ
ートＴＧ４は、信号ＰＯ３により導通制御されるｐ型ト
ランジスタ２１１０と、クロックＳＣ１により導通制御
されるｎ型トランジスタ２１１１とから構成される。
により導通制御されるｐ型トランジスタ２１０４と、信
号ＰＯ１により導通制御されるｎ型トランジスタ２１０
５とから構成され、トランスファゲートＴＧ３は、信号
ＰＯ１により導通制御されるｐ型トランジスタ２１０６
と、信号ＰＯ２により導通制御されるｎ型トランジスタ
２１０７とから構成される。トランスファゲートＴＧ２
は、クロックＳＣ１により導通制御されるｐ型トランジ
スタ２１０８と、信号ＰＯ３により導通制御されるｎ型
トランジスタ２１０９とから構成され、トランスファゲ
ートＴＧ４は、信号ＰＯ３により導通制御されるｐ型ト
ランジスタ２１１０と、クロックＳＣ１により導通制御
されるｎ型トランジスタ２１１１とから構成される。
【００４１】後述するように、これらトランスファゲー
トＴＧ１とトランスファゲートＴＧ３とが相補的に導通
するように、信号ＰＯ１，ＰＯ２がクロックＳＣＮから
生成され、トランスファゲートＴＧ２とトランスファゲ
ートＴＧ４とが相補的に導通するように、クロックＳＣ
１からＰＯ３が生成される。インバータ２１０２の出力
がこのマスタラッチ部２１０の出力とされる。
トＴＧ１とトランスファゲートＴＧ３とが相補的に導通
するように、信号ＰＯ１，ＰＯ２がクロックＳＣＮから
生成され、トランスファゲートＴＧ２とトランスファゲ
ートＴＧ４とが相補的に導通するように、クロックＳＣ
１からＰＯ３が生成される。インバータ２１０２の出力
がこのマスタラッチ部２１０の出力とされる。
【００４２】次に、スレーブラッチ部２２０は、インバ
ータ２２０１，２２０２と、トランジスタ２２０３〜２
２０６とから構成される。ここで、インバータ２２０１
の入力部にはトランスファゲートＴＧ５を介してマスタ
ラッチ部２１０の出力（インバータ２１０２の出力）が
与えられ、この出力はインバータ２２０２の入力部に与
えられる。インバータ２２０２の出力はトランスファゲ
ートＴＧ６を介して上述のインバータ２２０１の入力部
に戻される。つまり、インバータ２２０１，２２０２、
およびトランスファゲートＴＧ６により閉ループが形成
され、インバータ２２０１とインバータ２２０２とがク
ロスカップルされてフリップフロップが形成される。
ータ２２０１，２２０２と、トランジスタ２２０３〜２
２０６とから構成される。ここで、インバータ２２０１
の入力部にはトランスファゲートＴＧ５を介してマスタ
ラッチ部２１０の出力（インバータ２１０２の出力）が
与えられ、この出力はインバータ２２０２の入力部に与
えられる。インバータ２２０２の出力はトランスファゲ
ートＴＧ６を介して上述のインバータ２２０１の入力部
に戻される。つまり、インバータ２２０１，２２０２、
およびトランスファゲートＴＧ６により閉ループが形成
され、インバータ２２０１とインバータ２２０２とがク
ロスカップルされてフリップフロップが形成される。
【００４３】また、トランスファゲートＴＧ５は、信号
ＣＢにより導通制御されるｐ型トランジスタ２２０３
と、信号Ｃにより導通制御されるｎ型トランジスタ２２
０４とから構成され、トランスファゲートＴＧ６は、信
号Ｃにより導通制御されるｐ型トランジスタ２２０５
と、信号ＣＢにより導通制御されるｎ型トランジスタ２
２０６とから構成される。後述するように、これらトラ
ンスファゲートＴＧ５とトランスファゲートＴＧ６とが
相補的に導通するように、信号ＣＢ，ＣがクロックＳＣ
Ｎ，ＳＣ２から生成される。インバータ２２０１の出力
信号Ｓ２２０１およびインバータ２２０２の出力信号Ｓ
２２０１がこのスレーブラッチ部２２０の相補出力とし
て、後段のゲート回路２３０に与えられる。
ＣＢにより導通制御されるｐ型トランジスタ２２０３
と、信号Ｃにより導通制御されるｎ型トランジスタ２２
０４とから構成され、トランスファゲートＴＧ６は、信
号Ｃにより導通制御されるｐ型トランジスタ２２０５
と、信号ＣＢにより導通制御されるｎ型トランジスタ２
２０６とから構成される。後述するように、これらトラ
ンスファゲートＴＧ５とトランスファゲートＴＧ６とが
相補的に導通するように、信号ＣＢ，ＣがクロックＳＣ
Ｎ，ＳＣ２から生成される。インバータ２２０１の出力
信号Ｓ２２０１およびインバータ２２０２の出力信号Ｓ
２２０１がこのスレーブラッチ部２２０の相補出力とし
て、後段のゲート回路２３０に与えられる。
【００４４】次に、ゲート回路２３０は、スキャン用の
データを各フリップフロップ回路にシフトさせるシフト
モード時に、集積回路３００（組み合わせ回路）へのデ
ータ出力を阻止するためのものであって、否定的論理和
（ＮＯＲ）２３０１，２３０２から構成される。ここ
で、否定的論理和２３０１の一方の入力部にはシフトモ
ードコントロール信号ＳＭＣが与えられ、他方の入力部
にはスレーブラッチ部２２０２のインバータ２２０１の
出力Ｓ２２０１が与えられ、この否定的論理和２３０１
から正規の出力信号Ｑ（正論理出力）が出力される。ま
た、否定的論理和２３０２の一方の入力部には同じくシ
フトモードコントロール信号ＳＭＣが与えられ、他方の
入力部にはスレーブラッチ部２２０２のインバータ２２
０２の出力Ｓ２２０２が与えられ、この否定的論理和２
３０２から正規の出力信号Ｑｂ（負論理出力）が出力さ
れる。
データを各フリップフロップ回路にシフトさせるシフト
モード時に、集積回路３００（組み合わせ回路）へのデ
ータ出力を阻止するためのものであって、否定的論理和
（ＮＯＲ）２３０１，２３０２から構成される。ここ
で、否定的論理和２３０１の一方の入力部にはシフトモ
ードコントロール信号ＳＭＣが与えられ、他方の入力部
にはスレーブラッチ部２２０２のインバータ２２０１の
出力Ｓ２２０１が与えられ、この否定的論理和２３０１
から正規の出力信号Ｑ（正論理出力）が出力される。ま
た、否定的論理和２３０２の一方の入力部には同じくシ
フトモードコントロール信号ＳＭＣが与えられ、他方の
入力部にはスレーブラッチ部２２０２のインバータ２２
０２の出力Ｓ２２０２が与えられ、この否定的論理和２
３０２から正規の出力信号Ｑｂ（負論理出力）が出力さ
れる。
【００４５】ここで、これら否定的論理和２３０１，２
３０２から構成されるゲート回路２３０は、シフトモー
ドコントロール信号ＳＭＣがロウレベルのとき（すなわ
ち回路動作モード時）、スレーブラッチ部２２０から出
力される信号Ｓ２２０１，Ｓ２２０２を反転させて正規
の出力データＱ，Ｑｂを出力する。また、シフトモード
コントロール信号ＳＭＣがハイレベルのとき（すまわち
スキャンパステストのシフトモード時）、出力データ
Ｑ，Ｑｂとして論理値がロウレベルに固定されたデータ
を出力する。つまり、ゲート回路２３０は、集積回路へ
の出力データＱ，Ｑｂについて、スキャンパステストの
動作モードに応じて当該フリップフロップ回路２００か
らの出力を阻止するものとして機能する。
３０２から構成されるゲート回路２３０は、シフトモー
ドコントロール信号ＳＭＣがロウレベルのとき（すなわ
ち回路動作モード時）、スレーブラッチ部２２０から出
力される信号Ｓ２２０１，Ｓ２２０２を反転させて正規
の出力データＱ，Ｑｂを出力する。また、シフトモード
コントロール信号ＳＭＣがハイレベルのとき（すまわち
スキャンパステストのシフトモード時）、出力データ
Ｑ，Ｑｂとして論理値がロウレベルに固定されたデータ
を出力する。つまり、ゲート回路２３０は、集積回路へ
の出力データＱ，Ｑｂについて、スキャンパステストの
動作モードに応じて当該フリップフロップ回路２００か
らの出力を阻止するものとして機能する。
【００４６】次に、図４に上述の信号ＰＯ１，ＰＯ２，
ＰＯ３，ＣＢ，Ｃを生成するための信号生成回路２４０
の構成例を示す。この信号生成回路２４０は、インバー
タ２４０１〜２４０４、否定的論理積（ＮＡＮＤ）２４
０５から構成される。ここで、インバータ２４０１の入
力部には外部からのクロックＳＣＮが与えられ、その出
力は信号ＰＯ１とされる。このインバータ２４０１の出
力はインバータ２４０２の入力部に与えられ、この出力
は信号ＰＯ２とされる。つまり、クロックＳＣＮから相
補的な信号ＰＯ１，ＰＯ２が生成される。
ＰＯ３，ＣＢ，Ｃを生成するための信号生成回路２４０
の構成例を示す。この信号生成回路２４０は、インバー
タ２４０１〜２４０４、否定的論理積（ＮＡＮＤ）２４
０５から構成される。ここで、インバータ２４０１の入
力部には外部からのクロックＳＣＮが与えられ、その出
力は信号ＰＯ１とされる。このインバータ２４０１の出
力はインバータ２４０２の入力部に与えられ、この出力
は信号ＰＯ２とされる。つまり、クロックＳＣＮから相
補的な信号ＰＯ１，ＰＯ２が生成される。
【００４７】また、否定的論理積２４０５の一方の入力
部には、上述のクロックＳＣＮが与えられ、他方の入力
部には外部からのクロックＳＣ２が与えられ、この出力
は信号ＣＢとされる。また、否定的論理積２４０５の出
力はインバータ２４０３の入力部に与えられ、この出力
は信号Ｃとされる。つまり、クロックＳＣＮ，ＳＣ２か
ら相補的な信号ＣＢ，Ｃが生成される。さらに、インバ
ータ２４０４の入力部には外部からのクロックＳＣ１が
与えられ、この出力は信号ＰＯ３とされる。つまり、ク
ロックＳＣ１に対して相補的な信号ＰＯ３が生成され
る。
部には、上述のクロックＳＣＮが与えられ、他方の入力
部には外部からのクロックＳＣ２が与えられ、この出力
は信号ＣＢとされる。また、否定的論理積２４０５の出
力はインバータ２４０３の入力部に与えられ、この出力
は信号Ｃとされる。つまり、クロックＳＣＮ，ＳＣ２か
ら相補的な信号ＣＢ，Ｃが生成される。さらに、インバ
ータ２４０４の入力部には外部からのクロックＳＣ１が
与えられ、この出力は信号ＰＯ３とされる。つまり、ク
ロックＳＣ１に対して相補的な信号ＰＯ３が生成され
る。
【００４８】この例では、回路動作モード時には、クロ
ックＳＣ１がロウレベルに固定され、クロックＳＣ２が
ハイレベルに固定された状態で、クロックＳＣＮに基づ
いてマスタラッチ部２１０とスレーブラッチ部２２０が
動作する。このとき、クロックＳＣ１によりトランスフ
ァゲートＴＧ４が非導通状態に制御され、トランスファ
ゲートＴＧ２が導通状態に制御される。また、クロック
ＳＣＮにより、トランスファゲートＴＧ１とトランスフ
ァゲートＴＧ５とが相補的に導通制御され、トランスフ
ァゲートＴＧ３とトランスファゲートＴＧ６とが相補的
に導通制御される。したがって、回路動作モードでは、
正規の入力データＤが入力の対象とされ、マスタラッチ
部２１０とスレーブラッチ部２２０とが、相補的にデー
タの取り込みと保持とを行ない、いわゆるマスタスレー
ブ型のラッチ回路として機能する。
ックＳＣ１がロウレベルに固定され、クロックＳＣ２が
ハイレベルに固定された状態で、クロックＳＣＮに基づ
いてマスタラッチ部２１０とスレーブラッチ部２２０が
動作する。このとき、クロックＳＣ１によりトランスフ
ァゲートＴＧ４が非導通状態に制御され、トランスファ
ゲートＴＧ２が導通状態に制御される。また、クロック
ＳＣＮにより、トランスファゲートＴＧ１とトランスフ
ァゲートＴＧ５とが相補的に導通制御され、トランスフ
ァゲートＴＧ３とトランスファゲートＴＧ６とが相補的
に導通制御される。したがって、回路動作モードでは、
正規の入力データＤが入力の対象とされ、マスタラッチ
部２１０とスレーブラッチ部２２０とが、相補的にデー
タの取り込みと保持とを行ない、いわゆるマスタスレー
ブ型のラッチ回路として機能する。
【００４９】また、シフトモード時には、クロックＳＣ
Ｎがハイレベルに固定された状態で、クロックＳＣ１，
ＳＣ２に基づいてマスタラッチ部２１０とスレーブラッ
チ部２２０が動作する。このとき、クロックＳＣＮによ
りトランスファゲートＴＧ１が非導通状態に制御され
る。また、クロックＳＣ１によりマスタラッチ部２１０
のデータの取り込みと保持とが制御され、クロックＳＣ
２によりスレーブラッチ部２２０のデータの取り込みと
保持とが制御される。したがって、このシフトモードで
は、前段側の接続されたフリップフロップ回路からのス
キャン用のデータＳＩＮが入力の対象とされ、マスタラ
ッチ部２１０とスレーブラッチ部２２０とが、それぞれ
クロックＳＣ１とクロックＳＣ２とに基づいて動作す
る。
Ｎがハイレベルに固定された状態で、クロックＳＣ１，
ＳＣ２に基づいてマスタラッチ部２１０とスレーブラッ
チ部２２０が動作する。このとき、クロックＳＣＮによ
りトランスファゲートＴＧ１が非導通状態に制御され
る。また、クロックＳＣ１によりマスタラッチ部２１０
のデータの取り込みと保持とが制御され、クロックＳＣ
２によりスレーブラッチ部２２０のデータの取り込みと
保持とが制御される。したがって、このシフトモードで
は、前段側の接続されたフリップフロップ回路からのス
キャン用のデータＳＩＮが入力の対象とされ、マスタラ
ッチ部２１０とスレーブラッチ部２２０とが、それぞれ
クロックＳＣ１とクロックＳＣ２とに基づいて動作す
る。
【００５０】このように、スキャンパステストモード時
にマスタラッチ部２１０とスレーブラッチ部２２０と
を、異なるクロックで動作させる理由は、シフトモード
におけるデータのシフトミスを防止するためである。つ
まり、従属接続された複数のスキャンパステスト用のフ
リップフロップ回路のすべてに共通にクロック信号を供
給する場合、このクロック信号の配線負荷が極めて大き
くなり、クロック信号のスキューが著しく悪化する。ク
ロック信号のスキューが悪化すると、各フリップフロッ
プ回路において、マスタラッチ部とスレーブラッチ部と
で、データの取り込み期間が重複する場合が起こる。こ
の場合、スレーブラッチ部に保持されたデータが破壊さ
れ、スキャン用のデータのシフトミスが発生する。これ
を防ぐためには、上述のように、マスタラッチ部が保持
状態に移行した後に時間的な余裕を設けてスレーブラッ
チ部を取り込み状態に制御すればよく、マスタラッチ部
とスレーブラッチ部とを、異なるクロックで動作させれ
ばよい。
にマスタラッチ部２１０とスレーブラッチ部２２０と
を、異なるクロックで動作させる理由は、シフトモード
におけるデータのシフトミスを防止するためである。つ
まり、従属接続された複数のスキャンパステスト用のフ
リップフロップ回路のすべてに共通にクロック信号を供
給する場合、このクロック信号の配線負荷が極めて大き
くなり、クロック信号のスキューが著しく悪化する。ク
ロック信号のスキューが悪化すると、各フリップフロッ
プ回路において、マスタラッチ部とスレーブラッチ部と
で、データの取り込み期間が重複する場合が起こる。こ
の場合、スレーブラッチ部に保持されたデータが破壊さ
れ、スキャン用のデータのシフトミスが発生する。これ
を防ぐためには、上述のように、マスタラッチ部が保持
状態に移行した後に時間的な余裕を設けてスレーブラッ
チ部を取り込み状態に制御すればよく、マスタラッチ部
とスレーブラッチ部とを、異なるクロックで動作させれ
ばよい。
【００５１】以下、この実施の形態１にかかる図３に示
すフリップフロップ回路２００の動作について、図５に
示す波形図を参照しながら、この実施の形態１の特徴部
にかかるゲート回路２３０に着目して説明する。なお、
時刻ｔ１以前の初期状態においては、動作モードとし
て、スキャンパステストの回路動作モード（テスト対象
の回路が動作状態にあるモード）が設定されているもの
とし、したがって、クロックＳＣ１およびクロックＳＣ
２がロウレベルおよびハイレベルにそれぞれ固定され、
クロックＳＣＮに基づきフリップフロップ回路２００が
動作しているものとする。
すフリップフロップ回路２００の動作について、図５に
示す波形図を参照しながら、この実施の形態１の特徴部
にかかるゲート回路２３０に着目して説明する。なお、
時刻ｔ１以前の初期状態においては、動作モードとし
て、スキャンパステストの回路動作モード（テスト対象
の回路が動作状態にあるモード）が設定されているもの
とし、したがって、クロックＳＣ１およびクロックＳＣ
２がロウレベルおよびハイレベルにそれぞれ固定され、
クロックＳＣＮに基づきフリップフロップ回路２００が
動作しているものとする。
【００５２】この初期状態から、動作モードがシフトモ
ード（シフトイン）に設定されると、シフトモードコン
トロール信号ＳＭＣがハイレベルに活性化されると共
に、クロックＳＣＮがハイレベルに固定される。これに
より、クロックＳＣ１，ＳＣ２による制御が可能とな
り、マスタラッチ部２１０に対するスキャン用の入力デ
ータＳＩＮの取り込みが可能な状態となる。また、シフ
トモードコントロール信号ＳＭＣがハイレベルとされる
ので、スレーブラッチ部２２０から出力される信号Ｓ２
２０１，Ｓ２２０２にかかわりなく、ゲート回路２３０
から出力される正規の出力データＱ，Ｑｂが一義的にロ
ウレベルに固定される。これにより、フリップフロップ
回路２００は、正規の出力データＱ，Ｑｂの出力を阻止
した状態で、スキャン用の入力データＳＩＮを取り込ん
で保持し、スキャン用の出力データＳＯＴを出力する。
ード（シフトイン）に設定されると、シフトモードコン
トロール信号ＳＭＣがハイレベルに活性化されると共
に、クロックＳＣＮがハイレベルに固定される。これに
より、クロックＳＣ１，ＳＣ２による制御が可能とな
り、マスタラッチ部２１０に対するスキャン用の入力デ
ータＳＩＮの取り込みが可能な状態となる。また、シフ
トモードコントロール信号ＳＭＣがハイレベルとされる
ので、スレーブラッチ部２２０から出力される信号Ｓ２
２０１，Ｓ２２０２にかかわりなく、ゲート回路２３０
から出力される正規の出力データＱ，Ｑｂが一義的にロ
ウレベルに固定される。これにより、フリップフロップ
回路２００は、正規の出力データＱ，Ｑｂの出力を阻止
した状態で、スキャン用の入力データＳＩＮを取り込ん
で保持し、スキャン用の出力データＳＯＴを出力する。
【００５３】以下、具体的に説明する。時刻ｔ１でシフ
トモードに移行すると、マスタラッチ部２１０のトラン
スファゲートＴＧ１が非導通状態に固定され、トランス
ファゲートＴＧ３が導通状態に固定される。次に、時刻
ｔ１〜時刻ｔ２の期間の前期において、クロックＳＣ１
のパルスにより入力データＳＩＮがマスタラッチ部２１
０に取り込まれる。すなわち、クロックＳＣ１によりト
ランスファゲートＴＧ２，ＴＧ４が一時的に導通状態と
なると、トランスファゲートＴＧ４を介して、前段のフ
リップフロップ回路の出力データ（ＳＯＴ）が、スキャ
ン用の入力データＳＩＮとして取り込まれて、インバー
タ２１０２，２１０３からなるフリップフロップに保持
される。そして、この入力データＳＩＮがインバータ２
１０２により反転されてスレーブラッチ部２２０に出力
される。
トモードに移行すると、マスタラッチ部２１０のトラン
スファゲートＴＧ１が非導通状態に固定され、トランス
ファゲートＴＧ３が導通状態に固定される。次に、時刻
ｔ１〜時刻ｔ２の期間の前期において、クロックＳＣ１
のパルスにより入力データＳＩＮがマスタラッチ部２１
０に取り込まれる。すなわち、クロックＳＣ１によりト
ランスファゲートＴＧ２，ＴＧ４が一時的に導通状態と
なると、トランスファゲートＴＧ４を介して、前段のフ
リップフロップ回路の出力データ（ＳＯＴ）が、スキャ
ン用の入力データＳＩＮとして取り込まれて、インバー
タ２１０２，２１０３からなるフリップフロップに保持
される。そして、この入力データＳＩＮがインバータ２
１０２により反転されてスレーブラッチ部２２０に出力
される。
【００５４】次に、時刻ｔ１〜時刻ｔ２の期間の後期に
おいて、クロックＳＣ２のパルスによりマスタラッチ部
２１０からのデータが、スレーブラッチ部２２０に取り
込まれ、ゲート回路２３０を介して出力データＳＯＴと
して出力される。すなわち、クロックＳＣ２によりトラ
ンスファゲートＴＧ５，ＴＧ６が一時的に導通状態とな
ると、トランスファゲートＴＧ５を介してマスタラッチ
部２１０からデータが取り込まれ、インバータ２２０
１，２２０２からなるフリップフロップに保持される。
そして、インバータ２２０２の出力信号２２０２が、イ
ンバータ２３０２により反転されて、スキャン用の出力
データＳＯＴとして後段のフリップフロップ回路に出力
される。
おいて、クロックＳＣ２のパルスによりマスタラッチ部
２１０からのデータが、スレーブラッチ部２２０に取り
込まれ、ゲート回路２３０を介して出力データＳＯＴと
して出力される。すなわち、クロックＳＣ２によりトラ
ンスファゲートＴＧ５，ＴＧ６が一時的に導通状態とな
ると、トランスファゲートＴＧ５を介してマスタラッチ
部２１０からデータが取り込まれ、インバータ２２０
１，２２０２からなるフリップフロップに保持される。
そして、インバータ２２０２の出力信号２２０２が、イ
ンバータ２３０２により反転されて、スキャン用の出力
データＳＯＴとして後段のフリップフロップ回路に出力
される。
【００５５】このとき、スレーブラッチ部２２０からゲ
ート回路２３０に、相補的な出力信号Ｓ２２０１，Ｓ２
２０２が出力されるが、このゲート回路２３０を構成す
る否定的論理和２３０１，２３０２の出力が、シフトモ
ードコントロール信号ＳＭＣによりロウレベルに固定さ
れ、出力データＱ，Ｑｂの論理値が固定される。このた
め、図５に矢印で示すように、スキャン用の出力データ
ＳＯＴにイベントが発生しても、同図に破線の丸印で示
すように、正規の出力データＱ，Ｑｂにはイベントが発
生しない。したがって、図１において、スキャン用のデ
ータをシフトさせてフリップフロップ回路２００−１〜
２００−ｎに取り込む過程において、各フリップフロッ
プ回路から正規の出力データＱ，Ｑｂを入力する組み合
わせ回路１００−２，１００−３が動作せず、したがっ
てその動作電流が発生しない。
ート回路２３０に、相補的な出力信号Ｓ２２０１，Ｓ２
２０２が出力されるが、このゲート回路２３０を構成す
る否定的論理和２３０１，２３０２の出力が、シフトモ
ードコントロール信号ＳＭＣによりロウレベルに固定さ
れ、出力データＱ，Ｑｂの論理値が固定される。このた
め、図５に矢印で示すように、スキャン用の出力データ
ＳＯＴにイベントが発生しても、同図に破線の丸印で示
すように、正規の出力データＱ，Ｑｂにはイベントが発
生しない。したがって、図１において、スキャン用のデ
ータをシフトさせてフリップフロップ回路２００−１〜
２００−ｎに取り込む過程において、各フリップフロッ
プ回路から正規の出力データＱ，Ｑｂを入力する組み合
わせ回路１００−２，１００−３が動作せず、したがっ
てその動作電流が発生しない。
【００５６】以下、同様にして、時刻ｔ２〜ｔ３の期間
と、時刻ｔ３〜ｔ４の期間において、後続のスキャン用
のデータが順次シフトされて各フリップフロップ回路に
取り込まれる。図５に示す例では、時刻ｔ１〜時刻ｔ４
において、３回にわたってスキャン用のデータをシフト
するものとなっているが、テスト対象の回路に入力され
るべきパターンデータが、各フリップフロップ回路に取
り込まれるまで、入力データのシフトが繰り返し行われ
る。
と、時刻ｔ３〜ｔ４の期間において、後続のスキャン用
のデータが順次シフトされて各フリップフロップ回路に
取り込まれる。図５に示す例では、時刻ｔ１〜時刻ｔ４
において、３回にわたってスキャン用のデータをシフト
するものとなっているが、テスト対象の回路に入力され
るべきパターンデータが、各フリップフロップ回路に取
り込まれるまで、入力データのシフトが繰り返し行われ
る。
【００５７】上述のように、時刻ｔ１〜時刻ｔ４の期間
において、スキャン用の入力データが各フリップフロッ
プ回路にシフトされて、所望のパターンデータが設定さ
れると、次に、動作モードが回路テストモードに設定さ
れ、時刻ｔ４〜時刻ｔ５の期間において、テスト対象の
組み合わせ回路の動作が行われる。すなわち、時刻ｔ４
に、シフトモードコントロール信号ＳＭＣがロウレベル
とされると、ゲート回路２３０の出力データＱ，Ｑｂの
論理値が、スレーブラッチ部２２０から与えられる信号
Ｓ２２０１，Ｓ２２０２のデータに応じたものとなる。
において、スキャン用の入力データが各フリップフロッ
プ回路にシフトされて、所望のパターンデータが設定さ
れると、次に、動作モードが回路テストモードに設定さ
れ、時刻ｔ４〜時刻ｔ５の期間において、テスト対象の
組み合わせ回路の動作が行われる。すなわち、時刻ｔ４
に、シフトモードコントロール信号ＳＭＣがロウレベル
とされると、ゲート回路２３０の出力データＱ，Ｑｂの
論理値が、スレーブラッチ部２２０から与えられる信号
Ｓ２２０１，Ｓ２２０２のデータに応じたものとなる。
【００５８】これにより、各フリップフロップ回路にシ
フトインされたスキャン用の入力データが、出力データ
Ｑ，Ｑｂとして組み合わせ回路１００−２，１００−３
に入力され、これら組み合わせ回路が動作する。この動
作が終了すると、各組み合わせ回路の出力データが各フ
リップフロップ回路に取り込まれる（キャプチャ）。具
体的には、例えば組み合わせ回路１００−２の出力デー
タが、正規の入力データＤとしてフリップフロップ回路
２００−ｊ〜２００−ｎに取り込まれる。
フトインされたスキャン用の入力データが、出力データ
Ｑ，Ｑｂとして組み合わせ回路１００−２，１００−３
に入力され、これら組み合わせ回路が動作する。この動
作が終了すると、各組み合わせ回路の出力データが各フ
リップフロップ回路に取り込まれる（キャプチャ）。具
体的には、例えば組み合わせ回路１００−２の出力デー
タが、正規の入力データＤとしてフリップフロップ回路
２００−ｊ〜２００−ｎに取り込まれる。
【００５９】次に、時刻ｔ５において、再びシフトモー
ド（シフトアウト）に設定されると、今度は、各フリッ
プフロップ回路に取り込まれたデータを外部に読み出す
ための動作が行われる。すなわち、上述の時刻ｔ１〜時
刻ｔ４の期間におけるシフトインの動作と同様にして、
組み合わせ回路から各フリップフロップ回路に取り込ま
れたデータが順次シフトアウトされ、データＳＯとして
集積回路３００から外部に出力される。
ド（シフトアウト）に設定されると、今度は、各フリッ
プフロップ回路に取り込まれたデータを外部に読み出す
ための動作が行われる。すなわち、上述の時刻ｔ１〜時
刻ｔ４の期間におけるシフトインの動作と同様にして、
組み合わせ回路から各フリップフロップ回路に取り込ま
れたデータが順次シフトアウトされ、データＳＯとして
集積回路３００から外部に出力される。
【００６０】以上の動作を要約すると、時刻ｔ１〜時刻
ｔ４の期間において、各フリップフロップ回路にテスト
対象の回路に入力されるべきパターンのデータを外部か
ら設定し、時刻ｔ４〜時刻ｔ５の期間において、各フリ
ップフロップ回路に設定されたデータをテスト対象の回
路に入力して実際に動作させる。そして、時刻ｔ５以後
の期間において、テスト対象の回路の動作の結果として
得られる出力データを再びスキャンパステスト用のフリ
ップフロップ回路を介して外部に出力する。以上によ
り、或るパターンデータに対するスキャンパステストが
終了し、次のパターンデータを設定して同様のテストが
繰り返し行われる。
ｔ４の期間において、各フリップフロップ回路にテスト
対象の回路に入力されるべきパターンのデータを外部か
ら設定し、時刻ｔ４〜時刻ｔ５の期間において、各フリ
ップフロップ回路に設定されたデータをテスト対象の回
路に入力して実際に動作させる。そして、時刻ｔ５以後
の期間において、テスト対象の回路の動作の結果として
得られる出力データを再びスキャンパステスト用のフリ
ップフロップ回路を介して外部に出力する。以上によ
り、或るパターンデータに対するスキャンパステストが
終了し、次のパターンデータを設定して同様のテストが
繰り返し行われる。
【００６１】この実施の形態１によれば、各フリップフ
ロップ回路のデータをシフトする過程において、各フリ
ップフロップ回路からテスト対象の組み合わせ回路に与
えられるデータＱ，Ｑｂの論理値が固定されるので、こ
のデータのシフトに起因して組み合わせ回路が動作する
ことがなくなり、この動作電流が抑制される。また、同
時に動作するインバータやＮＡＮＤ，ＮＯＲなどの論理
ゲート回路の数が少なくなるので、ピーク電流が小さく
なり、これに起因するノイズが大幅に低減できる。この
結果、フリップフロップ回路が誤動作して、スキャン用
データがシフト中に変化してしまうことがなくなる。さ
らに、各フリップフロップ回路のデータをシフトする過
程において、各フリップフロップ回路から組み合わせ回
路にイベントが伝搬されることがなくなるので、この組
み合わせ回路における大規模なイベントの発生を抑える
ことができ、この集積回路３００のシミュレーション時
間を短縮することが可能となる。
ロップ回路のデータをシフトする過程において、各フリ
ップフロップ回路からテスト対象の組み合わせ回路に与
えられるデータＱ，Ｑｂの論理値が固定されるので、こ
のデータのシフトに起因して組み合わせ回路が動作する
ことがなくなり、この動作電流が抑制される。また、同
時に動作するインバータやＮＡＮＤ，ＮＯＲなどの論理
ゲート回路の数が少なくなるので、ピーク電流が小さく
なり、これに起因するノイズが大幅に低減できる。この
結果、フリップフロップ回路が誤動作して、スキャン用
データがシフト中に変化してしまうことがなくなる。さ
らに、各フリップフロップ回路のデータをシフトする過
程において、各フリップフロップ回路から組み合わせ回
路にイベントが伝搬されることがなくなるので、この組
み合わせ回路における大規模なイベントの発生を抑える
ことができ、この集積回路３００のシミュレーション時
間を短縮することが可能となる。
【００６２】＜実施の形態２＞次に、この発明にかかる
実施の形態２を説明する。図６に、この実施の形態２に
かかるフリップフロップ回路の構成を示す。同図に示す
ように、このフリップフロップ回路は、上述の図３に示
す実施の形態１にかかる構成において、ゲート回路２３
０に代えて、通常モード時に、後段に接続されたフリッ
プフロップ回路へのデータ出力を阻止する機能を有する
ゲート回路２５０を備えて構成される。
実施の形態２を説明する。図６に、この実施の形態２に
かかるフリップフロップ回路の構成を示す。同図に示す
ように、このフリップフロップ回路は、上述の図３に示
す実施の形態１にかかる構成において、ゲート回路２３
０に代えて、通常モード時に、後段に接続されたフリッ
プフロップ回路へのデータ出力を阻止する機能を有する
ゲート回路２５０を備えて構成される。
【００６３】すなわち、ゲート回路２５０は、インバー
タ２５０１，２５０２、および否定的論理和２５０３か
ら構成される。ここで、インバータ２５０１の入力部に
は、上述のスレーブラッチ部２２０の出力信号Ｓ２２０
１が与えられ、その出力は出力データＱとされる。イン
バータ２５０２の入力部には、スレーブラッチ部２２０
の出力信号Ｓ２２０２が与えられ、その出力は出力デー
タＱｂとされる。
タ２５０１，２５０２、および否定的論理和２５０３か
ら構成される。ここで、インバータ２５０１の入力部に
は、上述のスレーブラッチ部２２０の出力信号Ｓ２２０
１が与えられ、その出力は出力データＱとされる。イン
バータ２５０２の入力部には、スレーブラッチ部２２０
の出力信号Ｓ２２０２が与えられ、その出力は出力デー
タＱｂとされる。
【００６４】また、否定的論理和２５０３の一方の入力
部には、スレーブラッチ部２２０の出力信号Ｓ２２０２
が与えられ、その他方の入力部には、ＡＴＧモードコン
トロール信号ＡＭＣが与えられ、その出力はスキャン用
の出力データＳＯＴとされるここで、ＡＴＧモードコン
トロール信号ＡＭＣは、前述したように、ＡＴＧ( Auto
matic Test Generator )を制御するための信号であり、
通常モード時にはロウレベルに設定され、スキャンパス
テスト時にはハイレベルに設定される。ここで、スキャ
ンパステストは、実施の形態１で、シフトモード（シフ
トイン）と、回路テスト動作モードと、シフトモード
（シフトアウト）からなる。
部には、スレーブラッチ部２２０の出力信号Ｓ２２０２
が与えられ、その他方の入力部には、ＡＴＧモードコン
トロール信号ＡＭＣが与えられ、その出力はスキャン用
の出力データＳＯＴとされるここで、ＡＴＧモードコン
トロール信号ＡＭＣは、前述したように、ＡＴＧ( Auto
matic Test Generator )を制御するための信号であり、
通常モード時にはロウレベルに設定され、スキャンパス
テスト時にはハイレベルに設定される。ここで、スキャ
ンパステストは、実施の形態１で、シフトモード（シフ
トイン）と、回路テスト動作モードと、シフトモード
（シフトアウト）からなる。
【００６５】このゲート回路２５０によれば、正規の出
力データＱ，Ｑｂは、動作モードにかかわりなく、スレ
ーブラッチ部２２０の出力信号Ｓ２２０１，Ｓ２２０２
に応じて出力される。これに対して、スキャン用の出力
データＳＯＴは、ＡＴＧモードコントロール信号ＡＭＣ
の制御により、通常モード時には強制的にハイレベルに
固定され、スキャンパステスト時にはスレーブラッチ部
２２０の出力信号２２０２に応じたものとなる。
力データＱ，Ｑｂは、動作モードにかかわりなく、スレ
ーブラッチ部２２０の出力信号Ｓ２２０１，Ｓ２２０２
に応じて出力される。これに対して、スキャン用の出力
データＳＯＴは、ＡＴＧモードコントロール信号ＡＭＣ
の制御により、通常モード時には強制的にハイレベルに
固定され、スキャンパステスト時にはスレーブラッチ部
２２０の出力信号２２０２に応じたものとなる。
【００６６】したがって、この実施の形態２によれば、
スキャンパステストにのみ着目すれば、フリップフロッ
プ回路に保持されたデータに応じて、正規の出力信号
Ｑ，Ｑｂとスキャン用の出力信号ＳＯＴとが常に出力さ
れる状態となるが、通常モードでの動作に着目すれば、
通常モードにおいて無用なスキャン用の出力信号ＳＯＴ
がハイレベルに固定された状態となる。これにより、出
力信号ＳＯＴの配線上の負荷を駆動することによる電流
が発生することがなくなり、通常モード時の動作電流が
軽減される。
スキャンパステストにのみ着目すれば、フリップフロッ
プ回路に保持されたデータに応じて、正規の出力信号
Ｑ，Ｑｂとスキャン用の出力信号ＳＯＴとが常に出力さ
れる状態となるが、通常モードでの動作に着目すれば、
通常モードにおいて無用なスキャン用の出力信号ＳＯＴ
がハイレベルに固定された状態となる。これにより、出
力信号ＳＯＴの配線上の負荷を駆動することによる電流
が発生することがなくなり、通常モード時の動作電流が
軽減される。
【００６７】＜実施の形態３＞次に、この発明にかかる
実施の形態３を説明する。図７に、この実施の形態３に
かかるフリップフロップ回路の構成を示す。同図に示す
ように、このフリップフロップ回路は、上述の図３に示
す実施の形態１にかかる構成と、上述の図６に示す実施
の形態２にかかる構成とを組み合わせたものであって、
マスタラッチ部２１０と、スレーブラッチ部２２０と、
この実施の形態３の特徴部をなすゲート回路２６０とを
備えて構成される。このゲート回路２６０は、上述のゲ
ート回路２３０にかかる否定的論理和２３０１，２３０
２と、上述のゲート回路２５０にかかる否定的論理積２
５０３とから構成される。
実施の形態３を説明する。図７に、この実施の形態３に
かかるフリップフロップ回路の構成を示す。同図に示す
ように、このフリップフロップ回路は、上述の図３に示
す実施の形態１にかかる構成と、上述の図６に示す実施
の形態２にかかる構成とを組み合わせたものであって、
マスタラッチ部２１０と、スレーブラッチ部２２０と、
この実施の形態３の特徴部をなすゲート回路２６０とを
備えて構成される。このゲート回路２６０は、上述のゲ
ート回路２３０にかかる否定的論理和２３０１，２３０
２と、上述のゲート回路２５０にかかる否定的論理積２
５０３とから構成される。
【００６８】この実施の形態３にかかるフリップフロッ
プ回路によれば、スキャンパステストのシフトモード時
においては、このフリップフロップ回路に保持されたデ
ータの出力が阻止され、したがって集積回路３００（組
み合わせ回路）への正規の出力データＱ，Ｑｂの出力が
阻止される。また、通常モード時においては、後段側に
接続されたフリップフロップ回路へのスキャン用のデー
タの出力が阻止される。
プ回路によれば、スキャンパステストのシフトモード時
においては、このフリップフロップ回路に保持されたデ
ータの出力が阻止され、したがって集積回路３００（組
み合わせ回路）への正規の出力データＱ，Ｑｂの出力が
阻止される。また、通常モード時においては、後段側に
接続されたフリップフロップ回路へのスキャン用のデー
タの出力が阻止される。
【００６９】したがって、この実施の形態３によれば、
シフトモード時に、各フリップフロップ回路のデータの
シフトに起因して組み合わせ回路が動作することがなく
なり、この動作電流が抑制される。また、通常モードに
着目すれば、通常モードで無用なスキャン用の出力信号
ＳＯＴがハイレベルに固定された状態となり、これによ
り、出力信号ＳＯＴの配線上の負荷を駆動するための電
流などの動作電流が軽減される。さらに、各フリップフ
ロップ回路のデータをシフトする過程において、各フリ
ップフロップ回路から組み合わせ回路にイベントが伝搬
されることがなくなり、シミュレーション時間を短縮す
ることが可能となる。
シフトモード時に、各フリップフロップ回路のデータの
シフトに起因して組み合わせ回路が動作することがなく
なり、この動作電流が抑制される。また、通常モードに
着目すれば、通常モードで無用なスキャン用の出力信号
ＳＯＴがハイレベルに固定された状態となり、これによ
り、出力信号ＳＯＴの配線上の負荷を駆動するための電
流などの動作電流が軽減される。さらに、各フリップフ
ロップ回路のデータをシフトする過程において、各フリ
ップフロップ回路から組み合わせ回路にイベントが伝搬
されることがなくなり、シミュレーション時間を短縮す
ることが可能となる。
【００７０】＜実施の形態４＞次に、この実施の形態４
を説明する。上述の実施の形態１ないし３では、集積回
路へのデータＱ，Ｑｂの出力や、後段に接続されたフリ
ップフロップ回路へのスキャン用のデータＳＯＴの出力
を阻止するためのゲートとして、否定的論理和２３０
１，２３０２や、否定的論理積２５０３などのゲートを
採用し、データ出力を阻止する際に論理値が固定された
データを出力するものとしたが、この実施の形態４で
は、これらのデータ阻止用のゲートに代えて、図８に示
すトライステート回路２７０と、データ保持回路２８０
とからなるデータ阻止用の回路を備え、データの出力が
阻止された時点で出力されていたデータを保持する。こ
の図８に示す例は、上述の否定的論理和２３０１に対応
するものである。
を説明する。上述の実施の形態１ないし３では、集積回
路へのデータＱ，Ｑｂの出力や、後段に接続されたフリ
ップフロップ回路へのスキャン用のデータＳＯＴの出力
を阻止するためのゲートとして、否定的論理和２３０
１，２３０２や、否定的論理積２５０３などのゲートを
採用し、データ出力を阻止する際に論理値が固定された
データを出力するものとしたが、この実施の形態４で
は、これらのデータ阻止用のゲートに代えて、図８に示
すトライステート回路２７０と、データ保持回路２８０
とからなるデータ阻止用の回路を備え、データの出力が
阻止された時点で出力されていたデータを保持する。こ
の図８に示す例は、上述の否定的論理和２３０１に対応
するものである。
【００７１】ここで、トライステート回路２７０は、当
該フリップフロップ回路に保持されたデータを入力して
該データに応じたデータを出力すると共に、動作モード
に応じて出力インピーダンス状態が制御されるように構
成される。また、データ保持回路２８０は、トライステ
ート回路２７０から出力されたデータを保持するように
構成される。
該フリップフロップ回路に保持されたデータを入力して
該データに応じたデータを出力すると共に、動作モード
に応じて出力インピーダンス状態が制御されるように構
成される。また、データ保持回路２８０は、トライステ
ート回路２７０から出力されたデータを保持するように
構成される。
【００７２】具体的には、トライステート回路２７０
は、論理和２７０１、論理積２７０２、ｐ型トランジス
タ２７０３、ｎ型トランジスタ２７０４から構成され
る。論理和２７０１の一方の入力部には、上述のシフト
モードコントロール信号ＳＭＣが与えられ、他方の入力
部には、上述のスレーブラッチ部２２０の出力信号Ｓ２
２０１が与えられる。また、論理積２７０２の一方の入
力部（負論理）には上述のシフトモードコントロール信
号ＳＭＣが与えられ、他方の入力部には、上述のスレー
ブラッチ部２２０の出力信号Ｓ２２０１が与えられる。
は、論理和２７０１、論理積２７０２、ｐ型トランジス
タ２７０３、ｎ型トランジスタ２７０４から構成され
る。論理和２７０１の一方の入力部には、上述のシフト
モードコントロール信号ＳＭＣが与えられ、他方の入力
部には、上述のスレーブラッチ部２２０の出力信号Ｓ２
２０１が与えられる。また、論理積２７０２の一方の入
力部（負論理）には上述のシフトモードコントロール信
号ＳＭＣが与えられ、他方の入力部には、上述のスレー
ブラッチ部２２０の出力信号Ｓ２２０１が与えられる。
【００７３】ｐ型トランジスタ２７０３とｎ型トランジ
スタ２７０４は、ＣＭＯＳインバータを構成しており、
ｐ型トランジスタ２７０３のゲートには、論理和２７０
１の出力が与えられ、ｎ型トランジスタ２７０４のゲー
トには、論理積２７０２の出力が与えられる。このＣＭ
ＯＳインバータの出力は、正規の出力データＱとされ
る。
スタ２７０４は、ＣＭＯＳインバータを構成しており、
ｐ型トランジスタ２７０３のゲートには、論理和２７０
１の出力が与えられ、ｎ型トランジスタ２７０４のゲー
トには、論理積２７０２の出力が与えられる。このＣＭ
ＯＳインバータの出力は、正規の出力データＱとされ
る。
【００７４】また、このＣＭＯＳインバータの出力部に
は、データ保持回路２８０が接続される。このデータ保
持回路２８０は、いわゆるバスホルダーとしての機能を
有するものであって、インバータ２８０１とインバータ
２８０２とをクロスカップルさせて形成されたフリップ
フロップとして構成さており、出力信号Ｑがデータ保持
回路２８０により阻害されないように、インバータ２８
０１の電流駆動能力が適切に設定されている。
は、データ保持回路２８０が接続される。このデータ保
持回路２８０は、いわゆるバスホルダーとしての機能を
有するものであって、インバータ２８０１とインバータ
２８０２とをクロスカップルさせて形成されたフリップ
フロップとして構成さており、出力信号Ｑがデータ保持
回路２８０により阻害されないように、インバータ２８
０１の電流駆動能力が適切に設定されている。
【００７５】なお、図８に示す例では、上述の否定的論
理和２３０１に対応する構成を示したが、否定的論理和
２３０２や、否定的論理積２５０３についても同様の回
路で置き換えればよい。ただし、否定的論理積２５０３
を置換する場合、シフトモードコントロール信号ＳＭＣ
に代えて、ＡＴＧモードコントロール信号ＡＭＣの反転
信号をトライステート回路２７０に入力すればよい。
理和２３０１に対応する構成を示したが、否定的論理和
２３０２や、否定的論理積２５０３についても同様の回
路で置き換えればよい。ただし、否定的論理積２５０３
を置換する場合、シフトモードコントロール信号ＳＭＣ
に代えて、ＡＴＧモードコントロール信号ＡＭＣの反転
信号をトライステート回路２７０に入力すればよい。
【００７６】この実施の形態４によれば、シフトモード
コントロール信号ＳＭＣにより、シフトモード時にトラ
イステート回路がハイインピーダンス状態となり、例え
ば、データＳ２２０１の出力が阻止される。このとき、
データの出力が阻止された時点で出力されていたデータ
がデータ保持回路に保持される。つまり、データの出力
が阻止される際には、その直前に出力されていたデータ
が維持されて出力される。したがって、データの出力を
阻止すること自体に起因して、このデータを入力する回
路が動作することがなく、このことによる動作電流が発
生しない。これにより、イベントの発生を一層有効に抑
制することができ、シミュレーション時間を一層短縮す
ることができる。
コントロール信号ＳＭＣにより、シフトモード時にトラ
イステート回路がハイインピーダンス状態となり、例え
ば、データＳ２２０１の出力が阻止される。このとき、
データの出力が阻止された時点で出力されていたデータ
がデータ保持回路に保持される。つまり、データの出力
が阻止される際には、その直前に出力されていたデータ
が維持されて出力される。したがって、データの出力を
阻止すること自体に起因して、このデータを入力する回
路が動作することがなく、このことによる動作電流が発
生しない。これにより、イベントの発生を一層有効に抑
制することができ、シミュレーション時間を一層短縮す
ることができる。
【００７７】
【００７８】
【００７９】
【００８０】
【００８１】
【００８２】
【００８３】
【００８４】
【００８５】
【００８６】
【００８７】
【００８８】
【００８９】
【００９０】
【００９１】
【００９２】
【００９３】
【００９４】
【００９５】
【００９６】以上、この発明の実施の形態１〜４を説明
したが、この発明は、これらの実施の形態に限られるも
のではなく、この発明の要旨を逸脱しない範囲の設計変
更等があっても本発明に含まれる。例えば、上述の実施
の形態１〜４では、スキャンパステスト用のフリップフ
ロップ回路を駆動するためのクロックの活性状態を制御
することにより、正規の入力データＤとスキャン用の入
力データＳＩＮとを選択してマスタラッチ部２１０に取
り込むものとしたが、これに限定されることなく、例え
ばマルチプレックサを用いて、正規のデータＤとスキャ
ン用のデータＳＩＮとを直接的に選択するものとしても
よい。
したが、この発明は、これらの実施の形態に限られるも
のではなく、この発明の要旨を逸脱しない範囲の設計変
更等があっても本発明に含まれる。例えば、上述の実施
の形態１〜４では、スキャンパステスト用のフリップフ
ロップ回路を駆動するためのクロックの活性状態を制御
することにより、正規の入力データＤとスキャン用の入
力データＳＩＮとを選択してマスタラッチ部２１０に取
り込むものとしたが、これに限定されることなく、例え
ばマルチプレックサを用いて、正規のデータＤとスキャ
ン用のデータＳＩＮとを直接的に選択するものとしても
よい。
【００９７】また、上述の実施の形態１〜３では、ゲー
ト回路２３０，２５０，２６０の構成要素として、否定
的論理和、否定的論理積、インバータを用いたが、これ
に限定されることなく、例えば論理和、論理積、トラン
スファゲート等を用いて構成することも可能であり、フ
リップフロップ回路に保持されたデータの出力を阻止す
る機能を実現できるものであれば、どのような構成であ
ってもよい。
ト回路２３０，２５０，２６０の構成要素として、否定
的論理和、否定的論理積、インバータを用いたが、これ
に限定されることなく、例えば論理和、論理積、トラン
スファゲート等を用いて構成することも可能であり、フ
リップフロップ回路に保持されたデータの出力を阻止す
る機能を実現できるものであれば、どのような構成であ
ってもよい。
【００９８】さらに、上述の実施の形態１〜３では、組
み合わせ回路１００−１，１００−２，１００−３を、
独立したブロックとして図に表現し、これらのブロック
間にスキャンパステスト用のフリップフロップ回路を配
置するものとしたが、これに限定されることなく、スキ
ャンパステスト用のフリップフロップ回路が、組み合わ
せ回路の内部に組み込まれたものであってもよく、この
フリップフロップ回路とテスト対象の回路との接続関係
や配置関係は任意である。
み合わせ回路１００−１，１００−２，１００−３を、
独立したブロックとして図に表現し、これらのブロック
間にスキャンパステスト用のフリップフロップ回路を配
置するものとしたが、これに限定されることなく、スキ
ャンパステスト用のフリップフロップ回路が、組み合わ
せ回路の内部に組み込まれたものであってもよく、この
フリップフロップ回路とテスト対象の回路との接続関係
や配置関係は任意である。
【００９９】さらにまた、上述の実施の形態１〜４で
は、テスト対象として、組み合わせ回路を採用したが、
この発明においては、組み合わせ回路の概念には、例え
ばマクロセルなどのように、ひとまとまりの機能を実現
するための回路ブロック等も含まれ、比較的大規模な回
路も含まれる。
は、テスト対象として、組み合わせ回路を採用したが、
この発明においては、組み合わせ回路の概念には、例え
ばマクロセルなどのように、ひとまとまりの機能を実現
するための回路ブロック等も含まれ、比較的大規模な回
路も含まれる。
【０１００】
【０１０１】
【０１０２】また、図１では、端子からテスト用のデー
タＤＩ，ＳＩを入力して、端子からテスト結果データＤ
Ｏ，ＳＯを出力する例を示したが、スキャン用のフリッ
プフロップ回路をこれらの端子（ＤＩ，ＤＯ）部分に設
けて、全テスト用データをデータＳＩとして入力してデ
ータＳＯを出力するようにしてもよい。このような構成
にすることにより、ウェハテスト（ダイソートテストと
も呼ぶ）時、プローブの数を大幅に低減でき、同時にテ
ストできるチップの数を増加させることができる。
タＤＩ，ＳＩを入力して、端子からテスト結果データＤ
Ｏ，ＳＯを出力する例を示したが、スキャン用のフリッ
プフロップ回路をこれらの端子（ＤＩ，ＤＯ）部分に設
けて、全テスト用データをデータＳＩとして入力してデ
ータＳＯを出力するようにしてもよい。このような構成
にすることにより、ウェハテスト（ダイソートテストと
も呼ぶ）時、プローブの数を大幅に低減でき、同時にテ
ストできるチップの数を増加させることができる。
【０１０３】
【発明の効果】以上説明したように、この発明にかかる
フリップフロップ回路によれば、スキャンパステストの
対象とされる組み合わせ回路（被テスト回路）に出力さ
れるデータおよび後段に接続されたフリップフロップ回
路に出力されるデータの何れかについて、動作モードに
応じて当該フリップフロップ回路からの出力を阻止する
ゲート回路を備えたので、動作モードに応じて適応的に
データ出力を阻止することにより無用な回路上の動作が
抑制され、したがって、スキャンパステストにおける動
作電流を抑えると共に、スキャンパスを用いたシミュレ
ーションに要する時間を短縮することができる。
フリップフロップ回路によれば、スキャンパステストの
対象とされる組み合わせ回路（被テスト回路）に出力さ
れるデータおよび後段に接続されたフリップフロップ回
路に出力されるデータの何れかについて、動作モードに
応じて当該フリップフロップ回路からの出力を阻止する
ゲート回路を備えたので、動作モードに応じて適応的に
データ出力を阻止することにより無用な回路上の動作が
抑制され、したがって、スキャンパステストにおける動
作電流を抑えると共に、スキャンパスを用いたシミュレ
ーションに要する時間を短縮することができる。
【０１０４】また、前記フリップフロップ回路におい
て、前記ゲート回路が、シフトモード時に、組み合わせ
回路（被テスト回路）へのデータ出力を阻止するように
したので、集積回路の動作が抑えられ、その動作電流を
有効に抑制することができる。
て、前記ゲート回路が、シフトモード時に、組み合わせ
回路（被テスト回路）へのデータ出力を阻止するように
したので、集積回路の動作が抑えられ、その動作電流を
有効に抑制することができる。
【０１０５】さらに、前記フリップフロップ回路におい
て、前記ゲート回路が、通常モード時に、後段に接続さ
れたフリップフロップ回路へのデータ出力を阻止するよ
うにしたので、通常モードで、スキャン用のデータにつ
いての出力が阻止され、したがって次段のフリップフロ
ップ回路の動作電流や、データを出力する際の出力負荷
を駆動するための電流を抑制することができる。
て、前記ゲート回路が、通常モード時に、後段に接続さ
れたフリップフロップ回路へのデータ出力を阻止するよ
うにしたので、通常モードで、スキャン用のデータにつ
いての出力が阻止され、したがって次段のフリップフロ
ップ回路の動作電流や、データを出力する際の出力負荷
を駆動するための電流を抑制することができる。
【０１０６】さらにまた、前記フリップフロップ回路に
おいて、前記ゲート回路が、シフトモード時に、集積回
路内の被テスト回路へのデータ出力を阻止すると共に、
通常モード時に、後段に接続されたフリップフロップ回
路へのデータ出力を阻止するようにしたので、正規のデ
ータを入力する被テスト回路の動作と、スキャン用のデ
ータを入力する次段のフリップフロップ回路の動作が抑
制され、一層有効に動作電流を抑制することができる。
おいて、前記ゲート回路が、シフトモード時に、集積回
路内の被テスト回路へのデータ出力を阻止すると共に、
通常モード時に、後段に接続されたフリップフロップ回
路へのデータ出力を阻止するようにしたので、正規のデ
ータを入力する被テスト回路の動作と、スキャン用のデ
ータを入力する次段のフリップフロップ回路の動作が抑
制され、一層有効に動作電流を抑制することができる。
【０１０７】さらにまた、前記フリップフロップ回路に
おいて、前記ゲート回路が、データ出力を阻止する際
に、論理値が固定されたデータを出力するようにしたの
で、出力が阻止されたデータを入力の対象とする回路
を、安定な状態に維持することができる。
おいて、前記ゲート回路が、データ出力を阻止する際
に、論理値が固定されたデータを出力するようにしたの
で、出力が阻止されたデータを入力の対象とする回路
を、安定な状態に維持することができる。
【０１０８】さらにまた、前記フリップフロップ回路に
おいて、前記ゲート回路が、動作モードに応じて出力イ
ンピーダンス状態が制御されるトライステート回路と、
トライステート回路から出力されたデータを保持するデ
ータ保持回路と、を有するので、データの出力を阻止す
ることに起因して、このデータを入力する回路が動作す
ることがなく、その動作電流が発生しない。
おいて、前記ゲート回路が、動作モードに応じて出力イ
ンピーダンス状態が制御されるトライステート回路と、
トライステート回路から出力されたデータを保持するデ
ータ保持回路と、を有するので、データの出力を阻止す
ることに起因して、このデータを入力する回路が動作す
ることがなく、その動作電流が発生しない。
【０１０９】
【０１１０】
【０１１１】
【図１】 この発明の実施の形態１にかかるフリップフ
ロップ回路が組み込まれた集積回路の構成例を示すブロ
ック図である。
ロップ回路が組み込まれた集積回路の構成例を示すブロ
ック図である。
【図２】 この発明の実施の形態１にかかるフリップフ
ロップ回路の接続関係を説明するための図である。
ロップ回路の接続関係を説明するための図である。
【図３】 この発明の実施の形態１にかかるフリップフ
ロップ回路の構成例を示す回路図である。
ロップ回路の構成例を示す回路図である。
【図４】 この発明の実施の形態１にかかるフリップフ
ロップ回路を駆動するためのクロックを生成する信号生
成回路の構成例を示す回路図である。
ロップ回路を駆動するためのクロックを生成する信号生
成回路の構成例を示す回路図である。
【図５】 この発明の実施の形態１にかかるフリップフ
ロップ回路の動作を説明するための波形図である。
ロップ回路の動作を説明するための波形図である。
【図６】 この発明の実施の形態２にかかるフリップフ
ロップ回路の構成例を示す回路図である。
ロップ回路の構成例を示す回路図である。
【図７】 この発明の実施の形態３にかかるフリップフ
ロップ回路の構成例を示す回路図である。
ロップ回路の構成例を示す回路図である。
【図８】 この発明の実施の形態４にかかるトライステ
ート回路とデータ保持回路の構成例を示す回路図であ
る。
ート回路とデータ保持回路の構成例を示す回路図であ
る。
【図９】 従来技術にかかるフリップフロップ回路が組
み込まれた集積回路の構成例を示すブロック図である。
み込まれた集積回路の構成例を示すブロック図である。
【図１０】 従来技術にかかるフリップフロップ回路の
構成例を示す回路図である。
構成例を示す回路図である。
１００−１〜１００−３：組み合わせ回路
２００，２００−１〜２００−ｎ：フリップフロップ回
路（スキャンパステスト用） ２１０：マスタラッチ部 ２２０：スレーブラッチ部 ２３０，２５０，２６０：ゲート回路 ２７０：トライステート回路 ２８０：データ保持回路 ３００：集積回路 ２１０１〜２１０３，２２０１，２２０２，２３０３：
インバータ ２１０４，２１０６，２１０８，２１１０：ｐ型トラン
ジスタ ２１０５，２１０７，２１０９，２１１１：ｎ型トラン
ジスタ ２２０３，２２０５：ｐ型トランジスタ ２２０４，２２０６：ｎ型トランジスタ ２３０１，２３０２：否定的論理和（ＮＯＲ） ２４０１〜２４０４：インバータ ２４０５：否定的論理積（ＮＡＮＤ） ２５０１，２５０２：インバータ ２５０３：否定的論理積（ＮＡＮＤ） ２７０１：論理和（ＯＲ） ２７０２：論理積（ＡＮＤ） ２７０３：ｐ型トランジスタ ２７０４：ｎ型トランジスタ ２８０１，２８０２：インバータＴ Ｇ１〜ＴＧ６：トランスファゲート
路（スキャンパステスト用） ２１０：マスタラッチ部 ２２０：スレーブラッチ部 ２３０，２５０，２６０：ゲート回路 ２７０：トライステート回路 ２８０：データ保持回路 ３００：集積回路 ２１０１〜２１０３，２２０１，２２０２，２３０３：
インバータ ２１０４，２１０６，２１０８，２１１０：ｐ型トラン
ジスタ ２１０５，２１０７，２１０９，２１１１：ｎ型トラン
ジスタ ２２０３，２２０５：ｐ型トランジスタ ２２０４，２２０６：ｎ型トランジスタ ２３０１，２３０２：否定的論理和（ＮＯＲ） ２４０１〜２４０４：インバータ ２４０５：否定的論理積（ＮＡＮＤ） ２５０１，２５０２：インバータ ２５０３：否定的論理積（ＮＡＮＤ） ２７０１：論理和（ＯＲ） ２７０２：論理積（ＡＮＤ） ２７０３：ｐ型トランジスタ ２７０４：ｎ型トランジスタ ２８０１，２８０２：インバータＴ Ｇ１〜ＴＧ６：トランスファゲート
Claims (6)
- 【請求項１】 スキャンパステストの対象とされる集積
回路に他のフリップフロップ回路と従属接続されて組み
込まれ、通常時には正規のデータを保持すると共にスキ
ャンパステスト時にはスキャン用のデータを保持するよ
うに構成されたスキャンパステスト用のフリップフロッ
プ回路であって、 前記集積回路内の被テスト回路に出力されるデータおよ
び後段に接続されたフリップフロップ回路に出力される
データの何れかについて、動作モードに応じて当該フリ
ップフロップ回路からの出力を阻止するゲート回路を備
え、前記ゲート回路は、前記データ出力を阻止する際
に、論理値が固定されたデータを出力することを特徴と
するスキャンパステスト用のフリップフロップ回路。 - 【請求項２】 スキャンパステストの対象とされる集積
回路に他のフリップフロップ回路と従属接続されて組み
込まれ、通常時には正規のデータを保持すると共にスキ
ャンパステスト時にはスキャン用のデータを保持するよ
うに構成されたスキャンパステスト用のフリップフロッ
プ回路であって、 前記集積回路内の被テスト回路に出力されるデータおよ
び後段に接続されたフリップフロップ回路に出力される
データの何れかについて、動作モードに応じて当該フリ
ップフロップ回路からの出力を阻止するゲート回路を備
え、 前記ゲート回路は、 当該フリップフロップ回路に保持されたデータを入力し
て該データに応じたデータを出力すると共に前記動作モ
ードに応じて出力インピーダンス状態が制御されるトラ
イステート回路と、 前記トライステート回路から出力されたデータを保持す
るデータ保持回路と、 を有することを特徴とするスキャンパステスト用のフリ
ップフロップ回路。 - 【請求項３】 スキャンパステストの対象とされる集積
回路に他のフリップフロップ回路と従属接続されて組み
込まれ、通常時には正規のデータを保持すると共にスキ
ャンパステスト時にはスキャン用のデータを保持するよ
うに構成されたスキャンパステスト用のフリップフロッ
プ回路であって、 前記集積回路内の被テスト回路に出力されるデータおよ
び後段に接続されたフリップフロップ回路に出力される
データの何れかについて、動作モードに応じて当該フリ
ップフロップ回路からの出力を阻止すると共に、通常モ
ード時に、前記後段に接続されたフリップフロップ回路
へのデータ出力を阻止するゲート回路を備えたことを特
徴とするスキャンパステスト用のフリップフロップ回
路。 - 【請求項４】 前記ゲート回路は、 前記スキャン用のデータを各フリップフロップ回路にシ
フトさせるシフトモード時に、前記被テスト回路へのデ
ータ出力を阻止することを特徴とする請求項３に記載さ
れたスキャンパステスト用のフリップフロップ回路。 - 【請求項５】 前記ゲート回路は、 前記データ出力を阻止する際に、論理値が固定されたデ
ータを出力することを特徴とする請求項３または４の何
れかに記載されたスキャンパステスト用のフリップフロ
ップ回路。 - 【請求項６】 前記ゲート回路は、 当該フリップフロップ回路に保持されたデータを入力し
て該データに応じたデータを出力すると共に前記動作モ
ードに応じて出力インピーダンス状態が制御されるトラ
イステート回路と、 前記トライステート回路から出力されたデータを保持す
るデータ保持回路と、 を有することを特徴とする請求項３または４の何れかに
記載されたスキャンパステスト用のフリップフロップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32178499A JP3420142B2 (ja) | 1999-11-11 | 1999-11-11 | スキャンパステスト用のフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32178499A JP3420142B2 (ja) | 1999-11-11 | 1999-11-11 | スキャンパステスト用のフリップフロップ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002270473A Division JP2003217993A (ja) | 2002-09-17 | 2002-09-17 | シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001141785A JP2001141785A (ja) | 2001-05-25 |
| JP3420142B2 true JP3420142B2 (ja) | 2003-06-23 |
Family
ID=18136393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32178499A Expired - Fee Related JP3420142B2 (ja) | 1999-11-11 | 1999-11-11 | スキャンパステスト用のフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3420142B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107147376A (zh) * | 2017-05-09 | 2017-09-08 | 长沙中部芯空微电子研究所有限公司 | 抗核辐射全扫描d型容错触发器电路 |
| TWI796672B (zh) * | 2020-05-12 | 2023-03-21 | 聯發科技股份有限公司 | 多位觸發器及其控制方法 |
| US11714125B2 (en) | 2020-05-12 | 2023-08-01 | Mediatek Inc. | Multi-bit flip-flop with power saving feature |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101076809B1 (ko) * | 2004-06-18 | 2011-10-25 | 삼성전자주식회사 | 불필요한 전력소모를 줄일 수 있는 스캔 플립플롭 회로 |
| JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
| KR101698010B1 (ko) | 2010-06-10 | 2017-01-19 | 삼성전자주식회사 | 스캔 플립플롭 회로 및 이를 포함하는 스캔 테스트 회로 |
| US8456193B2 (en) | 2010-09-17 | 2013-06-04 | Qualcomm Incorporated | Integrated circuit leakage power reduction using enhanced gated-Q scan techniques |
| JP6453732B2 (ja) | 2015-09-11 | 2019-01-16 | 株式会社東芝 | 半導体集積回路 |
-
1999
- 1999-11-11 JP JP32178499A patent/JP3420142B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107147376A (zh) * | 2017-05-09 | 2017-09-08 | 长沙中部芯空微电子研究所有限公司 | 抗核辐射全扫描d型容错触发器电路 |
| TWI796672B (zh) * | 2020-05-12 | 2023-03-21 | 聯發科技股份有限公司 | 多位觸發器及其控制方法 |
| US11714125B2 (en) | 2020-05-12 | 2023-08-01 | Mediatek Inc. | Multi-bit flip-flop with power saving feature |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001141785A (ja) | 2001-05-25 |
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