CN107147376A - 抗核辐射全扫描d型容错触发器电路 - Google Patents

Abstract

本发明涉及一种抗核辐射全扫描D型容错触发器电路，包括系统主锁存器、系统从锁存器、扫描主锁存器、扫描从锁存器、扫描输出反相器、容错模块。本发明的有益效果：能实现全速扫描，非扫描模式下系统触发器和扫描触发器可互为备份，实现了冗余的功能，在核辐射环境下，对输出的数据具有容错能力，可纠错瞬时数据出现的错误。

Description

抗核辐射全扫描D型容错触发器电路

技术领域

本发明涉及容错触发器技术领域，具体来说，涉及一种抗核辐射全扫描D型容错触发器电路。

背景技术

随着我国综合国力的增强,针对核事故\核战争的救援关键技术装备已上升为国家战略技术装备储备的重中之重。核事故\核战争救援装备,从技术上而言,可以分为两个关键层次:一是电子信息系统的抗核辐照芯片技术与抗核辐照加固技术,二是具备抗核技术的智能化的无人装备如无人车\机器人\无人机\无人艇等。

我国目前只在航天卫星领域采用了抗辐照芯片加固技术，因为外层空间的单粒子效应的影响，长期的照射会使电子系统的基本单元门电路损坏、栓锁不翻转，从而导致整个电子系统的失效。但是在航空、兵器尤其是核工程领域，我国抗核芯片的应用还是空白。

随着我国经济实力的增强，核电站的增多，如何在发生战术核战争、核电站事故、核工程灾难等离子射线强烈的环境中，空中飞机、无人机还能飞，地面车辆还可正常行驶，这就使抗核技术的难题需要投入重大资金去攻克。

纵观世界的核事故救援历史，如俄罗斯、日本等国的核事故，可以发现，他们目前并不具有抗核芯片加固的无人车、无人机等技术！抗核芯片设计技术目前只有美国、中国等少数核大国拥有。

抗核辐射全扫描D型容错触发器是抗核芯片中的常用元件，也是关键元件之一，因此对抗核辐射全扫描D型容错触发器的加固设计也是首先要解决的关键技术之一。

针对相关技术中的问题，目前尚未提出有效的解决方案。

发明内容

针对相关技术中的上述技术问题，本发明的目的是采用 CMOS技术设计一种抗核辐射全扫描D型容错触发器电路。

本发明的目的是通过以下技术方案实现的：

一种抗核辐射全扫描D型容错触发器电路，包括：

系统主锁存器：所述系统主锁存器包括钟控反相器一、钟控反相器二、钟控反相器三、延时电路一、C2MOS电路一和钟控反相器四；

系统从锁存器：所述系统从锁存器包括钟控反相器五、延时电路二、C2MOS电路二和钟控反相器六；

扫描主锁存器：所述扫描主锁存器包括钟控反相器七、钟控反相器八、钟控反相器九、钟控反相器十、钟控反相器十一、延时电路三、C2MOS电路三和钟控反相器十二；

扫描从锁存器：所述扫描从锁存器包括钟控反相器十三、延时电路四、C2MOS电路四和钟控反相器十四；

扫描输出反相器；

容错模块：所述容错模块包括c控制模块、反相器电路、门闩模块。

进一步的，所述钟控反相器一和所述钟控反相器二构成二选一多路开关。

进一步的，所述钟控反相器一和所述钟控反相器二的输出端互连，作为所述的二选一多路开关的数据输出连接所述钟控反相器三的输入端。

进一步的，所述钟控反相器七和所述钟控反相器八构成选一多路开关。

进一步的，所述钟控反相器七和所述钟控反相器八的输出端互连，作为所述的二选一多路开关的数据输出连接所述钟控反相器九的输入端d1。

进一步的，所述钟控反相器九和所述钟控反相器十构成二选一多路开关。

进一步的，所述钟控反相器九和所述钟控反相器十的输出端互连，作为所述的二选一多路开关的数据输出连接所述钟控反相器十一的输入端d2。

与现有技术相比，本发明的优点在于：能实现全速扫描，非扫描模式下系统触发器和扫描触发器可互为备份，实现了冗余的功能，在核辐射环境下，对输出的数据具有容错能力，可纠错瞬时数据出现的错误。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本发明实施例所述的抗核辐射全扫描D型容错触发器电路的整体结构框图；

图2是根据本发明实施例所述的抗核辐射全扫描D型容错触发器电路的系统主锁存器逻辑框图；

图3是根据本发明实施例所述的抗核辐射全扫描D型容错触发器电路的系统从锁存器逻辑框图；

图4是根据本发明实施例所述的抗核辐射全扫描D型容错触发器电路的扫描主锁存器逻辑框图；

图5是根据本发明实施例所述的抗核辐射全扫描D型容错触发器电路的扫描从锁存器逻辑框图；

图6是根据本发明实施例所述的抗核辐射全扫描D型容错触发器电路的容错模块逻辑框图。

图中：1、系统主锁存器；2、系统从锁存器；3、扫描主锁存器；4、扫描从锁存器；40、扫描输出反相器；5、容错模块；6、中控反相器一；7、中控反相器二；8、中控反相器三；9、延时电路一；10、C2MOS电路一；11、中控反相器四；12、中控反相器五；13、延时电路二；14、C2MOS电路二；15、中控反相器六；16、中控反相器七；17、中控反相器八；18、中控反相器九；19、中控反相器十；20、中控反相器十一；21、延时电路三；22、C2MOS电路三；23、中控反相器十二；24、中控反相器十三；25、延时电路四；26、C2MOS电路四；27、中控反相器十四；28、c控制模块；29、反相器电路；30、门闩模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，根据本发明实施例所述的一种抗核辐射全扫描D型容错触发器电路，包括统主锁存器1、系统从锁存器2、扫描主锁存器3、扫描从锁存器4、扫描输出反相器40、容错模块5；其中包括有10个输入端和2个输出端，10个输入端分别是输入数据d，时钟控制信号clk、nclk（clk的反相信号），更新控制信号updata、nupdata（updata的反相信号），扫描数据输入信号tdi，扫描控制信号scan、nscan（scan的反相信号），捕获控制信号capture、ncapture（capture的反相信号）；2个输出端分别是抗核辐射全扫描D型容错触发器的数据信号q，扫描数据信号tdo。

其中，所述系统主锁存器1接收外部输入数据d，时钟控制信号clk、nclk（clk的反相信号），同级的所述扫描从锁存器4的输出信号qn，外部更新控制信号updata、nupdata（updata的反相信号），输出一位数据信号qs。

所述系统从锁存器2接收所述系统主锁存器1的数据输出信号qs，时钟控制信号clk、nclk（clk的反相信号），输出一位数据信号qt。

所述扫描主锁存器3接收外部输入数据d、时钟控制信号clk、nclk（clk的反相信号），外部扫描数据输入信号tdi，扫描控制信号scan、nscan（scan的反相信号），接收同级的所述系统寄存器2的输出信号qt，外部捕获控制信号capture、ncapture（capture的反相信号），输出一位数据信号qc。

所述扫描从锁存器4接收所述扫描主锁存器3的输出数据qc，时钟控制信号clk和nclk（clk的反相信号），输出一位扫描数据信号qn。

所述扫描输出反相器40接收所述扫描从锁存器4的输出数据qn，取反，输出一位扫描数据信号tdo。

所述容错模块5接收所述系统从锁存器2的输出数据qt，所述扫描从锁存器4的输出数据qn，扫描控制信号scan，输出一位抗核辐射全扫描D型容错触发器的数据信号q。

为了方便理解本发明的上述技术方案，以下通过具体使用方式上对本发明的上述技术方案进行详细说明。

如图2所示，系统主锁存器1包括钟控反相器一6、钟控反相器二7、钟控反相器三8、延时电路一9、C2MOS电路一10和钟控反相器四11。

其中的钟控反相器一6、钟控反相器二7构成二选一多路开关，在更新信号updata，nupdata的控制下，分别选择输入数据d或是同级的扫描从锁存器4的输出qn；当updata为高电平（H），nupdata为低电平（L）时，选择qn打入锁存器，此时将扫描链中的内容锁存到系统主锁存器中；当updata为低电平（L），nupdata为高电平（H）时，选择d打入锁存器 中，此时为系统正常工作状态。

钟控反相器一6和钟控反相器二7的输出端互连，作为二选一多路开关的数据输出，连接到钟控反相器三8的输入端；钟控反相器三8在同步时钟信号clk、nclk的控制下，控制接收二选一多路开关送来的数据，当clk为低电平（L），nclk为高电平（H）时，接收数据，反之，当clk为高电平（H），nclk为低电平（L）时，钟控反相器三8不接收任何数据，此时，钟控反相器四11开启，系统主锁存器1处于保持状态，保持新打入的数据。

延时电路一9接收钟控反相器三8或者钟控反相器四11的输出数据，延时输出连接到C2MOS电路一10的p1（pmos1管）和n2（nmos2管）的栅极，钟控反相器三8输出的零延时端连接到C2MOS电路一10的p2（pmos2管）和n1（nmos1管）的栅极。

C2MOS电路一10由4个mos管构成，分别四p1，p2，n1和n2。p1的源极接Vdd ，p1的漏级与p2的源极相连，p2的 漏级与n1的漏极相连，作为C2MOS电路一10的输出qs。n1的源级与n2的漏极相连， n2的源级连接到Vss。

钟控反相器四11用作锁存器的反馈控制，当clk为高电平（H），nclk为低电平（L）时，钟控反相器四11开启，完成数据的锁存。

增加延时电路一9，是为了增强系统主锁存器1的抗核鲁棒性。

如图3所示，系统从锁存器2包括钟控反相器五12、延时电路二13、C2MOS电路二14和钟控反相器六15。

钟控反相器五12在同步时钟信号clk、nclk的控制下，控制接收系统主锁存器1送来的数据qs，当clk为高电平（H），nclk为低电平（L）时，接收qs数据，反之，当clk为低电平（L），nclk为高电平（H）时，钟控反相器六15和中控反相器五12不接收任何数据，此时，钟控反相器六15开启，系统从锁存器2处于保持状态，保持新打入的数据。

延时电路二13接收钟控反相器五12或者钟控反相器六15的输出数据，延时输出连接到C2MOS电路二14的p3（pmos3管）和n4（nmos4管）的栅极，钟控反相器五12输出的零延时端连接到C2MOS电路二14的p4（pmos4管）和n3（nmos3管）的栅极。

C2MOS电路二14由4个mos管构成，分别四p3，p4，n3和n4。p3的源极接Vdd ，p3的漏级与p4的源极相连，p4的漏级与n3的漏极相连，作为C2MOS电路二14的输出qt。n3的源级与n4的漏极相连，n4的源极连接到Vss。

钟控反相器六15用作锁存器的反馈控制，当clk为低电平（L），nclk为高电平（H）时，钟控反相器六15开启，完成数据的锁存。

增加延时电路二13，是为了增强系统从锁存器2的抗核鲁棒性。

如图4所示，扫描主锁存器3包括钟控反相器七16、钟控反相器八17、钟控反相器九18、钟控反相器十19、钟控反相器十一20、延时电路三21、C2MOS电路三22和钟控反相器十二23。

其中的钟控反相器七16、钟控反相器八17构成二选一多路开关，在扫描使能信号scan，nscan的控制下，分别选择输入扫描数据tdi或是输入数据d，当scan为高电平（H），nscan为低电平（L）时，选择tdi打入锁存器，此时将扫描链中的内容锁存到扫描主锁存器中3，当scan为低电平（L）时，nscan为高电平（H）时，选择d打入锁存器，此时将输入数据d锁存到扫描主锁存器3中。

钟控反相器七16和钟控反相器八17的输出端互连，作为二选一多路开关的数据输出，连接到钟控反相器九18的输入端d1，其中的钟控反相器九18、钟控反相器十19构成一个二选一多路开关，在捕获信号capture，ncapture的控制下，分别选择d1或是系统触发器的输出数据qt，当capture为高电平（H），ncapture为低电平（L）时，选择qt打入锁存器，此时将系统触发器的输出数据qt锁存到扫描主锁存器3中，当capture为低电平（L）时，ncapture为高电平（H）时，选择d1打入锁存器，此时将输入数据d1锁存到扫描主锁存器3中。

钟控反相器九18和钟控反相器十19的输出端互连，作为二选一多路开关的数据输出，连接到钟控反相器十一20的输入端d2，钟控反相器十一20在同步时钟信号clk、nclk的控制下，控制接收二选一多路开关送来的数据d2，当clk为低电平（L），nclk为高电平（H）时，接收数据d2，反之，当clk为高电平（H），nclk为低电平（L）时，钟控反相器十一20不接收任何数据，此时，钟控反相器十二23开启，扫描主锁存器3处于保持状态，保持新打入的数据。

延时电路三21接收钟控反相器十一20或者钟控反相器十二23的输出数据，延时输出连接到C2MOS电路三22的p5（pmos5管）和n6（nmos6管）的栅极，钟控反相器十一20输出的零延时端连接到C2MOS电路三22的p6（pmos6管）和n5（nmos5管）的栅极。

C2MOS电路三22由4个mos管构成，分别四p5，p6，n5和n6。p5的源极接Vdd ，p5的漏级与p6的源极相连，p6的漏级与n5的漏极相连，作为C2MOS电路三22的输出qc。n5的源极与n6的漏极相连，n6的源级连接到Vss。

钟控反相器十二23用作锁存器的反馈控制，当clk为高电平（H），nclk为低电平L时，钟控反相器十二23开启，完成数据的锁存。

增加延时电路三21，是为了增强扫描主锁存3的抗核辐射鲁棒性。

如图5所示，扫描从锁存器4包括钟控反相器十三24、延时电路四25、C2MOS电路四26和钟控反相器十四27。

钟控反相器十三24在同步时钟信号clk、nclk的控制下，控制接收扫描主锁存器3送来的数据qc，当clk为高电平（H），nclk为低电平（L）时，接收qc数据，反之，当clk为低电平（L），nclk为高电平（H）时，钟控反相器五12不接收任何数据，此时，钟控反相器十四27开启，扫描从锁存器4处于保持状态，保持新打入的数据。

延时电路四25接收钟控反相器十三24或者钟控反相器十四27的输出数据，延时输出连接到C2MOS电路四26的p7（pmos7管）和n8（nmos8管）的栅极，钟控反相器十三24输出的零延时端连接到C2MOS电路四26的p8（pmos8管）和n7（nmos7管）的栅极。

C2MOS电路四26由4个mos管构成，分别四p7，p8，n7和n8。p7的源极接Vdd ，p7的漏级与p8的源极相连，p8的漏级与n7的漏极相连，作为C2MOS电路四26的输出qn，n7的源级与n8的漏极相连，n8的源极连接到Vss。

钟控反相器十四27用作锁存器的反馈控制，当clk为低电平（L），nclk为高电平（H）时，钟控反相器十四27开启，完成数据的锁存。

增加延时电路四25，是为了增强扫描从锁存器4的抗核辐射鲁棒性。

扫描输出反相器40接收 C2MOS电路四26的输出qn，反相，输出扫描信号tdo。

如图6所示，容错模块5包括c控制模块28、反相器电路29、门闩模块30。

其中的c控制模块28增强了抗核辐射鲁棒性。

当抗核辐射全扫描D型容错触发器工作在系统模式（即非扫描模式）时，正常情况下，qn与qt的值应该完全相同，此时，c控制模块28就如同一个加固的反相器，当qn与qt的值不同时，c控制模块28输出悬空，保持在门闩模块30中的值不变。

c控制模块28由6个mos管构成，分别是p9，p10，n9，n10，p11，n11。p9、p11的源极接Vdd ，p9，p11的漏级与p10的源极相连，p10的漏级与n9的漏极相连，作为c控制模块28的输出q，q也是抗核辐射全扫描D型容错触发器的数据输出，同时连接到门闩模块30的inv1的输入端和inv2的输出端，n9的源级与n10，n11的漏极相连，n10，n11的源极连接到Vss，p9,n10的栅极连接tdo，p10，n9的栅极连接qt，p11的栅极连接反相器电路29的输出，n11的栅极连接扫描使能信号scan。

当抗核辐射全扫描D型容错触发器工作在扫描模式时，scan为高电平（H），此时p11，n11工作，c控制模块28就如同一个加固的反相器。

反相器电路29的输入连接scan。

门闩模块30由2个反相器构成，分别是inv1和inv2。inv1输出接inv2的输入，inv2输出接inv1的输入，同时连接数据输出q，构成了一个门闩锁存器。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种抗核辐射全扫描D型容错触发器电路，其特征在于，包括：

系统主锁存器（1）：所述系统主锁存器（1）包括钟控反相器一（6）、钟控反相器二（7）、钟控反相器三（8）、延时电路一（9）、C2MOS电路一（10）和钟控反相器四（11）；

系统从锁存器（2）：所述系统从锁存器（2）包括钟控反相器五（12）、延时电路二（13）、C2MOS电路二（14）和钟控反相器六（15）；

扫描主锁存器（3）：所述扫描主锁存器（3）包括钟控反相器七（16）、钟控反相器八（17）、钟控反相器九（18）、钟控反相器十（19）、钟控反相器十一（20）、延时电路三（21）、C2MOS电路三（22）和钟控反相器十二（23）；

扫描从锁存器（4）：所述扫描从锁存器（4）包括钟控反相器十三（24）、延时电路四（25）、C2MOS电路四（26）和钟控反相器十四（27）；

扫描输出反相器（40）；

容错模块（5）：所述容错模块（5）包括c控制模块（28）、反相器电路（29）、门闩模块（30）。

2.根据权利要求1所述的抗核辐射全扫描D型容错触发器电路，其特征在于，所述钟控反相器一（6）和所述钟控反相器二（7）构成二选一多路开关。

3.根据权利要求2所述的抗核辐射全扫描D型容错触发器电路，其特征在于，所述钟控反相器一（6）和所述钟控反相器二（7）的输出端互连，作为所述的二选一多路开关的数据输出连接钟控反相器三（8）的输入端。

4.根据权利要求1所述的抗核辐射全扫描D型容错触发器电路，其特征在于，所述钟控反相器七（16）和所述钟控反相器八（17）构成二选一多路开关。

5.根据权利要求4所述的抗核辐射全扫描D型容错触发器电路，其特征在于，所述钟控反相器七（16）和所述钟控反相器八（17）的输出端互连，作为所述的二选一多路开关的数据输出连接所述钟控反相器九（18）的输入端d1。

6.根据权利要求5所述的抗核辐射全扫描D型容错触发器电路，其特征在于，所述钟控反相器九（18）和所述钟控反相器十（19）构成二选一多路开关。

7.根据权利要求6所述的抗核辐射全扫描D型容错触发器电路，其特征在于，所述钟控反相器九（18）和所述钟控反相器十（19）的输出端互连，作为所述的二选一多路开关的数据输出连接所述钟控反相器十一（20）的输入端d2。