CN104796113A

CN104796113A - 降低亚稳态发生式d触发器设备

Info

Publication number: CN104796113A
Application number: CN201410021310.1A
Authority: CN
Inventors: 吴昕; 敖海
Original assignee: SUZHOU ACTICHIP TECHNOLOGY Co Ltd
Current assignee: SUZHOU ACTICHIP TECHNOLOGY Co Ltd
Priority date: 2014-01-17
Filing date: 2014-01-17
Publication date: 2015-07-22

Abstract

本发明涉及一种降低亚稳态发生式D触发器设备，包括有触发器本体，触发器本体上设置有信号输入端口，其特点是：信号输入端口连接有反相器，反相器的输出端连接有差分组件。同时，差分组件上设置有输出端口，差分组件采用至少两个完全相同的主锁存器与从锁存器相连构成，反相器将从级差分输出信号转为单端输出。由此，减少了占用面积，提高了运行的整体稳定性，并且，不需要针对不同工艺增加额外的反馈支路与外部电压偏置，只要适当设计就能在各种工艺下方便使用。

Description

降低亚稳态发生式D触发器设备

技术领域

本发明涉及一种触发器设备，尤其涉及一种降低亚稳态发生式D触发器设备。

背景技术

D型主从触发器是数字时序逻辑电路中常用的基本单元，D型主从触发器工作时，从级锁存器输出的逻辑状态由外部时钟信号采样时刻主级锁存器的输出状态所决定，由于第一级主级锁存器的输出状态即第二级的输入可能进入不确定态，从级的输出需要经过一段较长的时间才达到稳定的逻辑高电平或低电平，这种情况被称为亚稳态。亚稳态主要是由于主级输出的电压未能在向从级传输的时间内达到一定的电压幅度所造成的，所以可以通过减小主级传输电平稳定的时间，来降低从级锁存一个中间不确定电平的概率。

图1是一个典型的D触发器结构，包括两个结构相同的锁存器1和2，锁存器1称作第一级主锁存器，锁存器2称作第二级从锁存器，A，B为锁存器1的输入和输出节点;D，Q分别为锁存器2的输入和输出节点，CK连接输入时钟信号，CKB连接输入时钟的反相时钟控制信号，CKD是输入时钟的延迟信号，反相时钟控制信号(CKB)与时钟信号(CK)是两个反相的时钟信号，延迟时钟信号（CKD）与时钟信号（CK）是两个同相的时钟信号；D连接D触发器输入信号，Q为D触发器的输出信号。其中反馈电路1和2是如图2的时钟门控反相器。CKB和CK根据在触发器中的位置接相应的时钟信号或反相时钟控制信号，Vi是输入端，Vo是输出端。

正常工作时D触发器的输入信号满足一定的时序条件，可以保证触发器的输出是一个稳定的逻辑电平。在高速传输及异步采样等应用中，典型的D触发器亚稳态发生的可能性大大提高，传统降低亚稳态出现几率的办法是通过串联两个D触发器来降低亚稳态出现几率，这种方法增加了成本，并且系统延迟增加了一个周期；还有另一种做法就是设计一些专门的逻辑电路来降低亚稳态出现几率，本发明属于这种方法。

发明内容

本发明的目的就是为了解决现有技术中存在的上述问题，提供一种降低亚稳态发生式D触发器设备。

本发明的目的通过以下技术方案来实现：

降低亚稳态发生式D触发器设备，包括有触发器本体，所述触发器本体上设置有信号输入端口，其中：所述的信号输入端口连接有反相器，所述反相器的输出端连接有差分组件，所述的差分组件上设置有输出端口，所述的差分组件采用至少两个完全相同的主锁存器与从锁存器相连构成，所述的反相器将从级差分输出信号转为单端输出。

上述的降低亚稳态发生式D触发器设备，其中：所述的差分锁存器设有至少两个差分输入端口，包括主差分输入端与副差分输入端，所述主差分输入端连接主或非门组件，所述副差分输入端连接副或非门组件，所述主或非门组件的输出端、副或非门组件的输出端分别连接主NMOS管和副NMOS管的栅级，所述主NMOS管和副NMOS管的源级接地，所述主NMOS管和副NMOS管的漏级分别连接主反相器和副反相器的输入端，所述主反相器的输入端连接副反相器的输出端，所述副反相器的输入端连接主反相器的输出端，构成正反馈双稳态电路。

进一步地，上述的降低亚稳态发生式D触发器设备，其中：所述的差分锁存器，当CLK为低电平时，差分锁存器处于外部数据接收求值状态，两个或门组件对输入差分信号进行传输求值，两个NMOS管对栅级信号进行传输，如果栅级为高电平，则输出为低电平，如果栅级为低电平，则输出漏极保持高阻，反相器将使差分输出的两个信号稳定在一个高电平另一个低电平的状态；当CLK为高电平时，差分锁存器处于数据保持状态，两个或非门的输出均为低电平，两个NMOS管的漏极均保持高阻，差分锁存器的输出状态由配合反相器的上一个状态决定。

本发明技术方案的优点主要体现在：1、结构简单：本发明提出的结构相对于原有技术只增加一条差分路径，用或非门与NMOS替代了传输门和反相器，实现起来面积小简单。2、稳定性好：相对典型的D触发器，本发明能显著降低亚稳态发生的概率，首先通过正反馈电路始终工作，无需进行切换，从而在差分电压较大时减少正反馈电路工作时间，提高了在高速工作和异步采样时的稳定性；其次，在差分电压输出较小时利用NMOS仅有效传输低电平的特点，使从级差分结构对中间电平输入不敏感，从而降低整体D触发器进入亚稳态的可能性。总体上这种结构没有牺牲其他性能如传输时间和功耗，各种时序指标没有恶化。3、工艺普适性好：相对于其他改进D触发器亚稳态的电路，不需要针对不同工艺增加额外的反馈支路与外部电压偏置，只要适当设计就能在各种工艺下方便使用。

附图说明

图1是现有典型的D触发器内部结构示意图。

图2是现有的时钟控制反相器的结构示意图。

图3是本发明单独锁存器的电路原理示意图。

图4是双稳态电路决断时间与初始电压的关系示意图。

图5是降低亚稳态发生式D触发器设备的电路构造示意图。

图中各附图标记的含义如下：

1信号输入端口 2反相器

3差分组件 4输出端口

5主锁存器 6从锁存器

具体实施方式

如图3，图5所示的降低亚稳态发生式D触发器设备，包括有触发器本体，所述触发器本体上设置有信号输入端口1，其与众不同之处在于：本发明所采用信号输入端口1连接有反相器2，反相器2的输出端与信号输入端1作为差分输入连接差分组件3，差分组件3输出通过反相器4连接输出信号输出端口。差分组件3采用至少两个完全相同的主锁存器5与从锁存器6相连构成，反相器4将从级锁存器差分输出信号转为单端输出。

就本发明一较佳的实施方式来看，差分锁存器设有至少两个差分输入端口，包括主差分输入端与副差分输入端。具体来说，主差分输入端连接主或非门组件，副差分输入端连接副或非门组件。同时，主或非门组件的输出端、副或非门组件的输出端分别连接主NMOS管和副NMOS管的栅级，主NMOS管和副NMOS管的源级接地。并且，主NMOS管和副NMOS管的漏级分别连接主反相器和副反相器的输入端，主反相器的输入端连接副反相器的输出端，副反相器的输入端连接主反相器的输出端，构成正反馈双稳态电路。这样，实际处理时，或非门的输出根据差分锁存器在触发器本体中的位置分别连接时钟输入信号CLK或时钟反相信号CLKB。

结合本发明的实际使用情况来看，如图5所示，本发明的D触发器一种实现形式包括两个完全相同的差分锁存器5和6，输入反相器INV1和输出反相器INV2。D触发器输入IN连接反相器INV1的输入产生输出INB，IN和INB连接主差分锁存器5的差分输入，主差分锁存器5的差分输出连接从差分锁存器6的差分输入，从差分锁存器6的一个输出连接INV2的输入，INV2的输出连接D触发器的输出OUT。为了便于看清构造，可以结合图3来看，其为一个差分锁存器构造，包括两个输入或非门NOR和NOR_d，两个NMOS管MN1和MN1_d，以及两个反相器INV3和INV3_b构成的正反馈双稳态电路。差分输入DI连接NOR的一个输入，DI_d连接NOR_d的一个输入，NOR和NOR_d的另一个输入根据锁存器在触发器中的位置分别连接时钟输入信号CLK或时钟反相信号CLKB。NOR的输出F连接MN1的栅极，NOR_d的输出F_d连接MN1_d的栅极，MN1和MN1_d的源级接地，MN1漏级DO连接INV3的输入和INV3_d的输出，MN1_d漏极DO_d连接INV3_d的输入和INV3的输出，INV3_d的输入连接反相器INV3的输出，构成正反馈双稳态电路；DO和DO_d为锁存器单元的差分输出。

首先，结合一个差分锁存器单元的工作过程来看：当图3中的CLK为低电平时，差分锁存器处于外部数据接收求值状态，或非门对输入差分信号DI和DI_d进行传输求值，功能相当于一个反相器，NMOS管MN1和NMOS管MN1_d对栅级信号F和F_d进行传输，如果栅级为高电平，则输出为低电平。如果栅级为低电平，则输出漏极保持高阻。正反馈电路INV3和INV3_b将使差分输出DO和DO_d稳定在一个高电平另一个低电平的状态。当CLK为高电平时，差分锁存器处于数据保持状态，两个或非门的输出均为低电平，NMOS管MN1和NMOS管MN1_b的漏极均保持高阻，输出DO和DO_d的状态由正反馈电路INV3和INV3_b的上一个状态决定。

其次，结合整个D触发器的工作原理来看：当整个D触发器工作时，图5中的CLK为低电平，CLKB为高电平，主锁存器首先接收数据求值，从锁存器保持上一状态。当输入数据和时钟满足时序条件时，主锁存器进行正常求值，接着CLK转为高电平，CLKB为低电平，主锁存器保持，从锁存器求值输出正常电平。当输入数据和时钟不满足时序条件时，在CLK由低电平转换为高电平，主锁存器由求值向保持状态转变时，或非门输出F和F_d一个电压信号为0，另一个电压信号为0至电源电压的某一中间电压。此时，主锁存器的输出DO和DO_d也处于某中间电压，具体电压值由CLK的转换时间和电路结构INV3，INV3_d，MN1和MN1_d所决定，此时可能发生亚稳态。

再进一步来看，整体的处理包含了两种情况：第一种情况，当此电压值大于设计值时，正反馈双稳态电路INV3和INV3_b可以迅速将此电压差值放大到地和电源电压的满幅电压，因为放大决断时间其中V_Supply为满幅电源电压，V_Init是双稳态电路的初始电压差值，k为与放大增益和V_Init成正比的系数，可以看到随着V_Init的增大，放大时间迅速减小，其关系如图4所示。在典型的D触发电路中，由于正反馈电路关闭，如果接收同样大小的输入电压差，其放大时间也将大于新型D触发器，因为开关使电荷重新分布，双稳态电路需要一定的启动时间来达到稳定的放大增益，形成正反馈通路；而新型D触发器的正反馈双稳态电路始终工作，反应时间更快，从而降低了亚稳态发生的概率。

第二种情况，当CLK由低电平转换为高电平时，双稳态电路的电压差小于设计值，假设一种最易发生亚稳态的极端情况，电压差值为零，即图5中的MO和MO_d的电压相同，这个电压值可以通过设计计算确定。此时从级锁存器接收到两个相同电压的信号，而不是差分信号，这两个信号通过或非门传输到MN1和MN1_d的栅级。

并且，如果此栅极电压值小于NMOS的阈值电压，将不会进行求值，输出保持上一状态。如果此栅极电压值大于NMOS的阈值电压，由于电路结构的对称性，MN1和MN1_d同时对输出差分电压进行下拉，双稳态电路将保持原有的电平状态不会改变，即使由于器件工艺差别，MN1和MN1_d的下拉强度不一样，双稳态电路的特性也将惯性继续保持原有状态。这样亚稳态不会从主级锁存器传递到从级锁存器的输出，保持了输出的稳定，从而降低了触发器进入亚稳态的概率。而在典型的D触发器中，如果主锁存器的输出为中间电平，即电源电压的一半时，由于从级锁存器正反馈电路在求值阶段关闭，此中间态将在从锁存器中传播，传递到触发器的输出，从而造成亚稳态。

通过上述的文字表述可以看出，采用本发明后，有如下有点：

1、结构简单：本发明提出的结构相对于原有技术只增加一条差分路径，用或非门与NMOS替代了传输门和反相器，实现起来面积小简单。

2、稳定性好：相对典型的D触发器，本发明能显著降低亚稳态发生的概率，首先通过正反馈电路始终工作，无需进行切换，从而在差分电压较大时减少正反馈电路工作时间，提高了在高速工作和异步采样时的稳定性；其次，在差分电压输出较小时利用NMOS仅有效传输低电平的特点，使从级差分结构对中间电平输入不敏感，从而降低整体D触发器进入亚稳态的可能性。总体上这种结构没有牺牲其他性能如传输时间和功耗，各种时序指标没有恶化。

3、工艺普适性好：相对于其他改进D触发器亚稳态的电路，不需要针对不同工艺增加额外的反馈支路与外部电压偏置，只要适当设计就能在各种工艺下方便使用。

这些实施例仅是应用本发明技术方案的典型范例，凡采取等同替换或者等效变换而形成的技术方案，均落在本发明要求保护的范围之内。

Claims

1.降低亚稳态发生式D触发器设备，包括有触发器本体，所述触发器本体上设置有信号输入端口，其特征在于：所述的信号输入端口连接有反相器，所述反相器的输出端连接有差分组件，所述的差分组件上设置有输出端口，所述的差分组件采用至少两个完全相同的主锁存器与从锁存器相连构成，所述的反相器将从级差分输出信号转为单端输出。

2.根据权利要求1所述的降低亚稳态发生式D触发器设备，其特征在于：所述的差分锁存器设有至少两个差分输入端口，包括主差分输入端与副差分输入端，所述主差分输入端连接主或非门组件，所述副差分输入端连接副或非门组件，所述主或非门组件的输出端、副或非门组件的输出端分别连接主NMOS管和副NMOS管的栅级，所述主NMOS管和副NMOS管的源级接地，所述主NMOS管和副NMOS管的漏级分别连接主反相器和副反相器的输入端，所述主反相器的输入端连接副反相器的输出端，所述副反相器的输入端连接主反相器的输出端，构成正反馈双稳态电路。

3.根据权利要求2所述的降低亚稳态发生式D触发器设备，其特征在于：所述的差分锁存器，当CLK为低电平时，差分锁存器处于外部数据接收求值状态，两个或门组件对输入差分信号进行传输求值，两个NMOS管对栅级信号进行传输，如果栅级为高电平，则输出为低电平，如果栅级为低电平，则输出漏极保持高阻，反相器将使差分输出的两个信号稳定在一个高电平另一个低电平的状态；当CLK为高电平时，差分锁存器处于数据保持状态，两个或非门的输出均为低电平，两个NMOS管的漏极均保持高阻，差分锁存器的输出状态由配合反相器的上一个状态决定。