CN107483046A - 电平转换器 - Google Patents

Abstract

一种电平转换器，包括第一信号输入端、第一下拉单元、第二下拉单元、第一反相器、第二反相器、第三反相器及第一信号输出端，第一下拉单元用于响应第一信号输入端输入的信号将第二反相器的输出端的电压下拉，第二下拉单元用于响应第一反相器反相后输出的信号将第三反相器的输出端的电压下拉，第二反相器的输出端还与第三反相器的输入端连接，第三反相器的输出端还与第二反相器的输入端连接。上述电平转换器，一旦第二反相器的输出端或第三反相器的输出端其中一点的电压被第一下拉单元或第二下拉单元其中一条下拉支路拉低，正反馈机制就会将第二反相器的输出端和第三反相器的输出端两点电压迅速拉开到第三电平或第二电平，电平转换的速度大大增加。

Description

电平转换器

技术领域

本发明涉及发明所涉及的领域，特别是涉及一种电平转换器。

背景技术

多电源电压域技术越来越广泛的应用于片上芯片系统及多核计算结构中。在应用了多电源电压域技术的芯片中，通常含有多个独立的电压区域或电压岛，并且每个电压域下的模块根据其时序的要求工作在恰当的电源电压下。一般来说，对于时序比较关键的模块，通常工作在高的电源电压(VDDH)下，以满足芯片对速度性能的要求；而对于时序非关键的电路模块，它则工作在较低的电源电压(VDDL)下，以降低芯片的功耗消耗和能量消耗。因此，在超低功耗的应用上，低功耗电源电压是一个很好的选择。

低功耗多电源电压电路设计的一个主要挑战是使不同电压域之间电平转换的功耗降到最低同时保持设计的整体稳健性，因此，电平转换器是多电源电压系统中一个必不可少的电路，可以为各个不同的电压域提供交互界面，保证信号在各个电压域之间的传输。

电平转换器是电路中的常见模块，其功能是将输入信号由低逻辑电平转换为高逻辑电平，或由高逻辑电平转换为低逻辑电平。现有的CMOS电平转换器由于其电平转换电路的设计，存在当其输入端电平发生变化之后，需要经过较长延时才能使其输出端电平发生转变的问题。

发明内容

基于此，有必要提供一种电平转换速度快的电平转换器。

本发明一实施例公开一种电平转换器，该电平转换器包括第一信号输入端、第一下拉单元、第二下拉单元、第一反相器、第二反相器、第三反相器及第一信号输出端；所述第一下拉单元的驱动端与所述第一信号输入端连接，所述第一下拉单元的第一端与第一电压源连接，所述第一下拉单元的第二端与所述第二反相器的输出端连接，所述第一下拉单元用于响应第一信号输入端输入的信号将所述第二反相器的输出端的电压下拉；所述第二下拉单元的驱动端与所述第一反相器的输出端连接，所述第一反相器的输入端与所述第一信号输入端连接，所述第二下拉单元的第一端与第一电压源连接，所述第二下拉单元的第二端与所述第三反相器的输出端连接，所述第二下拉单元用于响应第一信号输入端输入的信号经第一反相器反相后输出的信号将所述第三反相器的输出端的电压下拉；所述第二反相器的输出端还与所述第三反相器的输入端连接，所述第三反相器的输出端还与所述第二反相器的输入端连接；所述第二反相器的第一端与所述第三反相器的第一端均与第二电压源连接，第二反相器的第二端与所述第三反相器的第二端均与第三电压源连接，所述第三反相器的输出端还与所述第一信号输出端连接，所述第一信号输出端的电压源根据所述第三反相器的输出端电平的转变而转变。

上述电平转换器，由于第二反相器和第三反相器构成的电平转换电路为正反馈形式，一旦第二反相器的输出端或第三反相器的输出端其中一点的电压被第一下拉单元或第二下拉单元其中一条下拉支路拉低，正反馈机制就会将第二反相器的输出端和第三反相器的输出端两点电压迅速拉开到第三电平或第二电平，电平转换的速度大大增加。

在其中一个实施例中，所述第一下拉单元包括第一开关管，所述第一开关管的驱动端为所述第一下拉单元的驱动端且与所述第一信号输入端连接，所述第一开关管的输出端为所述第一下拉单元的第一端且与所述第一电压源连接，所述第一开关管的输入端为所述第一下拉单元的第二端且与所述第二反相器的输出端连接；所述第二下拉单元包括第四开关管，所述第四开关管的驱动端为所述第二下拉单元的驱动端且与所述第一反相器的输出端连接，所述第四开关管的输出端为所述第二下拉单元的第一端且与所述第一电压源连接，所述第一开关管的输入端为所述第二下拉单元的第二端且与所述第三反相器的输出端连接。

在其中一个实施例中，所述第一下拉单元还包括第二开关管及第三开关管，所述第一开关管的驱动端为所述第一下拉单元的驱动端且与所述第一信号输入端连接，所述第一开关管的输出端为所述第一下拉单元的第一端且与第一电压源连接，所述第一开关管的输入端与所述第二开关管的输出端连接，所述第二开关管的驱动端与第四电压源连接，所述第二开关管的输入端与所述第三开关管的输出端连接，所述第三开关管的驱动端与第二电压源连接，所述第三开关管的输入端为所述第一下拉单元的第二端且与所述第二反相器的输出端连接；所述第二下拉单元还包括第五开关管及第六开关管，所述第四开关管的驱动端为所述第二下拉单元的驱动端且与所述第一反相器的输出端连接，所述第四开关管的输出端为所述第二下拉单元的第一端且与第一电压源连接，所述第四开关管的输入端与所述第五开关管的输出端连接，所述第五开关管的驱动端与第四电压源连接，所述第五开关管的输入端与所述第六开关管输出端连接，所述第六开关管的驱动端与第二电压源连接，所述第六开关管的输入端为所述第二下拉单元的第二端且与所述第三反相器的输出端连接。

在其中一个实施例中，所述第一开关管为第一NMOS管，所述第一NMOS管的栅极、源极及漏极分别为所述第一开关管的驱动端、输出端及输入端，所述第二开关管为第二NMOS管，所述第二NMOS管的栅极、源极及漏极分别为所述第二开关管的驱动端、输出端及输入端，所述第三开关管为第一PMOS管，所述第一PMOS管的栅极、源极及漏极分别为所述第三开关管的驱动端、输入端及输出端；所述第四开关管为第三NMOS管，所述第三NMOS管的栅极、源极及漏极分别为所述第四开关管的驱动端、输出端及输入端，所述第五开关管为第四NMOS管，所述第四NMOS管的栅极、源极及漏极分别为所述第五开关管的驱动端、输出端及输入端，所述第六开关管为第二PMOS管，所述第二PMOS管的栅极、源极及漏极分别为所述第六开关管的驱动端、输入端及输出端。

在其中一个实施例中，所述第二反相器包括第五NMOS管和第三PMOS管，所述第五NMOS管的漏极和所述第三PMOS管的漏极共接形成所述第二反相器的输出端，所述第五NMOS管的栅极和所述第三PMOS管的栅极共接形成所述第二反相器的输入端，所述第五NMOS管的源极为所述第二反相器的第一端，所述第三PMOS管的源极为所述第二反相器的第二端；所述第三反相器包括第六NMOS管和第四PMOS管，所述第六NMOS管的漏极和所述第四PMOS管的漏极共接形成所述第三反相器的输出端，所述第六NMOS管的栅极和所述第四PMOS管的栅极共接形成所述第三反相器的输入端，所述第六NMOS管的源极为所述第三反相器的第一端，所述第四PMOS管的源极为所述第三反相器的第二端。

本发明另一实施例还公开一种电平转换器，该电平转换器包括：第二信号输入端、第一上拉单元、第二上拉单元、第四反相器、第五反相器、第六反相器及第二信号输出端；所述第一上拉单元的驱动端与所述第二信号输入端连接，所述第一上拉单元的第一端与第五电压源连接，所述第一上拉单元的第二端与所述第五反相器的输出端连接，所述第一上拉单元用于响应第二信号输入端输入的信号将所述第五反相器的输出端的电压上拉；所述第二上拉单元的驱动端与所述第四反相器的输出端连接，所述第四反相器的输入端与所述第二信号输入端连接，所述第二上拉单元的第一端与第五电压源连接，所述第二上拉单元的第二端与所述第六反相器的输出端连接，所述第二上拉单元用于响应第二信号输入端输入的信号经第四反相器反相后输出的信号将所述第六反相器的输出端的电压上拉；所述第五反相器的输出端还与所述第六反相器的输入端连接，所述第六反相器的输出端还与所述第五反相器的输入端连接；所述第五反相器的第一端与所述第六反相器的第一端均与第六电压源连接，第五反相器的第二端与所述第六反相器的第二端均与第七电压源连接，所述第六反相器的输出端还与所述第二信号输出端连接，所述第二信号输出端的电压源根据所述第六反相器的输出端电平的转变而转变。

上述电平转换器，由于第五反相器和第六反相器构成的电平转换电路为正反馈形式，一旦第五反相器的输出端或第六反相器的输出端其中一点的电压被第一上拉单元或第二上拉单元其中一条上拉支路拉低，正反馈机制就会将第五反相器的输出端和第六反相器的输出端两点电压迅速拉开到第六电平或第七电平，电平转换的速度大大增加。

在其中一个实施例中，所述第一上拉单元包括第七开关管，所述第七开关管的驱动端为所述第一上拉单元的驱动端且与所述第二信号输入端连接，所述第七开关管的输入端为所述第一上拉单元的第一端且与所述第五电压源连接，所述第七开关管的输出端为所述第一上拉单元的第二端且与所述第五反相器的输出端连接；所述第二上拉单元包括第十开关管，所述第十开关管的驱动端为所述第二上拉单元的驱动端且与所述第四反相器的输出端连接，所述第十开关管的输入端为所述第二上拉单元的第一端且与所述第五电压源连接，所述第十开关管的输出端为所述第二上拉单元的第二端且与所述第六反相器的输出端连接。

在其中一个实施例中，所述第二上拉单元还包括第八开关管及第九开关管，所述第七开关管的驱动端为所述第一上拉单元的驱动端且与所述第二信号输入端连接，所述第七开关管的输入端为所述第一上拉单元的第一端且与第五电压源连接，所述第七开关管的输出端与所述第八开关管的输入端连接，所述第八开关管的驱动端与第八电压源连接，所述第八开关管的输出端与所述第九开关管的输入端连接，所述第九开关管的驱动端与第六电压源连接，所述第九开关管的输出端为所述第一上拉单元的第二端且与所述第五反相器的输出端连接；所述第二上拉单元还包括第十一开关管及第十二开关管，所述第十开关管的驱动端为所述第二上拉单元的驱动端且与所述第四反相器的输出端连接，所述第十开关管的输入端为所述第二上拉单元的第一端且与第五电压源连接，所述第十开关管的输出端与所述第十一开关管的输入端连接，所述第十一开关管的驱动端与第八电压源连接，所述第十一开关管的输出端与所述第十二开关管输入端连接，所述第十二开关管的驱动端与第六电压源连接，所述第十二开关管的输出端为所述第二上拉单元的第二端且与所述第六反相器的输出端连接。

在其中一个实施例中，所述第七开关管为第十一PMOS管，所述第十一PMOS管的栅极、源极及漏极分别为所述第七开关管的驱动端、输入端及输出端，所述第八开关管为第十二PMOS管，所述第十二PMOS管的栅极、源极及漏极分别为所述第八开关管的驱动端、输入端及输出端，所述第九开关管为第十一NMOS管，所述第十一NMOS管的栅极、源极及漏极分别为所述第九开关管的驱动端、输出端及输入端；所述第十开关管为第十三PMOS管，所述第十三PMOS管的栅极、源极及漏极分别为所述第十开关管的驱动端、输入端及输出端，所述第十一开关管为第十四PMOS管，所述第十四PMOS管的栅极、源极及漏极分别为所述第十一开关管的驱动端、输入端及输出端，所述第十二开关管为第十二NMOS管，所述第十二NMOS管的栅极、源极及漏极分别为所述第十二开关管的驱动端、输出端及输入端。

在其中一个实施例中，所述第五反相器包括第十五PMOS管和第十三NMOS管，所述第十五PMOS管的漏极和所述第十三NMOS管的漏极共接形成所述第五反相器的输出端，所述第十五PMOS管的栅极和所述第十三NMOS管的栅极共接形成所述第五反相器的输入端，所述第十五PMOS管的源极为所述第五反相器的第一端，所述第十三NMOS管的源极为所述第五反相器的第二端；所述第六反相器包括第十六PMOS管和第十四NMOS管，所述第十六PMOS管的漏极和所述第十四NMOS管的漏极共接形成所述第六反相器的输出端，所述第十六PMOS管的栅极和所述第十四NMOS管的栅极共接形成所述第六反相器的输入端，所述第十六PMOS管的源极为所述第六反相器的第一端，所述第十四NMOS管的源极为所述第六反相器的第二端。

附图说明

图1为一个实施例中电平转换器的结构示意图；

图2为另一个实施例中电平转换器的结构示意图；

图3为又一个实施例中电平转换器的结构示意图；

图4为又一个实施例中电平转换器的结构示意图；

图5为又一个实施例中电平转换器的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

本发明一实施例提出一种电平转换器，如图1所示，其为本发明一实施例提出的电平转换器的结构示意图。该电平转换器包括第一信号输入端X、第一下拉单元100、第二下拉单元200、第一反相器300、第二反相器400、第三反相器500及第一信号输出端Z。

第一下拉单元100的驱动端与第一信号输入端Z连接，第一下拉单元100的第一端与第一电压源VSSL连接，第一下拉单元100的第二端与第二反相器400的输出端ZA连接，第一下拉单元100用于响应第一信号输入端X输入的信号将第二反相器400的输出端ZA的电压下拉。

第二下拉单元200的驱动端与第一反相器300的输出端连接，第一反相器300的输入端与第一信号输入端X连接，第二下拉单元200的第一端与第一电压源VSSL连接，第二下拉单元200的第二端与第三反相器500的输出端ZB连接，第二下拉单元200用于响应第一信号输入端X输入的信号经第一反相器300反相后输出的信号将第三反相器500的输出端ZB的电压下拉。

第二反相器400的输出端ZA还与第三反相器500的输入端SB连接，第三反相器500的输出端ZB还与第二反相器400的输入端SA连接。第二反相器400的第一端与第三反相器500的第一端均与第二电压源VSSH连接，第二反相器400的第二端与第三反相器500的第二端均与第三电压源VDDH连接，第三反相器500的输出端ZB还与第一信号输出端Z连接，第一信号输出端Z的电平根据第三反相器500的输出端电平的转变而转变。

其中，本发明中，第一电压源VSSL输出低逻辑电平第一电平VSSL，第二电压源VSSH输出高逻辑电平第二电平VSSH，第三电压源VDDH输出高逻辑电平第三电平VDDH，第四电压源VDDL输出低逻辑电平第四电平VDDL。VDDH/VSSH与VDDL/VSSL的电压范围小于或等于CMOS器件的正常工作电压VDD，且VSSH电压大于或等于VSSL，第一信号输入端X输入的信号电压为VDDL(逻辑1)～VSSL(逻辑0)，反相器的供电电压为VDDL(逻辑1)～VSSL(逻辑0)。

具体地，当第一信号输入端X的电压为输入高电平VDDL(逻辑1)时，第一下拉单元导通将第二反相器的输出端ZA电压下拉，此时，使第三反相器的输出端ZB的电压即第一信号输出端Z的电压成为第三电平VDDH(逻辑1)，又反过来使第二反相器的输出端ZA的电压成为第二电平VSSH(逻辑0)。反之，当第一信号输入端X的电压为输入低电平VSSL(逻辑0)时，第二下拉单元导通将第三反相器的输出端ZB电压下拉，此时，使第二反相器的输出端ZA的电压成为第三电平VDDH(逻辑1)，又反过来使第三反相器的输出端ZB的电压即第一信号输出端Z的电压成为VSSH(逻辑0)。如此，在从第一信号输入端X输入的输入高电平VDDL/输入低电平VSSL电压域的输入信号就被转换成从第一信号输出端输出的第三电平VDDH/第二电平VSSH电压域的输出信号。

上述电平转换器，由于第二反相器和第三反相器构成的电平转换电路为正反馈形式，一旦第二反相器的输出端ZA或第三反相器的输出端ZB其中一点的电压被第一下拉单元或第二下拉单元其中一条下拉支路拉低，正反馈机制就会将第二反相器的输出端ZA和第三反相器的输出端ZB两点电压迅速拉开到第三电平VDDH或第二电平VSSH，电平转换的速度大大增加。

在其中一个实施例中，第一下拉单元包括第一开关管，第一开关管的驱动端为第一下拉单元的驱动端且与第一信号输入端连接，第一开关管的输出端为第一下拉单元的第一端且与第一电压源连接，第一开关管的输入端为第一下拉单元的第二端且与第二反相器的输出端连接。

第二下拉单元包括第四开关管，第四开关管的驱动端为第二下拉单元的驱动端且与第一反相器的输出端连接，第四开关管的输出端为第二下拉单元的第一端且与第一电压源连接，第一开关管的输入端为第二下拉单元的第二端且与第三反相器的输出端连接。

具体地，请再次参阅图1，第一开关管为第一NMOS管Mn1，第一NMOS管Mn1的栅极、源极及漏极分别为第一开关管的驱动端、输出端及输入端。

亦即第一NMOS管MN1的栅极与第一信号输入端X连接，第一NMOS管MN1的源极与第一电压源VSSL连接，第一NMOS管MN1的漏极与第二反相器400的输出端ZA连接。

第四开关管为第三NMOS管Mn3，第三NMOS管Mn3的栅极、源极及漏极分别为第四开关管的驱动端、输出端及输入端。

亦即第三NMOS管Mn3的栅极与第一反相器300的输出端XB连接，第三NMOS管Mn3的源极与第一电压源VSSL连接，第三NMOS管Mn3的漏极与第三反相器500的输出端ZB连接。

具体地，第二反相器400包括第五NMOS管Mn5和第三PMOS管Mp3；第五NMOS管Mn5的漏极和第三PMOS管Mp3的漏极共接形成第二反相器400的输出端ZA，一方面与第一NMOS管Mn1的源极连接，另一方面与第六NMOS管Mn6的栅极和第四PMOS管Mp4的栅极共接形成的第三反相器500的输入端SB连接；第五NMOS管Mn5的栅极和第三PMOS管Mp3的栅极共接形成第二反相器400的输入端SA，一方面与第三NMOS管Mn3的源极连接，另一方面与第六NMOS管Mn6的漏极和第四PMOS管Mp4的漏极共接形成的第三反相器500的输出端ZB连接；第五NMOS管Mn5的源极为第二反相器400的第一端且与第二电压源VSSH连接，第三PMOS管Mp3的源极为第二反相器400的第二端且与第三电压源VDDH连接。

第三反相器500包括第六NMOS管Mn6和第四PMOS管Mp4；第六NMOS管Mn6的漏极和第四PMOS管Mp4的漏极共接形成第三反相器500的输出端ZB，一方面与第三NMOS管Mn3的源极连接，另一方面与第五NMOS管Mn5的栅极和第三PMOS管Mp3的栅极共接形成的第二反相器400的输入端SA连接；第六NMOS管Mn6的栅极和第四PMOS管MP4的栅极共接形成第三反相器500的输入端SB，一方面与第一NMOS管Mn1的源极连接，另一方面与第五NMOS管Mn5的漏极和第三PMOS管MP3的漏极共接形成的第二反相器400的输出端ZA连接；第六NMOS管Mn6的源极为第三反相器500的第一端且与第二电压源VSSH连接，第四PMOS管MP4的源极为第三反相器500的第二端且与第三电压源VDDH连接。

在另一个实施例中，为了控制第一下拉单元和第二下拉单元不将ZA、ZB两点的电压下拉低于第二电平VSSH，以使上述电平转换器适应Mp3、Mp4、Mn1、Mn2未选用耐高压器件的情况，第一下拉单元包括第一开关管、第二开关管及第三开关管。第一开关管的驱动端为第一下拉单元的驱动端且与第一信号输入端连接，第一开关管的输出端为第一下拉单元的第一端且与第一电压源连接，第一开关管的输入端与第二开关管的输出端连接。第二开关管的驱动端与第四电压源连接，第二开关管的输入端与第三开关管输出端连接。第三开关管的驱动端与第二电压源连接，第三开关管的输入端为第一下拉单元的第二端且与第二反相器的输出端连接。这样，通过设置第一开关管、第二开关管及第三开关管，第一开关管可响应第一输入端的输入信号选通，第二开关管可响应第一开关管开启后的电平变化而选通，并使第二开关管的电平变化，第三开关管可响应于第二反相器的输出端的电平变化而选通，进而根据第二开关管的电平变化将第二反相器的输出端的电压下拉。

第二下拉单元包括第四开关管、第五开关管及第六开关管。第四开关管的驱动端为第二下拉单元的驱动端与且第一反相器的输出端连接，第四开关管的输出端为第二下拉单元的第一端且与第一电压源连接，第四开关管的输入端与第五开关管的输出端连接。第五开关管的驱动端与第四电压源连接，第五开关管的输入端与第六开关管输出端连接。第六开关管的驱动端与第二电压源连接，第六开关管的输入端为第二下拉单元的第二端且与第三反相器的输出端连接。这样，通过设置第四开关管、第五开关管及第六开关管，第四开关管可响应第一输入端的输入信号并经过第一反相器反相后的输出信号选通，第五开关管可响应第四开关管开启后的电平变化而选通，并使第五开关管的电平变化，第六开关管可响应于第三反相器的输出端的电平变化而选通，进而根据第五开关管的电平变化将第三反相器的输出端的电压下拉。

具体地，请参阅图2，第一开关管为第一NMOS管Mn1，第一NMOS管Mn1的栅极、源极及漏极分别为第一开关管的驱动端、输出端及输入端；第二开关管为第二NMOS管Mn2，第二NMOS管Mn2的栅极、源极及漏极分别为第二开关管的驱动端、输出端及输入端；第三开关管为第一PMOS管Mp1，第一PMOS管Mp1的栅极、源极及漏极分别为第二开关管的驱动端、输入端及输出端。

亦即第一NMOS管Mn1的栅极与第一信号输入端X连接，第一NMOS管Mn1的源极与第一电压源VSSL连接，第一NMOS管Mn1的漏极与第二NMOS管Mn2的源极连接；第二NMOS管Mn2的栅极与第四电压源VDDL连接，第二NMOS管Mn2的漏极与第一PMOS管Mp1的漏极连接；第一PMOS管Mp1的栅极与第二电压源VSSH连接，第一PMOS管Mp1的源极与第二反相器400的输出端ZA连接。

第四开关管为第三NMOS管Mn3，第三NMOS管Mn3的栅极、源极及漏极分别为第四开关管的驱动端、输出端及输入端；第五开关管为第四NMOS管Mn4，第四NMOS管Mn4的栅极、源极及漏极分别为第五开关管的驱动端、输出端及输入端；第六开关管为第二PMOS管Mp2，第二PMOS管Mp2的栅极、源极及漏极分别为第六开关管的驱动端、输入端及输出端。

亦即第三NMOS管Mn3的栅极与第一反相器300的输出端XB连接，第三NMOS管Mn3的源极与第一电压源VSSL连接，第三NMOS管Mn3的漏极与第四NMOS管Mn4的源极连接；第四NMOS管Mn4的栅极与第四电压源VDDL连接，第四NMOS管Mn4的漏极与第二PMOS管Mp2的漏极连接；第二PMOS管Mp2的栅极与第二电压源VSSH连接，第二PMOS管Mp2的源极与第三反相器500的输出端ZB连接。

具体地，第二反相器400包括第五NMOS管Mn5和第三PMOS管Mp3；第五NMOS管Mn5的漏极和第三PMOS管Mp3的漏极共接形成第二反相器400的输出端ZA，一方面与第一PMOS管Mp1的源极连接，另一方面与第六NMOS管Mn6的栅极和第四PMOS管Mp4的栅极共接形成的第三反相器500的输入端SB连接；第五NMOS管Mn5的栅极和第三PMOS管Mp3的栅极共接形成第二反相器400的输入端SA，一方面与第二PMOS管Mp2的源极连接，另一方面与第六NMOS管Mn6的漏极和第四PMOS管Mp4的漏极共接形成的第三反相器500的输出端ZB连接；第五NMOS管Mn5的源极为第二反相器400的第一端且与第二电压源VSSH连接，第三PMOS管Mp3的源极为第二反相器400的第二端且与第三电压源VDDH连接。

第三反相器500包括第六NMOS管Mn6和第四PMOS管Mp4；第六NMOS管Mn6的漏极和第四PMOS管Mp4的漏极共接形成第三反相器500的输出端ZB，一方面与第一PMOS管Mp1的源极连接，另一方面与第五NMOS管Mn5的栅极和第三PMOS管Mp3的栅极共接形成的第二反相器400的输入端SA连接；第六NMOS管Mn6的栅极和第四PMOS管MP4的栅极共接形成第三反相器500的输入端SB，一方面与第一PMOS管Mp1的源极连接，另一方面与第五NMOS管Mn5的漏极和第三PMOS管MP3的漏极共接形成的第二反相器400的输出端ZA连接；第六NMOS管Mn6的源极为第三反相器500的第一端且与第二电压源VSSH连接，第四PMOS管MP4的源极为第三反相器500的第二端且与第三电压源VDDH连接。

下面结合图2对电平转换器的工作原理进行说明，详述如下：

当第一信号输入端X的电压为输入高电压VDDL(逻辑1)时，第一NMOS管Mn1及第二NMOS管Mn2开启将NB1点的电压下拉至第一电平VSSL，若此时ZB的初始电压为第三电平VDDH(逻辑1)，一方面第三PMOS管Mp3关闭、第五NMOS管Mn5开启将ZA的电压初始置为第二电平VSSH，第一PMOS管Mp1关闭，不会继续将ZA的电压下拉到VSSL，另一方面第二PMOS管Mp2及第四NMOS管Mn4开启将NB2电压拉为VDDH、NA2电压拉为VDDL-VTHN(VTHN为NMOS管的阈值电压)，第三NMOS管Mn3没有超过耐压范围；若此时ZB的初始电压为第二电平VSSH(逻辑0)，第三PMOS管Mp3开启、第五NMOS管Mn5关闭将ZA的电压初始置为第三电平VDDH，第一PMOS管Mp1开启将ZA的电压下拉到VSSH+VTHP(VTHP为PMOS管的阈值电压)，反过来将第四PMOS管Mp4开启、第六NMOS管Mn6关闭，将ZB的电压拉至第三电平VDDH(逻辑1)，又使得第三PMOS管Mp3关闭、第五NMOS管Mn5开启将ZA的电压继续下拉到第二电平VSSH。当第一信号输入端X的电压为输入高电压VSSL(逻辑0)时，工作原理与上述相同，只是将图中左右两条支路互换，在此不在赘述。

上述电平转换器，第一方面，由于电平转换电路中的第三PMOS管Mp3及第五NMOS管Mn5组成的第一反相器与第四PMOS管Mp4及第六NMOS管Mn6组成的第二反相器的输入端与输出端互相交叉连接，使电平转换电路为正反馈形式，一旦输出端ZA或ZB其中一点的电压被所在支路的下拉单元下拉，正反馈机制就会将输出端ZA和ZB两点电压迅速拉开到VDDH与VSSH，大大提高了电平转换的速度。

第二方面，由于下拉支路中的第三PMOS管Mp3/第四PMOS管Mp4与第二NMOS管Mn2/第四NMOS管Mn4可以钳位NA1/NA2/NB1/NB2各点的电压，使得各个MOS管器件承受的电压范围都不会超过器件的正常工作电压VDD，故不需要用到耐压高的CMOS器件。第三方面，上述下拉支路和电平转换电路的设计，在低功耗的需求，进入特殊模式下第三电平VDDH/第二电平VSSH与第四电平VDDL/第一电平VSSL可能降低时，只要电压范围不过低，在各个MOS管器件的阈值电压VTH之上，即可正常开启各个MOS管器件，使上述电平转换器正常工作，不需要额外的欠压支路来辅助。现有的电平转换器，伴随着CMOS工艺的特征尺寸的不停缩小，CMOS的工作电压也在不停降低。在某些多电源域的应用中，部分电路的电源电压会高于CMOS器件的正常工作电压VDD，达到2倍的正常工作电压，此时就需要选用耐压高的器件，但耐压高的器件，其特征尺寸就无法缩小。更进一步，在某些数据收发电路中，有可能保持输入输出信号的电压摆幅不变，但输出信号对地参考电压在变化的情况，偏置电压VBIAS可能在0～VDD间浮动，但输入输出信号的电压摆幅都是VDD。除了上述过压问题，还要面临在VBIAS波动过程中，信号必须正常传输的问题。进一步的电平转换器，可以一定程度上解决上述耐压问题，并在VBIAS由0～VDD的波动过程中可以正常传输信号，所用CMOS器件的正常工作电压为VDD，不会有过压问题。但仍存在不足之处——速度慢，延迟大，限制了电平转换器的传输速度。另一方面，由于低功耗的需求，在某些工作状态下，比如低功耗工作模式下，会主动降低电源电压，来降低长时间待机的功耗，增加设备的续航能力。输入信号的电压有可能会降为工作电压的一半，此时，器件会面临电源电压不足的问题，此时这种电路就完全不能工作，无法满足要求。

而本发明具体实施例的电平转换器，具有上述三方面的有益效果，不仅使电平转换的速度快，还使各个MOS管器件承受的电压范围不会超过MOS管器件的正常工作电压VDD，不需要用到耐压高的CMOS器件，并且在低功耗的情况下仍可以正常工作，不用额外的欠压支路来辅助，这样，可以得到一种芯片面积小、电平转换速度快、在低功耗下正常工作的电平转换器。上述电平转换器优化了电路设计，可以采用耐压较低的器件，与传统技术相比减少了元器件数量，同样的器件所需要的耐压值更低，从而降低了器件的特征尺寸的需求，进而能够节约芯片面积。

在其中一个实施例中，为了进一步提高电平转换器的耐压能力，可加入耐压高的MOS器件，结合图2和图3所示，电平转换器还包括第五PMOS管Mp5；第五PMOS管Mp5的源极与第三PMOS管Mp3的漏极连接，第五PMOS管Mp5的漏极与第五NMOS管Mn5的漏极共接形成第二反相器的输出端ZA；第五PMOS管Mp5的驱动端与第一信号输入端X连接。

进一步地，电平转换器还包括第六PMOS管Mp6；第六PMOS管Mp6的源极与第四PMOS管Mp4的漏极连接，第六PMOS管Mp6的漏极与第六NMOS管Mn6的漏极共接形成第三反相器的输出端ZB；第六PMOS管Mp6的驱动端与第一反相器的输出端连接。

在工作原理上，当第一信号输入端X的电压为输入高电平VDDL(逻辑1)，第一NMOS管Mn1及第二NMOS管Mn2开启将NB1点的电压下拉至第一电平VSSL，若此时ZB的初始电压为第三电平VDDH(逻辑1)，新加入的第五PMOS管Mp5及第六PMOS管Mp6不影响其他MOS管器件的工作；若此时ZB的初始电压为第二电平VSSH(逻辑0)，第三PMOS管Mp3开启、第五NMOS管Mn5关闭将ZA的电压初始置为第三电平VDDH，第一PMOS管Mp1开启将ZA的电压下拉，这时ZA的电压同时受到第一PMOS管Mp1的下拉与第三PMOS管Mp3的上拉，故其电压下降速度较慢，而第五PMOS管Mp5的VSG电压为第三电平VDDH-第二电平VDDL，形成弱导通，第五PMOS管Mp5就起到了限制第三PMOS管Mp3对输出端ZA电压的上拉能力，所以输入端ZA的电压下降速度便可得到提升，在经由正反馈将ZB的电压拉至第三电平VDDH(逻辑1)、ZA的电压下拉到第二电平VSSH。当第一信号输入端X的电压为输入高电压VSSL(逻辑0)时，工作原理与上述相同，只是将图中左右两条支路互换，在此不再赘述。

上述电平转换器，第五PMOS管Mp5及第六PMOS管Mp6为性能上耐高压的器件。通过加入耐高压的器件第五PMOS管Mp5及第六PMOS管Mp6，可以进一步加速电平转换的速度。

本发明另一实施例还提出一种电平转换器，如图4所示，其为本发明又一实施例提出的电平转换器的结构示意图。该电平转换器包括第二信号输入端X1、第一上拉单元101、第二上拉单元201、第四反相器301、第五反相器401、第六反相器501及第二信号输出端Z1。

第一上拉单元101的驱动端与第二信号输入端Z1连接，第一上拉单元101的第一端与第五电压源VDDH连接，第一上拉单元101的第二端与第五反相器401的输出端ZA1连接，第一上拉单元101用于响应第二信号输入端X1输入的信号将第五反相器401的输出端ZA1的电压上拉；第二上拉单元201的驱动端与第四反相器301的输出端连接，第四反相器301的输入端与第二信号输入端X1连接，第二上拉单元201的第一端与第五电压源VDDH连接，第二上拉单元201的第二端与第六反相器201的输出端ZB1连接，第二上拉单元201用于响应第二信号输入端X1输入的信号经第四反相器301反相后输出的信号将第六反相器201的输出端ZB1的电压上拉；第五反相器401的输出端ZA1还与第六反相器501的输入端SB1连接，第六反相器501的输出端ZB1还与第五反相器401的输入端SA1连接；第五反相器401的第一端与第六反相器501的第一端均与第六电压源VDDL连接，第五反相器401的第二端与第六反相器501的第二端均与第七电压源VSSL连接，第六反相器501的输出端ZB1还与第二信号输出端Z1连接，第二信号输出端Z1的电平根据第六反相器501的输出端电平的转变而转变。

其中，VDDH/VSSH与VDDL/VSSL的电压范围小于或等于CMOS器件的正常工作电压VDD，且VSSH电压大于或等于VSSL，第一信号输入端X输入的信号电压为VDDL(逻辑1)～VSSL(逻辑0)，反相器的供电电压为VDDL(逻辑1)～VSSL(逻辑0)。

其中，本发明中，第五电压源VDDH输出低逻辑电平第五电平VDDH，第六电压源VDDL输出高逻辑电平第六电平VDDL，第七电压源VSSL输出高逻辑电平第三电平VSSL，第八电压源VSSH输出低逻辑电平第八电平VSSH。VDDH/VSSH与VDDL/VSSL的电压范围小于或等于CMOS器件的正常工作电压VDD，且VDDL电压小于或等于VDDH，第二信号输入端X1输入的信号电压为VDDH(逻辑1)～VSSH(逻辑0)，反相器的供电电压为VDDH(逻辑1)～VDDL(逻辑0)。

上述电平转换器，从第二信号输入端X1输入的输入高电平VDDH/输入低电平VSSH电压域的输入信号就被转换成从第二信号输出端输出的第七电平VSSL/第六电平VDDL电压域的输出信号。由于第五反相器和第六反相器构成的电平转换电路为正反馈形式，一旦第五反相器的输出端或第六反相器的输出端其中一点的电压被第一上拉单元或第二上拉单元其中一条上拉支路拉低，正反馈机制就会将第五反相器的输出端ZA1和第六反相器的输出端ZB1两点电压迅速拉开到第六电平VDDL或第七电平VSSL，电平转换的速度大大增加。

图4中电平转换器与如图1中实施例的电平转换器原理相同，只是将第一下拉单元及第二下拉单元替换为第一上拉单元及第二上拉单元，将CMOS器件改为互补器件，以及将第一电压源～第四电压源替换为第五电压源～第八电压源，与图1或图2中实现了输入高电平VDDL/输入低电平VSSL到第三电平VDDH/第二电平VSSH电压域的输出信号相比，相同原理实现了输入高电平VDDH/输入低电平VSSH到第六电平VDDL/第七电平VSSL反方向的数据传输，且具有相同的效果，在此不在赘述。

在其中一个实施例中，第一上拉单元包括第七开关管，第七开关管的驱动端为第一上拉单元的驱动端且与第二信号输入端连接，第七开关管的输入端为第一上拉单元的第一端且与第五电压源连接，第七开关管的输出端为第一上拉单元的第二端且与第五反相器的输出端连接；第二上拉单元包括第十开关管，第十开关管的驱动端为第二上拉单元的驱动端且与第四反相器的输出端连接，第十开关管的输入端为第二上拉单元的第一端且与第五电压源连接，第十开关管的输出端为第二上拉单元的第二端且与第六反相器的输出端连接。

具体地，请再次参阅图4，第七开关管为第十一PMOS管Mp11，第十一PMOS管Mp11的栅极、源极及漏极分别为第七开关管的驱动端、输入端及输出端。

亦即第十一PMOS管Mp11的栅极与第二信号输入端X1连接，第十一PMOS管Mp11的漏极与第五电压源VDDH连接，第十一PMOS管Mp11的源极与第五反相器401的输出端ZA1连接。

第十开关管为第十三PMOS管Mp13，第十三PMOS管Mp13的栅极、源极及漏极分别为第十开关管的驱动端、输入端及输出端。

亦即第十三PMOS管Mp13的栅极与第四反相器301的输出端XB1连接，第十三PMOS管Mp13的漏极与第五电压源VDDH连接，第十三PMOS管Mp13的源极与第三反相器500的输出端ZB1连接。

具体地，第五反相器包括第十五PMOS管和第十三NMOS管，第十五PMOS管的漏极和第十三NMOS管的漏极共接形成第五反相器的输出端，第十五PMOS管的栅极和第十三NMOS管的栅极共接形成第五反相器的输入端，第十五PMOS管的源极为第五反相器的第一端，第十三NMOS管的源极为第五反相器的第二端。

第六反相器包括第十六PMOS管和第十四NMOS管，第十六PMOS管的漏极和第十四NMOS管的漏极共接形成第六反相器的输出端，第十六PMOS管的栅极和第十四NMOS管的栅极共接形成第六反相器的输入端，第十六PMOS管的源极为第六反相器的第一端，第十四NMOS管的源极为第六反相器的第二端。

在另一个实施例中，请参阅图5，第二上拉单元还包括第八开关管及第九开关管，第七开关管的驱动端为第一上拉单元的驱动端且与第二信号输入端连接，第七开关管的输入端为第一上拉单元的第一端且与第五电压源连接，第七开关管的输出端与第八开关管的输入端连接，第八开关管的驱动端与第八电压源连接，第八开关管的输出端与第九开关管的输入端连接，第九开关管的驱动端与第六电压源连接，第九开关管的输出端为第一上拉单元的第二端且与第五反相器的输出端连接；第二上拉单元还包括第十一开关管及第十二开关管，第十开关管的驱动端为第二上拉单元的驱动端且与第四反相器的输出端连接，第十开关管的输入端为第二上拉单元的第一端且与第五电压源连接，第十开关管的输出端与第十一开关管的输入端连接，第十一开关管的驱动端与第八电压源连接，第十一开关管的输出端与第十二开关管输入端连接，第十二开关管的驱动端与第六电压源连接，第十二开关管的输出端为第二上拉单元的第二端且与第六反相器的输出端连接。

具体地，第七开关管为第十一PMOS管Mp11，第十一PMOS管Mp11的栅极、源极及漏极分别为第七开关管的驱动端、输入端及输出端，第八开关管为第十二PMOS管Mp12，第十二PMOS管Mp12的栅极、源极及漏极分别为第八开关管的驱动端、输入端及输出端，第九开关管为第十一NMOS管Mn11，第十一NMOS管Mn11的栅极、源极及漏极分别为第九开关管的驱动端、输出端及输入端；第十开关管为第十三PMOS管Mp13，第十三PMOS管Mp13的栅极、源极及漏极分别为第十开关管的驱动端、输入端及输出端，第十一开关管为第十四PMOS管Mp14，第十四PMOS管Mp14的栅极、源极及漏极分别为第十一开关管的驱动端、输入端及输出端，第十二开关管为第十二NMOS管Mn12，第十二NMOS管Mn12的栅极、源极及漏极分别为第十二开关管的驱动端、输出端及输入端。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种电平转换器，其特征在于，包括：第一信号输入端、第一下拉单元、第二下拉单元、第一反相器、第二反相器、第三反相器及第一信号输出端；

所述第一下拉单元的驱动端与所述第一信号输入端连接，所述第一下拉单元的第一端与第一电压源连接，所述第一下拉单元的第二端与所述第二反相器的输出端连接，所述第一下拉单元用于响应第一信号输入端输入的信号将所述第二反相器的输出端的电压下拉；

所述第二下拉单元的驱动端与所述第一反相器的输出端连接，所述第一反相器的输入端与所述第一信号输入端连接，所述第二下拉单元的第一端与第一电压源连接，所述第二下拉单元的第二端与所述第三反相器的输出端连接，所述第二下拉单元用于响应第一信号输入端输入的信号经第一反相器反相后输出的信号将所述第三反相器的输出端的电压下拉；

所述第二反相器的输出端还与所述第三反相器的输入端连接，所述第三反相器的输出端还与所述第二反相器的输入端连接；

所述第二反相器的第一端与所述第三反相器的第一端均与第二电压源连接，第二反相器的第二端与所述第三反相器的第二端均与第三电压源连接，所述第三反相器的输出端还与所述第一信号输出端连接，所述第一信号输出端的电压源根据所述第三反相器的输出端电平的转变而转变。

2.根据权利要求1所述的电平转换器，其特征在于，所述第一下拉单元包括第一开关管，所述第一开关管的驱动端为所述第一下拉单元的驱动端且与所述第一信号输入端连接，所述第一开关管的输出端为所述第一下拉单元的第一端且与所述第一电压源连接，所述第一开关管的输入端为所述第一下拉单元的第二端且与所述第二反相器的输出端连接；

所述第二下拉单元包括第四开关管，所述第四开关管的驱动端为所述第二下拉单元的驱动端且与所述第一反相器的输出端连接，所述第四开关管的输出端为所述第二下拉单元的第一端且与所述第一电压源连接，所述第一开关管的输入端为所述第二下拉单元的第二端且与所述第三反相器的输出端连接。

3.根据权利要求2所述的电平转换器，其特征在于，所述第一下拉单元还包括第二开关管及第三开关管，所述第一开关管的驱动端为所述第一下拉单元的驱动端且与所述第一信号输入端连接，所述第一开关管的输出端为所述第一下拉单元的第一端且与第一电压源连接，所述第一开关管的输入端与所述第二开关管的输出端连接，所述第二开关管的驱动端与第四电压源连接，所述第二开关管的输入端与所述第三开关管的输出端连接，所述第三开关管的驱动端与第二电压源连接，所述第三开关管的输入端为所述第一下拉单元的第二端且与所述第二反相器的输出端连接；

所述第二下拉单元还包括第五开关管及第六开关管，所述第四开关管的驱动端为所述第二下拉单元的驱动端且与所述第一反相器的输出端连接，所述第四开关管的输出端为所述第二下拉单元的第一端且与第一电压源连接，所述第四开关管的输入端与所述第五开关管的输出端连接，所述第五开关管的驱动端与第四电压源连接，所述第五开关管的输入端与所述第六开关管输出端连接，所述第六开关管的驱动端与第二电压源连接，所述第六开关管的输入端为所述第二下拉单元的第二端且与所述第三反相器的输出端连接。

4.根据权利要求3所述的电平转换器，其特征在于，所述第一开关管为第一NMOS管，所述第一NMOS管的栅极、源极及漏极分别为所述第一开关管的驱动端、输出端及输入端，所述第二开关管为第二NMOS管，所述第二NMOS管的栅极、源极及漏极分别为所述第二开关管的驱动端、输出端及输入端，所述第三开关管为第一PMOS管，所述第一PMOS管的栅极、源极及漏极分别为所述第三开关管的驱动端、输入端及输出端；

所述第四开关管为第三NMOS管，所述第三NMOS管的栅极、源极及漏极分别为所述第四开关管的驱动端、输出端及输入端，所述第五开关管为第四NMOS管，所述第四NMOS管的栅极、源极及漏极分别为所述第五开关管的驱动端、输出端及输入端，所述第六开关管为第二PMOS管，所述第二PMOS管的栅极、源极及漏极分别为所述第六开关管的驱动端、输入端及输出端。

5.根据权利要求1至4中任一项所述的电平转换器，其特征在于，所述第二反相器包括第五NMOS管和第三PMOS管，所述第五NMOS管的漏极和所述第三PMOS管的漏极共接形成所述第二反相器的输出端，，所述第五NMOS管的栅极和所述第三PMOS管的栅极共接形成所述第二反相器的输入端，所述第五NMOS管的源极为所述第二反相器的第一端，所述第三PMOS管的源极为所述第二反相器的第二端；

所述第三反相器包括第六NMOS管和第四PMOS管，所述第六NMOS管的漏极和所述第四PMOS管的漏极共接形成所述第三反相器的输出端，所述第六NMOS管的栅极和所述第四PMOS管的栅极共接形成所述第三反相器的输入端，所述第六NMOS管的源极为所述第三反相器的第一端，所述第四PMOS管的源极为所述第三反相器的第二端。

6.一种电平转换器，其特征在于，包括：第二信号输入端、第一上拉单元、第二上拉单元、第四反相器、第五反相器、第六反相器及第二信号输出端；

所述第一上拉单元的驱动端与所述第二信号输入端连接，所述第一上拉单元的第一端与第五电压源连接，所述第一上拉单元的第二端与所述第五反相器的输出端连接，所述第一上拉单元用于响应第二信号输入端输入的信号将所述第五反相器的输出端的电压上拉；

所述第二上拉单元的驱动端与所述第四反相器的输出端连接，所述第四反相器的输入端与所述第二信号输入端连接，所述第二上拉单元的第一端与第五电压源连接，所述第二上拉单元的第二端与所述第六反相器的输出端连接，所述第二上拉单元用于响应第二信号输入端输入的信号经第四反相器反相后输出的信号将所述第六反相器的输出端的电压上拉；

所述第五反相器的输出端还与所述第六反相器的输入端连接，所述第六反相器的输出端还与所述第五反相器的输入端连接；

所述第五反相器的第一端与所述第六反相器的第一端均与第六电压源连接，第五反相器的第二端与所述第六反相器的第二端均与第七电压源连接，所述第六反相器的输出端还与所述第二信号输出端连接，所述第二信号输出端的电压源根据所述第六反相器的输出端电平的转变而转变。

7.根据权利要求6所述的电平转换器，其特征在于，所述第一上拉单元包括第七开关管，所述第七开关管的驱动端为所述第一上拉单元的驱动端且与所述第二信号输入端连接，所述第七开关管的输入端为所述第一上拉单元的第一端且与所述第五电压源连接，所述第七开关管的输出端为所述第一上拉单元的第二端且与所述第五反相器的输出端连接；

所述第二上拉单元包括第十开关管，所述第十开关管的驱动端为所述第二上拉单元的驱动端且与所述第四反相器的输出端连接，所述第十开关管的输入端为所述第二上拉单元的第一端且与所述第五电压源连接，所述第十开关管的输出端为所述第二上拉单元的第二端且与所述第六反相器的输出端连接。

8.根据权利要求7所述的电平转换器，其特征在于，所述第二上拉单元还包括第八开关管及第九开关管，所述第七开关管的驱动端为所述第一上拉单元的驱动端且与所述第二信号输入端连接，所述第七开关管的输入端为所述第一上拉单元的第一端且与第五电压源连接，所述第七开关管的输出端与所述第八开关管的输入端连接，所述第八开关管的驱动端与第八电压源连接，所述第八开关管的输出端与所述第九开关管的输入端连接，所述第九开关管的驱动端与第六电压源连接，所述第九开关管的输出端为所述第一上拉单元的第二端且与所述第五反相器的输出端连接；

所述第二上拉单元还包括第十一开关管及第十二开关管，所述第十开关管的驱动端为所述第二上拉单元的驱动端且与所述第四反相器的输出端连接，所述第十开关管的输入端为所述第二上拉单元的第一端且与第五电压源连接，所述第十开关管的输出端与所述第十一开关管的输入端连接，所述第十一开关管的驱动端与第八电压源连接，所述第十一开关管的输出端与所述第十二开关管输入端连接，所述第十二开关管的驱动端与第六电压源连接，所述第十二开关管的输出端为所述第二上拉单元的第二端且与所述第六反相器的输出端连接。

9.根据权利要求8所述的电平转换器，其特征在于，所述第七开关管为第十一PMOS管，所述第十一PMOS管的栅极、源极及漏极分别为所述第七开关管的驱动端、输入端及输出端，所述第八开关管为第十二PMOS管，所述第十二PMOS管的栅极、源极及漏极分别为所述第八开关管的驱动端、输入端及输出端，所述第九开关管为第十一NMOS管，所述第十一NMOS管的栅极、源极及漏极分别为所述第九开关管的驱动端、输出端及输入端；

所述第十开关管为第十三PMOS管，所述第十三PMOS管的栅极、源极及漏极分别为所述第十开关管的驱动端、输入端及输出端，所述第十一开关管为第十四PMOS管，所述第十四PMOS管的栅极、源极及漏极分别为所述第十一开关管的驱动端、输入端及输出端，所述第十二开关管为第十二NMOS管，所述第十二NMOS管的栅极、源极及漏极分别为所述第十二开关管的驱动端、输出端及输入端。

10.根据权利要求6-9中任一项所述的电平转换器，其特征在于，所述第五反相器包括第十五PMOS管和第十三NMOS管，所述第十五PMOS管的漏极和所述第十三NMOS管的漏极共接形成所述第五反相器的输出端，所述第十五PMOS管的栅极和所述第十三NMOS管的栅极共接形成所述第五反相器的输入端，所述第十五PMOS管的源极为所述第五反相器的第一端，所述第十三NMOS管的源极为所述第五反相器的第二端；

所述第六反相器包括第十六PMOS管和第十四NMOS管，所述第十六PMOS管的漏极和所述第十四NMOS管的漏极共接形成所述第六反相器的输出端，所述第十六PMOS管的栅极和所述第十四NMOS管的栅极共接形成所述第六反相器的输入端，所述第十六PMOS管的源极为所述第六反相器的第一端，所述第十四NMOS管的源极为所述第六反相器的第二端。