CN113196667B - 伪互补逻辑网络 - Google Patents

Abstract

根据本实施例的伪互补逻辑网络包括：第一逻辑级，包括第一下拉电路和包含N型晶体管的第一上拉电路；以及第二逻辑级，包括第二上拉电路和包含N型晶体管的第二下拉电路，其中，提供所述第二逻辑级的输出信号作为所述第一下拉电路的输入，以及所述第一上拉电路包括所述第二下拉电路。

Description

伪互补逻辑网络

技术领域

本发明涉及一种伪互补逻辑网络。

背景技术

有机晶体管或薄膜晶体管的工艺具有广泛的应用领域，因为所述器件本身是柔性和透明的，并且在制造期间进行自底向上沉积。

发明内容

[技术问题]

在有机晶体管和薄膜晶体管中，n型和p型载流子之间的迁移率差异很大，因此难以将这些晶体管集成到互补电路中。因此，在制造集成电路时，电路仅由相同类型的晶体管组成。

然而，当仅使用N型晶体管或P型晶体管并且不使用互补电路来实现逻辑时，由于静态电流消耗大而导致功耗增加，并且噪声容限不足。

本发明的主要目的之一是提供一种伪互补单极性逻辑器件，其具有在有机晶体管或薄膜晶体管中仅用N型晶体管或P型晶体管实现的逻辑，并且伪互补地操作以降低功耗。

[技术方案]

根据本实施例的伪互补逻辑网络包括：第一逻辑级，包括第一下拉电路和包含N型晶体管的第一上拉电路；以及第二逻辑级，包括第二上拉电路和包含N型晶体管的第二下拉电路，其中，提供第二逻辑级的输出信号作为第一下拉电路的输入，并且第一上拉电路包括第二下拉电路。

根据本实施例的伪互补逻辑网络包括：第一逻辑级，包括第一上拉电路和包含P型晶体管的第一下拉电路；第二逻辑级，包括第二下拉电路和包含P型晶体管的第二上拉电路，其中，提供第二逻辑级的输出信号作为第一上拉电路的输入，并且第一下拉电路包括第二上拉电路。

[有益效果]

根据本实施例，由于上拉电路和下拉电路互补地工作，因此可以降低静态电流消耗，从而降低功耗并防止噪声容限特性降低。

附图说明

图1(A)是示意性地示出根据本实施例的包括N型晶体管的伪互补逻辑网络的框图，图1(B)是示意性地示出根据本实施例的包括P型晶体管的伪互补逻辑网络的框图。

图2(A)是根据本实施例的伪互补逻辑网络的门级电路图，图2(B)是包括N型晶体管的伪互补逻辑网络的晶体管级电路图，图2(C)是包括P型晶体管的伪互补逻辑网络的晶体管级电路图。

图3是根据本实施例的伪互补逻辑网络的门级电路图。

图4是使用N型晶体管的伪互补逻辑网络的晶体管级电路图。

图5是使用P型晶体管的伪互补逻辑网络的晶体管级电路图。

图6是根据本实施例的任何组合逻辑被实现为伪互补逻辑网络时的门级电路图。

图7是使用N型晶体管实现图6的组合逻辑时的晶体管级电路图。

图8示出根据本实施例的N型晶体管逆变器的伪互补逻辑网络的计算机模拟结果。

图9示出根据本实施例的N型晶体管的伪互补逻辑网络的计算机模拟结果。

具体实施方式

在下文中，将参考附图描述根据本实施例的伪互补逻辑网络。图1(A)是示意性地示出根据本实施例的包括N型晶体管的伪互补逻辑网络的框图，图1(B)是示意性地示出根据本实施例的包括P型晶体管的伪互补逻辑网络的框图。

参照图1(A)，根据本实施例的伪互补逻辑网络11包括：第一逻辑级120，包括包含N型晶体管的第一上拉电路122和第一下拉电路112；以及第二逻辑级220，包括第二上拉电路222和包含N型晶体管的第二下拉电路212。提供第二逻辑级220的输出信号作为第一下拉电路112的输入，并且第一上拉电路122包括第二下拉电路212。

参考图1(B)，根据本实施例的伪互补逻辑网络12包括：第一逻辑级140，包括上拉电路124和包含P型晶体管的第一下拉电路114；以及二逻辑级240，包括第二下拉电路214和包含P型晶体管的第二上拉电路224。提供第二逻辑级240的输出信号作为第一上拉电路124的输入，并且第一下拉电路114包括第二上拉电路224。

图2(A)是根据本实施例的伪互补逻辑网络11的门级电路图，图2(B)是包括N型晶体管的伪互补逻辑网络11的晶体管级电路图，图2(C)是包括P型晶体管的伪互补逻辑网络12的晶体管级电路图。参考图2(A)和图2(B)，当第一逻辑级120和第二逻辑级220中的每一个是由N型晶体管组成的反相器时，第一下拉电路可以是接收第二逻辑级220的输出B的N型晶体管112。第二上拉电路可以用二极管连接的晶体管222实现，该晶体管222上拉第二逻辑级220的输出节点。根据未示出的另一实施例，第二上拉电路可以是电阻器。在未示出的另一实施例中，第二上拉电路可以包括前一逻辑级的下拉电路，并且可以包括N型晶体管。第一上拉电路可以与第二下拉电路相同。

此外，第二上拉电路被提供有反向输入，并且可以用N型晶体管来实现，该N型晶体管实现与第二下拉电路的德摩根定律(De Morgan’s law)相对应的逻辑。

在向图2(B)所示的伪互补逻辑网络11提供逻辑高信号作为输入A时，作为第二下拉电路的N型晶体管212被激活。逻辑低信号被提供作为第二逻辑级220的输出B。同样，作为与第二下拉电路相同的第一上拉电路的N型晶体管122被激活，因此逻辑高信号被输出作为第一逻辑级120的输出O。

当提供逻辑低信号作为第二逻辑级220的输入A时，作为第二下拉电路的N型晶体管212关断。然而，第二逻辑级220的输出B通过二极管连接的晶体管222提供逻辑高信号。此外，作为第一下拉电路的N型晶体管112被提供逻辑高信号并被激活，并且第一逻辑级120输出逻辑低信号O。

如同在常规技术中，在向使用二极管连接的晶体管222的第二逻辑级提供逻辑高信号作为输入A时，N型晶体管212被激活。因此，发生静态电流消耗，因为电流可通过二极管连接的晶体管214流向参考电压轨VSS。

然而，尽管根据本实施例实现的第一逻辑级120的第一上拉电路和第一下拉电路是用相同类型的晶体管实现的，但激活和关断彼此互补。因此，通过这种配置，提供了能够减少静态电流消耗的优点。

此外，当提供从逻辑低状态摆动到逻辑高状态的信号来作为第二逻辑级220的输入时，用于第二逻辑级220的输出B的信号可将驱动电压VDD减去二极管连接的晶体管222的接通电压摆动到参考电压VSS。相反，当提供从逻辑高状态摆动到逻辑低状态的信号来作为第一逻辑级120的输入时，输出从参考电压VSS摆动到驱动电压VDD的信号。

因此，当在上一逻辑级的下拉电路被设置在上一逻辑级时，可以减少相应逻辑级的输出信号的摆动范围的损失，从而也可减少噪声容限的损失。

参考图2(A)和图2(C)，当第一逻辑级140和第二逻辑级240均为由P型晶体管组成的逆变器时，第一上拉电路可以是接收第二逻辑级240的输出B的P型晶体管124。第二下拉电路可通过二极管连接的晶体管214来实现，该晶体管214将第二逻辑级240的输出节点下拉。根据未示出的另一实施例，第二下拉电路可以是电阻器。在未示出的另一实施例中，第二下拉电路可包括前一逻辑级的上拉电路，并且在这种情况下，可以包括P型晶体管。第一下拉电路可以与第二个上拉电路相同。

此外，第二下拉电路被提供有反向输入，并且可以用P型晶体管来实现实现，该P型晶体管实现与第二下拉电路的德摩根定律相对应的逻辑。

当提供逻辑高信号作为图2(C)所示的伪互补逻辑网络12的输入时，作为第二上拉电路的P型晶体管224被关断。然而，由二极管连接的晶体管214提供逻辑低信号作为第二逻辑级220的输出B。

作为被提供有逻辑低信号的第一上拉电路的P型晶体管124被激活，并且作为被提供有逻辑高信号A的第一下拉电路的P型晶体管114被关断。因此，提供逻辑高信号作为第一逻辑级140的输出O。

相反，当提供逻辑低信号作为第二逻辑级220的输入A时，作为第二上拉电路的P型晶体管224被激活，因此提供逻辑高信号作为第二逻辑级220的输出B。此外，作为第一上拉电路的P型晶体管124被提供有逻辑高信号B并关断，而被提供有逻辑低信号A的第一下拉电路的P型晶体管114被激活。因此，第一逻辑级120输出逻辑低信号O。

如同常规技术中，在向使用二极管连接的晶体管214的第二逻辑级提供逻辑低信号作为输入A时，P型晶体管224被激活。因此，发生静态电流消耗，因为电流可以通过二极管连接的晶体管214流向参考电压轨VSS。

然而，可以看到，在根据本实施例的第一逻辑级中，第一下拉电路和第一上拉电路用相同类型的晶体管来实现，但是激活和关断是互补的。因此，通过这种配置，提供了能够降低静态电流消耗的优点。

此外，当提供在逻辑高状态和逻辑低状态之间交替的信号作为输入A时，使用二极管连接的P型晶体管的第二逻辑级240只能输出从电源电压VDD摆动到参考电压VSS的信号，该参考电压VSS增加了二极管连接的P型晶体管的导通电压。

另一方面，当前一逻辑级的上拉电路设置在下拉逻辑级中时，由于第一上拉电路和第一下拉电路互补地操作，因此不存在静态电流消耗。此外，当提供从逻辑高状态到逻辑低状态摆动的信号作为输入时，第一逻辑级的输出电压可以从参考电压VSS摆动到驱动电压VDD。因此，可以降低功耗和相应逻辑级的信号摆动的损失，从而可以降低噪声容限的损失。

图3是根据本实施例的伪互补逻辑网络的门级电路图，图4是使用N型晶体管的伪互补逻辑网络的晶体管级电路图，图5是使用P型晶体管的伪互补逻辑网络的晶体管级电路图。

参考图3和图4，所示伪互补逻辑网络的第二逻辑级220a是接收信号C和D作为输入并输出信号A的NAND门，第三逻辑级220b是接收信号E和F作为输入并输出信号B的NAND门，第一逻辑级120是接收第二逻辑级220a的输出信号A和第三逻辑级220b的输出信号B并输出输出信号O的NAND门。

第二逻辑级220a和第三逻辑级220b分别包括上拉电路222a和222b以及下拉电路212a和212b，上拉电路222a和222b以及下拉电路212a和212b分别具有实现为N型晶体管逻辑的NAND门。如上所述，上拉电路222a和222b可被提供有二极管连接的晶体管、电阻器、N型晶体管和反向输入，并且可以包括N型晶体管，该N型晶体管实现根据第二下拉电路的德摩根定律的逻辑。

所述2输入NAND的真值表如下表1所示。

[表1]

输入A	输入B	输出
			0	0	1
0	1	1
			1	0	1
1	1	0

(0:逻辑低，1:逻辑高)

也就是说，当两个输入都处于逻辑高状态时输出逻辑低信号，并且当两个输入中的至少一个处于逻辑低状态时输出逻辑高信号。如图4所示，通过将两个N型晶体管串联连接到第二逻辑级220a和第三逻辑级220b的上拉电路，可以将这种NAND功能实现为N型晶体管逻辑。

在将逻辑低输入提供至下拉电路212a和212b各自中串联连接的两个晶体管中的至少一个时，输出节点和参考电压轨VSS断开，并且由上拉电路输出逻辑高信号。在将逻辑高输入提供至串联连接的两个晶体管两者时，两个晶体管被激活并且输出逻辑低信号。

NAND门级可实现为P型晶体管逻辑，如图5的第二逻辑级240a和第三逻辑级240b。P型晶体管与被提供有输入的上拉电路224a和224b并联连接，并且连接到下拉电路214a和214b。在将逻辑低输入提供至上拉电路中并联连接的P型晶体管中的至少一个时，相应晶体管被激活，并且由上拉电路输出逻辑高信号。也就是说，NAND功能可以实现为P型晶体管逻辑，其中，被提供有输入的P型晶体管彼此并联连接。

再次参考图3和图4，第一逻辑级120的上拉电路122具有与下拉电路212a相同的电路122a和与下拉电路212b相同的电路122b，所述电路作为P型晶体管逻辑连接以实现第一逻辑级120的功能。也就是说，第一逻辑级120的NAND功能的上拉电路122可以实现为P型晶体管逻辑，其中电路122a和电路122b并联连接。

具有第一逻辑阶段120的所示配置的伪互补逻辑网络的真值表如下表2所示。

[表2]

(0：逻辑低，1：逻辑高)

参考表2以及图3和图4，在第一逻辑级120中的上拉电路122和下拉电路112不能同时激活。当下拉电路112被激活并且逻辑低信号被提供作为输出O时，信号A和B两者必须为逻辑高。为了使作为第二逻辑级220a的输出的信号A为逻辑高，必须关断第二逻辑级220a的下拉电路212a。同样，为了使作为第三逻辑级220b的输出的信号B为逻辑高，必须关断第三逻辑级220b的下拉电路212b。

因此，关断第一上拉电路122，其中，与下拉电路212a相同的电路122a和与下拉电路212b相同的电路122b作为PMOS逻辑连接以实现NAND功能。因此，当信号A和B为逻辑高时，上拉电路122不被激活。

不能同时关断第一逻辑级120中的上拉电路122和下拉电路112。当下拉电路112被切断并且逻辑高信号被提供作为输出O时，信号A和B中的至少一个必须为逻辑低。为了使作为第二逻辑级220a的输出的信号A为逻辑低，必须激活第二逻辑级220a的下拉电路212a。同样，为了使作为第三逻辑级220b的输出的信号B为逻辑低，必须激活第三逻辑级220b的下拉电路212b。

因此，当信号A和B中的至少一个为逻辑低时，激活作为PMOS逻辑连接的与下拉电路212a相同的电路122a和与下拉电路212b相同的电路122b中的至少一个，以在第一上拉电路122中实现NAND功能。因此，第一逻辑级不被关断并且提供逻辑高信号作为输出。

从上述两种情况可以看出，即使第一逻辑级120的上拉电路122和下拉电路112包括相同类型的晶体管，它们也互补地工作。

参考图3和图5，伪互补逻辑网络12可以用P型晶体管实现。第二逻辑级240a和第三逻辑级240b分别包括下拉电路214a和214b以及上拉电路224a和224b，其具有实现为P型晶体管逻辑的NAND门。如上所述，下拉电路214a和214b可以被提供有二极管连接的晶体管、电阻器、P型晶体管和反向输入，并且可以包括P型晶体管，该P型晶体管实现根据第二上拉电路的德摩根定律的逻辑。根据本实施例，以上实施方式可以应用于伪互补逻辑网络。

参考以上表1，当两个输入中的至少一个在2输入NAND功能中为逻辑低时，输出逻辑高信号。因此，通过并联连接两个P型晶体管以实现NAND功能，可以在第一逻辑级140、第二逻辑级240a和第三逻辑级240b中实现上拉电路124、224a和224b。

第一逻辑级140的下拉电路114具有与第二逻辑级240a的上拉电路224a相同的电路114a和与第三逻辑级240b的上拉电路224b相同的电路114b，它们作为N型晶体管逻辑连接以实现NAND功能。

根据本实施例的包括在第一逻辑级140中的上拉电路124和下拉电路114互补地操作。

在实施例中，当第一逻辑级140的上拉电路124电连接到电源电压轨VDD时，信号A和B中的至少一个必须为逻辑低。因此，信号C和D都必须为逻辑高，和/或信号E和F都必须为逻辑高。因此，当信号C和D均为逻辑高时，第一逻辑级140的下拉电路114a被关断，并且当信号E和F均为逻辑高时，下拉电路114b被关断。因此，不能同时激活上拉电路124和下拉电路114。

在另一实施例中，当第一逻辑级140的上拉电路124关断时，信号A和B两者必须为逻辑高。因此，信号C和D中的一个必须为逻辑低，并且信号E和F中的一个必须为逻辑低。因此，当信号C和D中的一个为逻辑低并且信号E和F中的一个为逻辑低时，第一逻辑级140的下拉电路114a被激活，并且下拉电路114b也被激活。因此，不能同时关断上拉电路124和下拉电路114。因此，包括在根据本实施例的第一逻辑级140中的上拉电路124和下拉电路114互补地操作。

如上所述，利用根据本实施例的伪互补逻辑网络实现的第一级中的上拉电路和下拉电路彼此互补地操作，因此可以降低静态功耗。此外，上拉电路和下拉电路不包括可限制摆动范围的二极管连接器件，因此可以防止噪声容限的退化。

图6是根据本实施例的当任何组合逻辑被实现为伪互补逻辑网络时的门级电路图，并且图7是当图6的组合逻辑被N型晶体管实现时的晶体管级电路图。参考图6和图7，本实施例的互补逻辑网络11的第一逻辑级120是2输入NAND门，提供输入至2输入NAND门的反相器是第二逻辑级220a，而NOR门是第三逻辑级220b。

第三逻辑级220b的下拉电路212b具有两个N型晶体管，该两个N型晶体管根据N型晶体管逻辑并联连接以实现2输入NOR功能。另外，当提供逻辑高信号作为N型晶体管的输入～B时，激活第二逻辑级220a的下拉电路212a以输出逻辑低信号，从而实现反相器。

第一逻辑级120的上拉电路122包括与第三逻辑级220b的下拉电路212b相同的电路122b和与第二逻辑级220a的下拉电路212a相同的电路122a，所述电路作为P型晶体管逻辑连接以实现NAND功能。

实现NAND功能的P型晶体管逻辑通过并联连接P型晶体管而形成。因此，第一逻辑级120的上拉电路122包括两个并联连接的N型晶体管122a和N型晶体管122b。

同样，包括在根据本实施例的伪互补逻辑网络11中的下拉电路112和上拉电路122互补地操作。在实施例中，当下拉电路112被激活时，信号A和B两者必须为逻辑高。当信号A为逻辑高时，信号C和D两者必须为逻辑低，因此上拉电路122b关断。当信号B为逻辑高时，信号～B必须为逻辑低，因此上拉电路122a关断。因此，当下拉电路112被激活时，上拉电路122关断。

在另一实施例中，为了关断下拉电路112，信号A或信号B中的一个必须为逻辑低。为了使信号A为逻辑低，信号C和D中的至少一个必须为逻辑高。因此，必须激活上拉电路122b的N型晶体管之一。为了使信号B为逻辑低，信号～B必须为逻辑高。因此，上拉电路122a被激活。

在实施例中，当多个级被级联连接时，所传播信号的幅度可能由于晶体管的阈值电压而降低。通过将每个级中包括的晶体管的阈值电压调整为零，可以防止所述传播信号降低。作为另一示例，可以通过向至少每个级添加信号恢复级来恢复信号的幅度。

例如，当每个级被设计为N型晶体管时，信号恢复级可被设置用于至少每个级，并且高于前一级和/或后一级的电源电压VDD的电压被提供给信号恢复级，因此可以消除由于阈值电压引起的信号降低。作为另一示例，当每个级被设计为P型晶体管时，将低于前一级和/或后一级的参考电压VSS的电压提供给信号恢复级，因此可以消除由于阈值电压引起的信号降低。

如上所述，可以看出，对于根据本实施例的任何逻辑门，包括在伪互补逻辑网络11中的下拉电路112和上拉电路122互补地操作。

因此，当根据常规技术激活下拉电路时，可以减少通过上拉电路和下拉电路从供电电源轨流向参考电压轨的电流，从而可以降低功耗。此外，有利地，可以改善噪声容限特性。

模拟结果

计算机模拟结果

图8示出根据本实施例的N型晶体管逆变器的伪互补逻辑网络的计算机模拟结果。图8(A)示出了输入电压与输出电压的特性。参照图8(A)，可以看出，与常规技术相比，实线示出的根据本实施例的伪互补逻辑网络的特性曲线相对于交点具有高度对称性，并且具有对于高输入或低输入的宽识别范围。

图8(B)示出了对应于方波输入的瞬态响应。参考图8(B)，查看由实线示出的根据本实施例的伪互补逻辑网络的特性曲线，可以看到该曲线随着输入信号急剧上升和下降。此外，可以看出，在由点线和虚线示出的常规技术中，如上所述限制摆动范围。然而，可以看出，由实线示出的本实施例不引起摆动范围的限制。

图8(C)示出了在提供方波输入的状态下的电流消耗。参考图8(C)，在点线和虚线示出的常规技术中，电流消耗随着输出逻辑值而增加到478nA和2749nA，平均达到238nA和1384nA。然而，根据本实施例，静态电流消耗为4.5nA，并且平均电流消耗仅为12.11nA。与常规技术的静态电流消耗相比，本技术的静态电流消耗仅为常规技术的0.16％。

图9示出了根据本实施例的N型晶体管的伪互补逻辑网络的计算机模拟结果。第一逻辑级、第二逻辑级和第三逻辑级是用N型晶体管实现的NAND门。图9(A)示出了对应于输入的瞬态响应。图9(A)是示出本实施例和常规技术的瞬态响应的图示。观察由点线和虚线示出的常规技术的响应，可以看出摆动范围受到二极管连接的晶体管的导通电压的限制。然而，可以看出，由实线示出的本实施例不引起摆动范围的限制。

图9(B)示出了在提供输入的状态下的电流消耗。参考图9(B)，由点线和虚线示出的常规技术具有达到461nA和2810nA的静态电流消耗。然而，在本实施例中，尖峰形式的电流仅在上拉电路和下拉电路如同CMOS逆变器一样交替操作的时刻流动，并且静态电流消耗仅为14.6nA。与常规工艺和静态电流消耗相比，该工艺的电流消耗仅为常规工艺的0.52％。

如上所述，按照根据本实施例的伪互补逻辑网络，由于输出信号的摆动范围不受限制，因此噪声容限特性没有降低，并且有利地，与常规技术相比，可以降低静态电流消耗。

参考附图中所示的实施例提供了以上描述以帮助理解本发明，但是这些实施例仅为说明性以供实施。因此，本领域技术人员将理解，各种修改和等价物是可能的。因此，本发明的技术范围应当由所附权利要求限定。

[工业适用性]

以上已描述。

Claims (13)

1.一种伪互补逻辑网络，包括：

第一逻辑级，包括第一下拉电路和包含N型晶体管的第一上拉电路；以及

第二逻辑级，包括第二上拉电路和包含N型晶体管的第二下拉电路，

其中，

相同的信号被输入到所述第一上拉电路和所述第二下拉电路；

提供所述第二逻辑级的输出信号作为所述第一下拉电路的输入，以及

所述第一上拉电路包括所述第二下拉电路。

2.根据权利要求1所述的伪互补逻辑网络，其中，

所述第一下拉电路包括N型晶体管，以及

包括在所述第一下拉电路中的N型晶体管作为N型晶体管逻辑连接以实现所述第一逻辑级的功能。

3.根据权利要求1所述的伪互补逻辑网络，还包括第三逻辑级，所述第三逻辑级包括第三上拉电路和包含N型晶体管的第三下拉电路，

其中，所述第二下拉电路和所述第三下拉电路包括在所述第一上拉电路中，并且作为P型晶体管逻辑连接以实现所述第一逻辑级的功能。

4.根据权利要求3所述的伪互补逻辑网络，其中，提供所述第三逻辑级的输出信号作为所述第一下拉电路的输入。

5.根据权利要求1所述的伪互补逻辑网络，还包括多个逻辑级，每个所述逻辑级包括包含N型晶体管的下拉电路，

其中，所述第二下拉电路和每个所述包含N型晶体管的下拉电路作为P型晶体管逻辑连接以实现所述第一逻辑级的功能，并且包括在所述第一上拉电路中。

6.根据权利要求1所述的伪互补逻辑网络，其中，所述第二上拉电路包括N型晶体管、二极管连接的N型晶体管和电阻器之一。

7.根据权利要求1所述的伪互补逻辑网络，其中，每个所述N型晶体管包括有机晶体管和薄膜晶体管之一。

8.一种伪互补逻辑网络，包括：

第一逻辑级，包括第一上拉电路和包含P型晶体管的第一下拉电路；

第二逻辑级，包括第二下拉电路和包含P型晶体管的第二上拉电路；以及

第三逻辑级，包括第三下拉电路和包含P型晶体管的第三上拉电路，

其中，

相同的信号被输入到所述第一下拉电路和所述第二上拉电路；

提供所述第二逻辑级的输出信号作为所述第一上拉电路的输入，以及

所述第一下拉电路包括所述第二上拉电路；

所述第二上拉电路和所述第三上拉电路作为N型晶体管逻辑连接以实现所述第一逻辑级的功能，并且包括在所述第一下拉电路中。

9.根据权利要求8所述的伪互补逻辑网络，其中，

所述第一上拉电路包括P型晶体管，以及

包括在所述第一上拉电路中的P型晶体管作为P型晶体管逻辑连接。

10.根据权利要求8所述的伪互补逻辑网络，其中，提供所述第三逻辑级的输出信号作为所述第一上拉电路的输入。

11.根据权利要求8所述的伪互补逻辑网络，还包括多个逻辑级，每个所述逻辑级包括包含P型晶体管的上拉电路，

其中，所述第二上拉电路和每个所述包含P型晶体管的上拉电路作为N型晶体管逻辑连接以实现所述第一逻辑级的功能，并且包括在所述第一下拉电路中。

12.根据权利要求8所述的伪互补逻辑网络，其中，所述第二下拉电路包括P型晶体管、二极管连接的P型晶体管和电阻器之一。

13.根据权利要求8所述的伪互补逻辑网络，其中，每个所述P型晶体管包括有机晶体管和薄膜晶体管之一。