KR20090053673A - 다기능 논리 게이트 장치 및 이를 이용한 프로그래머블집적 회로 장치 - Google Patents

다기능 논리 게이트 장치 및 이를 이용한 프로그래머블집적 회로 장치 Download PDF

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KR20090053673A
KR20090053673A KR1020080074089A KR20080074089A KR20090053673A KR 20090053673 A KR20090053673 A KR 20090053673A KR 1020080074089 A KR1020080074089 A KR 1020080074089A KR 20080074089 A KR20080074089 A KR 20080074089A KR 20090053673 A KR20090053673 A KR 20090053673A
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임상순
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Abstract

본 발명은 논리 게이트에 관한 것으로서, 단일의 논리 게이트 회로로 복수의 논리 특성 구현이 가능한 논리 게이트 장치에 관한 것이다.
본 발명의 일실시 예에 따른 다기능 논리 게이트 장치는 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제1군의 선택 스위치들을 배치하여, 상기 선택 단자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 상기 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키는 풀 업 스위칭부 및 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제2군의 선택 스위치들을 배치하여, 상기 선택 단자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 상기 출력 단자와 접지 단자 사이에 상기 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 풀다운 스위칭부를 포함함을 특징으로 한다.

Description

다기능 논리 게이트 장치 및 이를 이용한 프로그래머블 집적 회로 장치{Multiple function logic gate device and programmable integrated circuit device using the same}
본 발명은 논리 게이트에 관한 것으로서, 단일의 논리 게이트 회로로 복수의 논리 연산 특성 구현이 가능한 논리 게이트 장치에 관한 것이다.
일반적으로 반도체 집적 회로는 여러 가지 종류의 논리 게이트들의 조합으로 구성된다.
반도체 집적 회로를 제조할 때 논리 게이트들을 포함하는 더미(dummy) 회로를 이용하여 제품의 수율을 향상시키기도 한다. 그런데, 종래의 기술에 따르면 더미 회로에 포함되는 논리 게이트의 종류 및 개수가 한정되어 있어서, 반도체 집적 회로의 제조 공정에서 특정 논리 게이트가 더미 회로에 포함된 개수를 초과하여 필요할 경우에는 불량을 초래하여 수율 향상에 제약을 받는 문제점이 있었다.
또한, 프로그래머블(programmable) 집적 회로에서 논리 특성이 결정된 논리 게이트들을 이용하여 프로그램 사양에 맞는 논리 회로를 구현하는 경우에, 프로그램하고자 하는 논리 특성에 따라서 필요로 하는 종류의 논리 게이트의 수량이 변 하게 된다. 이와 같은 경우에, 논리 게이트의 종류별 사용량에 불균형이 발생되어 논리 게이트들의 사용 효율을 높이는데 제한을 받는 문제점이 있었다.
본 발명이 해결하고자 하는 과제는 하나의 논리 회로로 다양한 논리 연산 특성을 선택적으로 발생시키는 다기능 논리 게이트 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 하나의 논리 회로로 다양한 논리 연산 특성을 선택적으로 발생시키는 다기능 논리 게이트 장치를 이용한 프로그래머블 집적 회로 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일실시 예에 따른 다기능 논리 게이트 장치는 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제1군의 선택 스위치들을 배치하여, 상기 선택 단자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 상기 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키는 풀 업 스위칭부 및 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제2군의 선택 스위치들을 배치하여, 상기 선택 단자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 상기 출력 단자와 접지 단자 사이에 상기 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 풀다운 스위칭부를 포함함을 특징으로 한다.
상기 제1군의 입력 스위치들과 상기 제2군의 입력 스위치들은 상보형 트랜지스터들로 구성하는 것이 바람직하다.
상기 제1군의 입력 스위치들은 PMOS 트랜지스터로 구성되고, 상기 제2군의 입력 스위치들은 NMOS 트랜지스터로 구성하는 것이 바람직하다.
상기 제1군의 선택 스위치들은 PMOS 트랜지스터로 구성되고, 상기 제2군의 선택 스위치들은 NMOS 트랜지스터로 구성하는 것이 바람직하다.
상기 풀 업 스위칭부는 상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제1선택 스위치 및 제1입력 스위치, 상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제2입력 스위치 및 제2선택 스위치 및 상기 제1선택 스위치 및 상기 제1입력 스위치가 접속된 노드와 상기 제2입력 스위치 및 상기 제2선택 스위치가 접속된 노드를 연결하는 제3선택 스위치를 포함하고, 상기 제1,2선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제3선택 스위치는 상기 논리 반전된 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제1,2입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 한다.
상기 제1,2입력 스위치 및 상기 제1,2,3선택 스위치는 PMOS 트랜지스터로 구성하는 것이 바람직하다.
상기 풀다운 스위칭부는 상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4선택 스위치 및 제3입력 스위치, 상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4입력 스위치 및 제5선택 스위치 및 상기 제4선택 스위치 및 상기 제3입력 스위치가 접속된 노드와 상기 제4입력 스위치 및 상기 제5선택 스위치가 접속된 노드를 연결하는 제6선택 스위치를 포함하고, 상기 제4,5선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제6선택 스위치는 상기 논리 반전된 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제3,4입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 한다.
상기 제3,4입력 스위치 및 상기 제4,5,6선택 스위치는 PMOS 트랜지스터로 구성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시 예에 따른 다기능 논리 게이트 장치는 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들과 선택 단자에 연결된 제1군의 선택 스위치들을 배치하여, 상기 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 상기 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키는 풀 업 스위칭부 및 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들과 선택 단자에 연결된 제2군의 선택 스위치들을 배치하여, 상기 선택 단자의 논리 상태에 따라서 상기 출력 단자와 접지 단자 사이에 상기 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 풀다운 스위칭부를 포함함을 특징으로 한다.
상기 풀 업 스위칭부는 상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제1선택 스위치 및 제1입력 스위치, 상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제2입력 스위치 및 제2선택 스위치 및 상기 제1선택 스위치 및 상기 제1입력 스위치가 접속된 노드와 상기 제2입력 스위치 및 상기 제2선택 스위치가 접속된 노드를 연결하는 제3선택 스위치를 포함하고, 상기 제1,2,3선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제1,2입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 한다.
상기 제1,2입력 스위치 및 상기 제1,2선택 스위치는 PMOS 트랜지스터로 구성되고, 상기 제3선택 스위치는 NMOS 트랜지스터로 구성하는 것이 바람직하다.
상기 풀다운 스위칭부는 상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4선택 스위치 및 제3입력 스위치, 상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4입력 스위치 및 제5선택 스위치 및 상기 제4선택 스위치 및 상기 제3입력 스위치가 접속된 노드와 상기 제4입력 스위치 및 상기 제5선택 스위치가 접속된 노드를 연결하는 제6선택 스위치를 포함하고, 상기 제4,5,6선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제3,4입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 한다.
상기 제3,4입력 스위치 및 상기 제4,5선택 스위치는 PMOS 트랜지스터로 구성되고, 상기 제6선택 스위치는 NMOS 트랜지스터로 구성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일실시 예에 따른 프로그래머블 집적 회로 장치는 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키고, 상기 출력 단자와 접지 단자 사이에 제2군의 입력 스위치들을 상기 제 1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 다기능 논리 게이트 장치 및 상기 다기능 논리 게이트 장치의 선택 단자 논리 상태를 결정하는 퓨즈들을 포함하여, 상기 퓨즈들의 절단 여부에 따라서 상기 다기능 논리 게이트가 낸드 게이트 또는 노아 게이트로 설정됨을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 또 다른 실시 예에 따른 다기능 논리 게이트 장치는 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들이 전원과 제1단자 사이에 직렬로 접속되는 제1풀업 회로, 상기 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들이 복수개의 스위치들이 제2단자와 접지 단자 사이에 병렬로 접속되는 제1풀다운 회로, 상기 복수의 입력 단자에 각각 연결된 제3군의 입력 스위치들이 전원과 제3단자 사이에 병렬로 접속되는 제2풀업 회로, 상기 복수의 입력 단자에 각각 연결된 제4군의 입력 스위치들이 복수개의 스위치들이 제4단자와 접지 단자 사이에 직렬로 접속되는 제2풀다운 회로 및, 상기 제1,2,3,4단자에서 각각 서로 다른 논리 연산 출력을 생성시키도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 피드백 회로를 포함함을 특징으로 한다.
상기 제1군의 입력 스위치들과 상기 제2군의 입력 스위치들은 상보형 트랜지스터들로 구성되고, 상기 제3군의 입력 스위치들과 상기 제4군의 입력 스위치들은 상보형 트랜지스터들로 구성하는 것이 바람직하다.
상기 제1군의 입력 스위치들 및 제3군의 입력 스위치들은 PMOS 트랜지스터로 구성되고, 상기 제2군의 입력 스위치들 및 제4군의 입력 스위치들은 NMOS 트랜지스 터로 구성하는 것이 바람직하다.
상기 피드백 회로는 상기 제2단자 및 상기 제3단자의 논리 상태에 연동하여 상기 제1단자 및 상기 제4단자의 논리 상태가 결정되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 것이 바람직하다.
상기 피드백 회로는 상기 제1단자로 XNOR 논리 연산 출력이 생성되고, 상기 제2단자로 NAND 논리 연산 출력이 생성되고, 상기 제3단자로 NOR 논리 연산 출력이 생성되고, 상기 제4단자로 XOR 논리 연산 출력이 생성되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 것이 바람직하다.
상기 피드백 회로는 상기 복수개의 입력 단자들 모두에 논리 값 '0'이 인가될 때 상기 제1단자의 논리 값에 근거하여 상기 제4단자의 논리 상태가 '0'으로 설정되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 것이 바람직하다.
상기 피드백 회로는 상기 복수개의 입력 단자들 모두에 논리 값 '1'이 인가될 때 상기 제4단자의 논리 값에 근거하여 상기 제1단자의 논리 상태가 '1'로 설정되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 것이 바람직하다.
상기 피드백 회로는 상기 제3단자를 전원 단자에 연결시키는 경우에, 상기 제1단자로 NOR 논리 연산 출력이 생성되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 것이 바람직하다.
상기 피드백 회로는 상기 제1단자를 접지 단자에 연결시키는 경우에, 상기 제4단자로 NAND 논리 연산 출력이 생성되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 것이 바람직하다.
상기 피드백 회로는 상기 제3단자의 논리 상태에 따라서 전원 단자와 제1단자 사이를 전기적으로 도통 또는 차단시키는 제1스위치, 상기 제3단자의 논리 상태에 따라서 제1단자와 제2단자 사이를 전기적으로 도통 또는 차단시키는 제2스위치, 상기 제2단자의 논리 상태에서 따라서 제3단자와 제4단자 사이를 전기적으로 도통 또는 차단시키는 제3스위치 및, 상기 제2단자의 논리 상태에서 따라서 제4단자와 접지 단자 사이를 전기적으로 도통 또는 차단시키는 제4스위치를 포함하는 것이 바람직하다.
상기 제1스위치 및 제3스위치는 각각 PMOS 트랜지스터로 구성되고, 상기 제2스위치 및 제4스위치는 각각 NMOS 트랜지스터로 구성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 다른 실시 예에 따른 프로그래머블 집적 회로 장치는 서로 다른 연결 구조를 갖는 복수의 입력 스위치들을 포함하는 2쌍의 풀업/풀다운 회로와 상기 2쌍의 풀업/풀다운 회로들 사이의 접점에 해당되는 제1,2,3,4단자에서 각각 서로 다른 논리 연산 출력을 생성시키도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 피드백 회로를 포함하는 다기능 논리 게이트 장치, 상기 복수의 입력 스위치들에 각각 연결된 복수의 입력 단자 및, 상기 제1,2,3,4단자에 각각 연결된 4개의 출력 단자를 포함함을 특징으로 한다.
상기 다기능 논리 게이트 장치는 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들이 전원과 제1단자 사이에 직렬로 접속되는 제1풀업 회로, 상기 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들이 복수개의 스위치들이 제2단자와 접지 단자 사이에 병렬로 접속되는 제1풀다운 회로, 상기 복수의 입력 단자에 각각 연결된 제3군의 입력 스위치들이 전원과 제3단자 사이에 병렬로 접속되는 제2풀업 회로, 상기 복수의 입력 단자에 각각 연결된 제4군의 입력 스위치들이 복수개의 스위치들이 제4단자와 접지 단자 사이에 직렬로 접속되는 제2풀다운 회로 및, 상기 제1,2,3,4단자에서 각각 서로 다른 논리 연산 출력을 생성시키도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 피드백 회로를 포함함을 특징으로 한다.
상기 제1,2,3,4단자 중에서 2개의 단자의 논리 상태를 결정하는 퓨즈들을 더 포함하고, 상기 퓨즈들의 절단 여부에 따라서 상기 출력 단자의 논리 연산 특성이 결정하도록 설계하는 것이 바람직하다.
상기 제1,2,3,4단자들 중에서 2개의 단자만을 선택하여 출력 단자로 설정하고, 퓨즈를 이용하여 나머지 2개 단자의 논리 상태를 설정하고, 상기 퓨즈의 절단 여부에 따라서 상기 출력 단자들의 논리 연산 특성이 결정되도록 설계하는 것이 바람직하다.
본 발명에 의하면 하나의 논리 게이트 장치로 낸드 게이트 논리 회로 및 노아 게이트 논리 회로를 구현할 수 있어서 사용자의 용도에 맞게 논리 게이트를 효율적으로 이용할 수 있는 효과가 발생된다. 또한, 본 발명에 따른 다기능 논리 게 이트 장치를 집적 회로에 내장할 경우에 프로그래밍 사양에 따라서 논리 게이트들의 논리 특성을 가변시킬 수 있어 논리 게이트의 사용 효율을 높일 수 있는 효과가 발생된다.
본 발명에 따른 다기능 논리 게이트 장치를 집적 회로의 더미 논리 게이트 회로로 사용하는 경우에는 논리 게이트 특성을 가변시켜 사용할 수 있으므로 집적 회로 제조 공정에서 수율을 높일 수 있는 효과가 발생된다.
또한, 본 발명에 따르면 NAND 논리 게이트 회로와 NOR 논리 게이트 회로를 조합하고, 이들 논리 게이트 회로의 출력 결과를 적절히 피드백시켜 서로 다른 4가지 논리 게이트 회로를 구현할 수 있으므로, 사용자의 용도에 맞게 논리 게이트를 효율적으로 이용할 수 있는 효과가 발생된다. 즉, 피드백 회로로 2쌍의 풀업/풀다운 회로를 연결하여 4개의 출력 단자로 NAND, NOR, XOR, XNOR 논리 연산 결과를 출력시킬 수 있으므로 별도의 선택 단자 없이 사용자가 원하는 논리 게이트 회로를 편리하게 구현할 수 있는 효과가 발생된다.
뿐만 아니라, 2개의 출력 단자로 NAND, NOR, XOR, XNOR 논리 연산 결과를 선택적으로 출력시킬 수 있으므로, 더미 논리 게이트로 사용하는 경우에 집적 회로 제조 공정에서 수율을 높일 수 있는 효과가 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
본 발명에서는 다기능 논리 게이트 장치를 구현시키는 2가지 방안을 제안한다.
첫 번째 방안은 도 1에 도시된 바와 같이, 선택 단자 S 또는
Figure 112008054714665-PAT00001
의 논리 상태에 따라서 다기능 논리 게이트 장치(MFL1)를 논리 연산 특성을 변경시키는 논리 게이트 장치를 제공하는 것이다. 즉, 선택 단자 S 또는
Figure 112008054714665-PAT00002
의 논리 상태에 따라서 다기능 논리 게이트 장치가 NAND 게이트 회로 또는 NOR 게이트 회로로 설정되도록 다기능 논리 게이트 장치를 설계하는 방안이다. 여기에서, A,B는 입력 단자를 나타내고, Y는 출력 단자를 나타낸다. 따라서, 선택 단자 S 또는
Figure 112008054714665-PAT00003
의 논리 상태에 따라서 출력 단자 Y로는 NAND 게이트 연산 출력 또는 NOR 게이트 연산 출력이 생성된다.
두 번째 방안은 도 2에 도시된 바와 같이, 단일의 다기능 논리 게이트 장치(MFL2)로 서로 다른 논리 연산 특성을 갖는 복수의 논리 연산 출력을 동시에 생성시키는 논리 게이트 장치를 제공하는 것이다. 즉, 일 예로서 출력 단자 X, Y, F1, F2로 각각 XOR 논리 연산 출력, XNOR 논리 연산 출력, NOR 논리 연산 출력, NAND 논리 연산 출력을 생성시키도록 다기능 논리 게이트 장치를 설계하는 방안이다.
우선, 본 발명에서 제안하는 도 1에 도시된 바와 같은 첫 번째 방안에 따른 다기능 논리 게이트 장치에 대하여 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 일실시 예에 따른 다기능 논리 게이트 장치는 제1~5스위치(S1~S5)로 구성된 풀 업(pull up) 스위칭부(100)와 제6~10스위 치(S6~S10)로 구성된 풀다운(pull down) 스위칭부(110)를 구비한다.
제1~10스위치(S1~S10)는 제1,2단자와 하나의 입력 단자로 구성되며, 입력 단자의 논리 값에 따라서 제1,2단자가 전기적으로 도통되거나 차단되는 특성을 갖는다.
구체적으로, 제1~5스위치(S1~S5)는 입력 단자의 논리 값이 '0'일 때 도통되고, 논리 값이 '1'일 때 차단되는 특성을 갖는다. 그리고, 제6~10스위치(S6~S10)는 입력 단자의 논리 값이 '1'일 때 도통되고, 논리 값이 '0'일 때 차단되는 특성을 갖는다. 즉, 제1~5스위치(S1~S5)와 제6~10스위치(S6~S10)는 상보적인 특성을 갖는다.
풀 업 스위칭부(100)의 제1~5스위치(S1~S5)는 전원(VDD)과 출력 단자(Y) 사이에 전기적으로 연결되어 있다. 세부적으로 전원(VDD)에 제1스위치(S1)의 제1단자 및 제3스위치(S3)의 제1단자가 각각 연결되고, 제2스위치(S2)의 제1,2단자는 제1스위치(S1)의 제2단자 및 출력 단자(Y)에 각각 연결되고, 제4스위치(S4)의 제1,2단자는 제3스위치(S3)의 제2단자 및 출력 단자(Y)에 각각 연결되고, 제5스위치(S5)의 제1,2단자는 제1스위치(S1)의 제2단자 및 제3스위치(S3)의 제2단자가 각각 연결되는 구조를 갖는다.
제2스위치(S2)의 입력 단자를 논리 회로의 입력 단자(A)로 설정하고, 제3스위치(S3)의 입력 단자를 논리 회로의 입력 단자(B)로 설정한다. 그리고, 제1스위치(S1)의 입력 단자 및 제4스위치(S4)의 입력 단자를 선택 단자(S)로 설정하고, 제 5스위치(S5)의 입력 단자를 논리 반전된 선택 단자(
Figure 112008054714665-PAT00004
)로 설정한다. 이에 따라서, 제2,3스위치(S2,S3)는 입력 스위치로서 동작되고, 제1,4,5(S1,S4,S5)는 선택 스위치로서 동작된다. 이와 같은 사실에 근거하여, 도 1에 도시된 스위치 S2 및 S3을 각각 제1입력 스위치 및 제2입력 스위치라 칭하고, 스위치 S1, S4 및 S5를 각각 제1,2,3선택 스위치라 칭할 수 있다.
풀다운 스위칭부(110)의 제6~10스위치(S6~S10)는 출력 단자(Y)와 접지 단자 사이에 전기적으로 연결되어 있다. 세부적으로 출력 단자(Y)에 제6스위치(S6)의 제1단자 및 제8스위치(S8)의 제1단자가 각각 연결되고, 제7스위치(S7)의 제1,2단자는 제6스위치(S6)의 제2단자 및 접지 단자에 각각 연결되고, 제9스위치(S9)의 제1,2단자는 제8스위치(S8)의 제2단자 및 접지 단자에 각각 연결되고, 제10스위치(S10)의 제1,2단자는 제6스위치(S6)의 제2단자 및 제8스위치(S8)의 제2단자가 각각 연결되는 구조를 갖는다.
제7스위치(S7)의 입력 단자를 논리 회로의 입력 단자(A)로 설정하고, 제8스위치(S8)의 입력 단자를 논리 회로의 입력 단자(B)로 설정한다. 그리고, 제6스위치(S6)의 입력 단자 및 제9스위치(S9)의 입력 단자를 선택 단자(S)로 설정하고, 제10스위치(S10)의 입력 단자를 논리 반전된 선택 단자(
Figure 112008054714665-PAT00005
)로 설정한다. 이에 따라서, 제7,8스위치(S7,S8)는 입력 스위치로서 동작하고, 제6,9,10(S6,S9,S10)은 선택 스위치로서 동작한다. 이와 같은 사실에 근거하여, 도 1에 도시된 스위치 S7 및 S8을 각각 제3입력 스위치 및 제4입력 스위치라 칭하고, 스위치 S6, S9 및 S10을 각각 제4,5,6선택 스위치라 칭할 수 있다.
본 발명에 따른 다기능 논리 게이트 장치의 특징은 선택 단자(S) 및 논리 반전된 선택 단자(
Figure 112008054714665-PAT00006
)의 논리 상태에 따라서 풀 업 스위칭부(100)에서 전원(VDD)과 출력 단자(Y) 사이에 입력 스위치에 해당되는 제2스위치(S2)와 제3스위치(S3)를 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키고, 풀다운 스위칭부(110)에서 출력 단자(Y)와 접지 단자 사이에 입력 스위치에 해당되는 제7스위치(S7) 및 제8스위치(S8)를 풀 업 스위칭부(100)의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시킨다.
그러면, 선택 단자(S) 및 논리 반전된 선택 단자(
Figure 112008054714665-PAT00007
)의 논리 값에 따라 논리 특성이 변경되는 것을 구체적으로 설명하기로 한다.
우선, 선택 단자(S)에 논리 값 '0'인 선택 신호가 인가되는 경우에 대하여 설명하기로 한다.
선택 단자(S)에 논리 값 '0'인 선택 신호가 인가되면, 논리 반전된 선택 단자(
Figure 112008054714665-PAT00008
)의 논리 상태는 '1'이 된다.
이에 따라서, 제1,4,5스위치(S1,S4,S5)는 입력단자의 논리 상태가 '0'인 경우에만 도통되고 '1'인 경우에는 차단되는 특성이 있으므로, 제1,4스위치(S1,S4)는 도통되고, 제5스위치(S5)는 차단된다.
그리고, 제6,9,10스위치(S6,S9,S10)는 입력단자의 논리 상태가 '1'인 경우에만 도통되고 '0'인 경우에는 차단되는 특성이 있으므로, 제10스위치(S10)는 도통되 고, 제6,9스위치(S6,S9)는 차단된다.
따라서, 선택 단자(S)에 논리 값 '0'인 선택 신호가 인가되는 경우의 도 1의 등가회로는 도 4와 같이 표현된다.
도 4에 도시된 바와 같이, 선택 단자(S)에 논리 값 '0'인 선택 신호가 인가되는 경우에 풀 업 스위칭부(100)에서 전원(VDD)과 출력 단자(Y) 사이에 제2스위치(S2)와 제3스위치(S3)가 병렬로 접속되고, 풀다운 스위칭부(110)에서는 출력 단자(Y)와 접지 단자 사이에 제7스위치(S7) 및 제8스위치(S8)가 직렬로 접속된다.
도 4에 따른 논리 회로에서는 입력 단자(A) 및 입력 단자(B)의 논리 값이 모두 '1'인 경우에만 출력 단자(Y)의 논리 값이 '0'이 되고, 입력 단자(A) 또는 입력 단자(B) 중 적어도 한 단자에서 논리 값이 '0'인 경우에는 출력 단자(Y)의 논리 값이 '1'이 된다는 사실을 알 수 있다. 즉, 도 4의 논리 회로는 낸드(NAND) 논리 회로 특성을 갖게 된다.
다음으로, 선택 단자(S)에 논리 값'1'인 선택 신호가 인가되는 경우에 대하여 설명하기로 한다.
선택 단자(S)에 논리 값 '1'인 선택 신호가 인가되면, 논리 반전된 선택 단자(
Figure 112008054714665-PAT00009
)의 논리 상태는 '0'이 된다.
이에 따라서, 제1,4,5스위치(S1,S4,S5)는 입력단자의 논리 상태가 '0'인 경우에만 도통되고 '1'인 경우에는 차단되는 특성이 있으므로, 제5스위치(S5)는 도통되고, 제1,4스위치(S1,S4)는 차단된다.
그리고, 제6,9,10스위치(S6,S9,S10)는 입력단자의 논리 상태가 '1'인 경우에만 도통되고 '0'인 경우에는 차단되는 특성이 있으므로, 제6,9스위치(S6,S9)는 도통되고, 제10스위치(S10)는 차단된다.
따라서, 선택 단자(S)에 논리 값 '1'인 선택 신호가 인가되는 경우의 도 1의 등가회로는 도 5와 같이 표현된다.
도 5에 도시된 바와 같이, 선택 단자(S)에 논리 값 '1'인 선택 신호가 인가되는 경우에 풀 업 스위칭부(100)에서 전원(VDD)과 출력 단자(Y) 사이에 제2스위치(S2)와 제3스위치(S3)가 직렬로 접속되고, 풀다운 스위칭부(110)에서는 출력 단자(Y)와 접지 단자 사이에 제7스위치(S7) 및 제8스위치(S8)가 병렬로 접속된다.
도 5에 따른 논리 회로에서는 입력 단자(A) 및 입력 단자(B)의 논리 값이 모두 '0'인 경우에만 출력 단자(Y)의 논리 값이 '1'이 되고, 입력 단자(A) 또는 입력 단자(B) 중 적어도 한 단자에서 논리 값이 '1'인 경우에는 출력 단자(Y)의 논리 값이 '0'이 된다는 사실을 알 수 있다. 즉, 도 5의 논리 회로는 노아(NOR) 논리 회로 특성을 갖게 된다.
이와 같이, 도 1의 논리 회로는 선택 단자(S)의 논리 값이 '0'인 경우에는 낸드 게이트 회로로 동작하고, 선택 단자(S)의 논리 값이 '1'인 경우에는 노아 게이트 회로로 동작하게 된다. 참고적으로, 도 1의 논리 회로에 대한 진리표를 도 11에 도시하였다.
다음으로, 본 발명의 다기능 논리 게이트 장치의 다른 실시 예에 대하여 도 6을 참조하여 설명하기로 한다.
도 3의 다기능 논리 게이트 장치에서는 논리 특성을 결정하기 위하여 선택 단자(S)와 논리 반전된 선택 단자(
Figure 112008054714665-PAT00010
)를 필요로 하는데 비하여, 도 6의 다기능 논리 게이트 장치에서는 논리 특성을 결정하기 위하여 선택 단자(S)만을 필요로 하는 차이점이 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 다기능 논리 게이트 장치는 제11~15스위치(S11~S15)로 구성된 풀 업(pull up) 스위칭부(400)와 제16~20스위치(S16~S20)로 구성된 풀다운(pull down) 스위칭부(410)를 구비한다.
제11~20스위치(S11~S20)는 제1,2단자와 하나의 입력 단자로 구성되며, 입력 단자의 논리 값에 따라서 제1,2단자가 전기적으로 도통되거나 차단되는 특성을 갖는다.
구체적으로, 제11~14스위치(S11~S14) 및 제20스위치(S20)는 입력 단자의 논리 값이'0'일 때 도통되고, 논리 값이 '1'일 때 차단되는 특성을 갖는다. 그리고, 제15~19스위치(S15~S19)는 입력 단자의 논리 값이 '1'일 때 도통되고, 논리 값이 '0'일 때 차단되는 특성을 갖는다.
풀 업 스위칭부(400)의 제11~15스위치(S11~S15)는 전원(VDD)과 출력 단자(Y) 사이에 전기적으로 연결되어 있다. 세부적으로 전원(VDD)에 제11스위치(S11)의 제1단자 및 제13스위치(S13)의 제1단자가 각각 연결되고, 제12스위치(S12)의 제1,2단자는 제11스위치(S11)의 제2단자 및 출력 단자(Y)에 각각 연결되고, 제14스위 치(S14)의 제1,2단자는 제13스위치(S13)의 제2단자 및 출력 단자(Y)에 각각 연결되고, 제15스위치(S15)의 제1,2단자는 제11스위치(S11)의 제2단자 및 제13스위치(S13)의 제2단자가 각각 연결되는 구조를 갖는다.
제12스위치(S12)의 입력 단자를 논리 회로의 입력 단자(A)로 설정하고, 제13스위치(S13)의 입력 단자를 논리 회로의 입력 단자(B)로 설정하였다. 그리고, 제11,14,15스위치(S11,S14,S15)의 입력 단자를 선택 단자(S)로 설정하였다. 이에 따라서, 제12,13스위치(S12,S13)는 입력 스위치로서 동작되고, 제11,14,15(S11,S14,S15)는 선택 스위치로서 동작된다. 이와 같은 사실에 근거하여, 도 6에 도시된 스위치 S12 및 S13을 각각 제1입력 스위치 및 제2입력 스위치라 칭하고, 스위치 S11, S14 및 S15를 각각 제1,2,3선택 스위치라 칭할 수도 있다.
풀다운 스위칭부(410)의 제16~20스위치(S16~S20)는 출력 단자(Y)와 접지 단자 사이에 전기적으로 연결되어 있다. 세부적으로 출력 단자(Y)에 제16스위치(S16)의 제1단자 및 제18스위치(S18)의 제1단자가 각각 연결되고, 제17스위치(S17)의 제1,2단자는 제16스위치(S16)의 제2단자 및 접지 단자에 각각 연결되고, 제19스위치(S19)의 제1,2단자는 제18스위치(S18)의 제2단자 및 접지 단자에 각각 연결되고, 제20스위치(S20)의 제1,2단자는 제16스위치(S16)의 제2단자 및 제18스위치(S18)의 제2단자가 각각 연결되는 구조를 갖는다.
제17스위치(S17)의 입력 단자를 논리 회로의 입력 단자(A)로 설정하고, 제18스위치(S18)의 입력 단자를 논리 회로의 입력 단자(B)로 설정하였다. 그리고, 제16,19,20스위치(S16,S19,S20)의 입력 단자들을 선택 단자(S)로 설정하였다. 이에 따라서, 제17,18스위치(S17,S18)는 입력 스위치로서 동작하고, 제16,19,20(S16,S19,S20)은 선택 스위치로서 동작한다. 이와 같은 사실에 근거하여, 도 6에 도시된 스위치 S17 및 S18을 각각 제3입력 스위치 및 제4입력 스위치라 칭하고, 스위치 S16, S19 및 S20을 각각 제4,5,6선택 스위치라 칭할 수 있다.
본 발명에 따른 다기능 논리 게이트 장치의 특징은 선택 단자(S)의 논리 상태에 따라서 풀 업 스위칭부(400)에서 전원(VDD)과 출력 단자(Y) 사이에 입력 스위치에 해당되는 제12스위치(S12)와 제13스위치(S13)를 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키고, 풀다운 스위칭부(410)에서 출력 단자(Y)와 접지 단자 사이에 입력 스위치에 해당되는 제17스위치(S17) 및 제18스위치(S18)를 풀 업 스위칭부(400)의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시킨다.
그러면, 선택 단자(S)의 논리 값에 따라 논리 특성이 변경되는 것을 구체적으로 설명하기로 한다.
우선, 선택 단자(S)에 논리 값 '0'인 선택 신호가 인가되는 경우에 대하여 설명하기로 한다.
제11,14스위치(S11,S14)는 입력단자의 논리 상태가 '0'인 경우에만 도통되고 '1'인 경우에는 차단되며, 제15스위치(S15)는 입력단자의 논리 상태가 '1'인 경우에만 도통되고 '0'인 경우에는 차단되는 특성이 있다.
따라서, 선택 단자(S)에 논리 값 '0'인 선택 신호가 인가되면, 제11,14스위 치(S11,S14)는 도통되고, 제15스위치(S15)는 차단된다.
그리고, 제16,19스위치(S16,S19)는 입력단자의 논리 상태가 '1'인 경우에만 도통되고 '0'인 경우에는 차단되며, 제20스위치(S20)는 입력단자의 논리 상태가 '0'인 경우에만 도통되고, '1'인 경우에는 차단되는 특성이 있다.
따라서, 선택 단자(S)에 논리 값'0'인 선택 신호가 인가되면, 제20스위치(S20)는 도통되고, 제16,19스위치(S16,S19)는 차단된다.
그리고, 선택 단자(S)에 논리 값'0'인 선택 신호가 인가되는 경우의 도 6의 등가회로는 도 7과 같이 표현된다.
도 7에 도시된 바와 같이, 선택 단자(S)에 논리 값 '0'인 선택 신호가 인가되는 경우에 풀 업 스위칭부(400)에서 전원(VDD)과 출력 단자(Y) 사이에 제12스위치(S12)와 제13스위치(S13)가 병렬로 접속되고, 풀다운 스위칭부(410)에서는 출력 단자(Y)와 접지 단자 사이에 제17스위치(S17) 및 제18스위치(S18)가 직렬로 접속된다.
도 7에 따른 논리 회로에서는 입력 단자(A) 및 입력 단자(B)의 논리 값이 모두 '1'인 경우에만 출력 단자(Y)의 논리 값이 '0'이 되고, 입력 단자(A) 또는 입력 단자(B) 중 적어도 한 단자에서 논리 값이 '0'인 경우에는 출력 단자(Y)의 논리 값이 '1'이 된다는 사실을 알 수 있다. 즉, 도 7의 논리 회로는 낸드(NAND) 논리 회로 특성을 갖게 된다.
다음으로, 선택 단자(S)에 논리 값 '1'인 선택 신호가 인가되는 경우에 대하 여 설명하기로 한다.
제11,14스위치(S11,S14)는 입력단자의 논리 상태가'0'인 경우에만 도통되고 '1'인 경우에는 차단되는 특성이 있으며, 제15스위치(S15)는 입력단자의 논리 상태가 '1'인 경우에만 도통되고 '0'인 경우에는 차단되는 특성이 있으므로, 제15스위치(S15)는 도통되고, 제11,14스위치(S11,S14)는 차단된다.
그리고, 제16,19스위치(S16,S19)는 입력단자의 논리 상태가 '1'인 경우에만 도통되고 '0'인 경우에는 차단되며, 제20스위치(S20)는 입력단자의 논리 상태가 '0'인 경우에만 도통되고 '1'인 경우에는 차단되는 특성이 있으므로, 제16,19스위치(S16,S19)는 도통되고, 제20스위치(S20)는 차단된다.
따라서, 선택 단자(S)에 논리 값 '1'인 선택 신호가 인가되는 경우의 도 6의 등가회로는 도 8과 같이 표현된다.
도 8에 도시된 바와 같이, 선택 단자(S)에 논리 값 '1'인 선택 신호가 인가되는 경우에 풀 업 스위칭부(400)에서 전원(VDD)과 출력 단자(Y) 사이에 제12스위치(S12)와 제13스위치(S13)가 직렬로 접속되고, 풀다운 스위칭부(410)에서는 출력 단자(Y)와 접지 단자 사이에 제17스위치(S17) 및 제18스위치(S18)가 병렬로 접속된다.
도 8에 따른 논리 회로에서는 입력 단자(A) 및 입력 단자(B)의 논리 값이 모두 '0'인 경우에만 출력 단자(Y)의 논리 값이 '1'이 되고, 입력 단자(A) 또는 입력 단자(B) 중 적어도 한 단자에서 논리 값이 '1'인 경우에는 출력 단자(Y)의 논리 값이 '0'이 된다는 사실을 알 수 있다. 즉, 도 8의 논리 회로는 노아(NOR) 논리 회로 특성을 갖게 된다.
이와 같이, 도 6의 논리 회로는 선택 단자(S)의 논리 값이 '0'인 경우에는 낸드 게이트 회로로 동작하고, 선택 단자(S)의 논리 값이 '1'인 경우에는 노아 게이트 회로로 동작하게 된다. 참고적으로, 도 6의 논리 회로에 대한 진리표는 도 11과 같게 된다.
위에서 언급한 도 3 및 도 6에 도시된 스위치들은 트랜지스터로 구현할 수 있으며, 일 예로서 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)로 스위치를 구현한 경우를 도 9 및 도 10에 도시하였다. 물론, 본 발명에서 스위치는 MOSFET로 한정되지 않고, 입력 단자의 논리 값에 따라 ON/OFF되는 스위칭 특성을 갖는 모든 소자들을 포함한다.
도 9는 도 3에 도시된 다기능 논리 게이트 장치에서 스위치들을 MOSFET로 구현한 경우의 구성을 보여준다.
도 9를 참조하면, 풀 업 스위칭부는 PMOS 트랜지스터들로 구성하고, 풀다운 스위칭부는 NMOS 트랜지스터들로 구성함으로써, CMOS 논리 회로의 구성을 갖는다.
그러면, 도 9의 다기능 논리 게이트 장치의 동작을 설명하기로 한다.
우선, 선택 단자(S)의 논리 상태가 '0'인 경우에, 선택 단자(S)에 게이트 단자가 연결된 PMOS 트랜지스터 Mp3 및 Mp4는 도통된다. 그러나, 논리 반전된 선택 단자(
Figure 112008054714665-PAT00011
)에 게이트 단자가 연결된 PMOS 트랜지스터 Mp5는 차단된다.
또한, 선택 단자(S)의 논리 상태가 '0'인 경우에, 선택 단자(S)에 게이트 단 자가 연결된 NMOS 트랜지스터 Mn3 및 Mn4는 차단된다. 그러나, 논리 반전된 선택 단자(
Figure 112008054714665-PAT00012
)에 게이트 단자가 연결된 NMOS 트랜지스터 Mn5는 도통된다.
따라서, 선택 단자(S)의 논리 상태가 '0'이 되면, 전원과 출력 단자(Y) 사이에 PMOS 트랜지스터 Mp1과 Mp2가 병렬로 접속되고, 출력 단자(Y)와 접지 단자 사이에 NMOS 트랜지스터 Mn1과 Mn2가 직렬로 접속되는 구조를 갖는다. 이러한 접속 구조에서 입력 단자A,B의 논리 상태가 모두'1'인 경우에만 NMOS 트랜지스터 Mn1과 Mn2가 도통되고, PMOS 트랜지스터 Mp1과 Mp2가 차단되어 출력 단자(Y)의 논리 상태는'0'이 되고, 입력 단자A,B 중 적어도 한 단자의 논리 상태가 모두'0'인 경우에는 출력 단자(Y)의 논리 상태는'1'이 된다. 따라서, 선택 단자(S)의 논리 상태가'0'인 경우에는 낸드 논리 게이트 특성을 발생시킨다.
다음으로, 선택 단자(S)의 논리 상태가 '1'인 경우에, 선택 단자(S)에 게이트 단자가 연결된 PMOS 트랜지스터 Mp3 및 Mp4는 차단된다. 그러나, 논리 반전된 선택 단자(
Figure 112008054714665-PAT00013
)에 게이트 단자가 연결된 PMOS 트랜지스터 Mp5는 도통된다.
또한, 선택 단자(S)의 논리 상태가 '1'인 경우에, 선택 단자(S)에 게이트 단자가 연결된 NMOS 트랜지스터 Mn3 및 Mn4는 도통된다. 그러나, 논리 반전된 선택 단자(
Figure 112008054714665-PAT00014
)에 게이트 단자가 연결된 NMOS 트랜지스터 Mn5는 차단된다.
따라서, 선택 단자(S)의 논리 상태가 '1'이 되면, 전원과 출력 단자(Y) 사이에 PMOS 트랜지스터 Mp1과 Mp2가 직렬로 접속되고, 출력 단자(Y)와 접지 단자 사이에 NMOS 트랜지스터 Mn1과 Mn2가 병렬로 접속되는 구조를 갖는다. 이러한 접속 구 조에서 입력 단자A,B의 논리 상태가 모두'0'인 경우에만 NMOS 트랜지스터 Mn1과 Mn2가 차단되고, PMOS 트랜지스터 Mp1과 Mp2가 도통되어 출력 단자(Y)의 논리 상태는'1'이 되고, 입력 단자A,B 중 적어도 한 단자의 논리 상태가 모두'1'인 경우에는 출력 단자(Y)의 논리 상태는'0'이 된다. 따라서, 선택 단자(S)의 논리 상태가 '1'인 경우에는 노아 논리 게이트 특성을 발생시킨다.
이로 인하여, 도 9의 다기능 논리 게이트 장치는 선택 단자(S)의 논리 값이 '0'인 경우에는 낸드 게이트 회로로 동작하고, 선택 단자(S)의 논리 값이 '1'인 경우에는 노아 게이트 회로로 동작하게 된다.
다음으로, 도 10은 도 6에 도시된 논리 회로에서 스위치들을 MOSFET로 구현한 구성을 보여준다.
그러면, 도 10의 다기능 논리 게이트 장치의 동작을 설명하기로 한다.
우선, 선택 단자(S)의 논리 상태가 '0'인 경우에, 선택 단자(S)에 게이트 단자가 연결된 PMOS 트랜지스터 Mp3 및 Mp4는 도통되고, NMOS 트랜지스터 Mn5는 차단된다.
또한, 선택 단자(S)의 논리 상태가'0'인 경우에, 선택 단자(S)에 게이트 단자가 연결된 NMOS 트랜지스터 Mn3 및 Mn4는 차단되고, PMOS 트랜지스터 Mp5는 도통된다.
따라서, 선택 단자(S)의 논리 상태가 '0'이 되면, 전원과 출력 단자(Y) 사이에 PMOS 트랜지스터 Mp1과 Mp2가 병렬로 접속되고, 출력 단자(Y)와 접지 단자 사이에 NMOS 트랜지스터 Mn1과 Mn2가 직렬로 접속되는 구조를 갖는다. 이러한 접속 구 조에서는 도 9에서 이미 설명한 바와 같이 낸드 논리 게이트 특성을 발생시킨다.
다음으로, 선택 단자(S)의 논리 상태가 '1'인 경우에, 선택 단자(S)에 게이트 단자가 연결된 PMOS 트랜지스터 Mp3 및 Mp4는 차단되고, NMOS 트랜지스터 Mn5는 도통된다.
또한, 선택 단자(S)의 논리 상태가 '1'인 경우에, 선택 단자(S)에 게이트 단자가 연결된 NMOS 트랜지스터 Mn3 및 Mn4는 도통되고, PMOS 트랜지스터 Mp5는 차단된다.
따라서, 선택 단자(S)의 논리 상태가 '1'이 되면, 전원과 출력 단자(Y) 사이에 PMOS 트랜지스터 Mp1과 Mp2가 직렬로 접속되고, 출력 단자(Y)와 접지 단자 사이에 NMOS 트랜지스터 Mn1과 Mn2가 병렬로 접속되는 구조를 갖는다. 이러한 접속 구조에서는 도 9에서 이미 설명한 바와 같이 노아 논리 게이트 특성을 발생시킨다.
이로 인하여, 도 10의 다기능 논리 게이트 장치는 선택 단자(S)의 논리 값이 '0'인 경우에는 낸드 게이트 회로로 동작하고, 선택 단자(S)의 논리 값이 '1'인 경우에는 노아 게이트 회로로 동작하게 된다.
도 3,6,9,10에 도시된 바와 같은 다기능 논리 게이트 장치를 반도체 집적 회로에서 이용하는 일 예에 대하여 설명하기로 한다.
도 12는 선택 단자(S)의 논리 상태에 따라서 낸드 게이트 또는 노아 게이트로 동작하는 다기능 논리 게이트 장치(MFL1)를 프로그래머블 집적 회로에 적용한 예를 보여준다. 여기에서, FU1, FU2는 퓨즈를 나타내며, 퓨즈 FU1,FU2의 제1단자는 각각 다기능 논리 게이트 장치의 선택 단자(S)에 연결되고, 제2단자는 논리 값 '1' 을 갖는 단자 또는 접지 단자에 각각 연결한다.
일반적으로, 프로그래머블 집적 회로에서 다수의 낸드 게이트와 노아 게이트를 필요로 한다. 본 발명에 따른 다기능 논리 게이트 장치를 프로그래머블 집적 회로에 배치하고, 퓨즈 FU1 또는 FU2 중의 어느 하나의 퓨즈를 절단함으로써 다기능 논리 게이트 장치를 낸드 게이트 회로 또는 노아 게이트 회로로 설정하여 이용할 수 있다.
일 예로서, 다기능 논리 게이트 장치가 도 1,4,7,8 중의 어느 하나의 회로로 구성되고, 퓨즈 F1의 제2단자는 논리 값 '1'을 갖는 단자에 연결하고, 퓨즈 F2의 제2단자는 논리 값 '0'을 갖는 접지 단자에 연결되어 있다고 가정하자.
프로그래머블 집적 회로에서 결정된 프로그램 사양에 따라서 해당 다기능 논리 게이트 장치를 낸드 게이트 회로로 활용하고자 하면, 퓨즈 F2를 절단한다. 반면에 해당 다기능 논리 게이트 장치를 노아 게이트 회로로 활용하고자 하면, 퓨즈 F1을 절단한다.
퓨즈를 절단하는 방식은 일 예로서 과전류를 흘려서 끊을 수 있으며, 퓨즈를 절단하는 회로는 이미 널리 공지된 기술에 해당됨으로 이에 대한 회로 구성 및 구체적인 설명을 생략하였다.
다음으로, 본 발명에서 제안하는 도 2에 도시된 바와 같은 두 번째 방안에 따른 다기능 논리 게이트 장치에 대하여 설명하기로 한다.
도 13에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 다기능 논리 게이트 장치는 제1풀업 회로(FU1; 130-1), 제1풀다운 회로(FD1; 130-2), 제2풀업 회로(FU2; 130-3), 제2풀다운 회로(FD2; 130-4) 및 피드백 회로(130-5)를 구비한다.
제1풀업 회로(130-1)는 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들이 전원과 제1단자 사이에 직렬로 접속되는 구조를 갖는 회로이다.
제1풀다운 회로(130-2)는 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들이 복수개의 스위치들이 제2단자와 접지 단자 사이에 병렬로 접속되는 구조를 갖는 회로이다.
제2풀업 회로(130-3)는 복수의 입력 단자에 각각 연결된 제3군의 입력 스위치들이 전원과 제3단자 사이에 병렬로 접속되는 구조를 갖는 회로이다.
제2풀다운 회로(130-4)는 복수의 입력 단자에 각각 연결된 제4군의 입력 스위치들이 복수개의 스위치들이 제4단자와 접지 단자 사이에 직렬로 접속되는 구조를 갖는 회로이다.
피드백 회로(130-5)는 제1,2,3,4단자에서 각각 서로 다른 논리 연산 출력을 생성시키도록 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 구조를 갖는 회로이다.
그러면, 도 13의 회로 블록 구성을 세부적인 회로로 구현한 도 14를 참조하여 설명하기로 한다.
도 14에 도시된 바와 같이, 제1풀업 회로(130-1)는 전원(VDD)과 제1단자(Y) 사이에 스위치 S5와 스위치 S6이 직렬로 접속되는 구조를 갖고, 제1풀다운 회 로(130-2)는 제2단자(F2)와 접지 단자 사이에 스위치 S7과 스위치 S8이 병렬로 접속되는 구조를 갖고, 제2풀업 회로(130-3)는 전원(VDD)과 제3단자(F1) 사이에 스위치 S9와 스위치 S10이 병렬로 접속되는 구조를 갖고, 제2풀다운 회로(130-4)는 제4단자(X)와 접지 단자 사이에 스위치 S11과 S12가 직렬로 접속되는 구조를 갖는다. 여기에서, 스위치 S5 ~S12는 입력 스위치로서 입력 단자 A 또는 B의 논리 상태에서 따라서 도통 또는 차단된다.
그리고, 피드백 회로(130-5)는 4개의 스위치들(S1~S4)로 구현할 수 있다.
세부적인 구성을 살펴보면, 스위치 S1은 전원 단자(VDD)와 제1단자(Y) 사이에 연결되고, 제3단자(F1)의 논리 상태에 따라서 전기적으로 도통 또는 차단된다. 스위치 S2는 제1단자(Y)와 제2단자(F2) 사이에 연결되고, 제3단자(F1)의 논리 상태에 따라서 전기적으로 도통 또는 차단된다. 스위치 S3은 제3단자(F1)와 제4단자(X) 사이에 연결되고, 제2단자(F2)의 논리 상태에서 따라서 전기적으로 도통 또는 차단된다. 스위치 S4는 제4단자(X)와 접지 단자 사이에 연결되고, 제2단자(F2)의 논리 상태에서 따라서 전기적으로 도통 또는 차단된다.
위에 언급된 스위치 S1, S3, S5, S6, S9, S10은 입력 단자의 논리 값이 '0'일 때 도통되고, 논리 값이 '1'일 때 차단되는 특성을 갖는다. 그리고, 스위치 S2, S4, S7, S8, S11, S12는 입력 단자의 논리 값이 '1'일 때 도통되고, 논리 값이 '0'일 때 차단되는 특성을 갖는다.
제1풀업 회로(130-1)의 스위치 S5, S6과 제1풀다운 회로(130-2)의 스위치 S7, S8은 상보적인 특성을 갖는다. 또한, 제2풀업 회로(130-3)의 스위치 S9, S10과 제2풀다운 회로(130-4)의 스위치 S11, S12도 상보적인 특성을 갖는다.
그러면, 입력 단자 A, B의 논리 상태에 따른 상세한 동작을 설명하기로 한다.
첫 번째로, 입력 단자 A, B에 모두 논리 값 '0'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A, B의 논리 상태가 모두 '0'이므로 제1풀업 회로(130-1)의 스위치 S5, S6 및 제2풀업 회로(130-3)의 스위치 S9, S10이 모두 도통되고, 제1풀다운 회로(130-2)의 스위치 S7, S8 및 제2풀다운 회로(130-4)의 스위치 S11, S12는 모두 차단된다. 이에 따라서, 제1단자(Y)의 논리 상태와 제3단자(F1)의 논리 상태는 모두 '1'이 된다.
제3단자(F1)의 논리 상태가 '1'이므로, 스위치 S1은 차단되고 스위치 S2가 도통되어 제2단자(F2)의 논리 상태는 제1단자(Y)의 논리 상태와 같은 '1'이 된다. 그리고, 제2단자(F2)의 논리 상태가 '1'이므로, 스위치 S3은 차단되고 S4는 도통되어 제4단자(X)의 논리 상태는 '0'이 된다.
두 번째로, 입력 단자 A에 논리 값 '0'이 입력되고, 입력 단자 B에 논리 값 '1'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A의 논리 상태가 '0'이므로 스위치 S5, S9는 도통되고, 스위치 S7, S12는 차단된다. 그리고, 입력 단자 B의 논리 상태가 '1'이므로 스위치 S6, S10은 차단되고, 스위치 S8, S11은 도통된다.
따라서, 제3단자(F1)의 논리 상태는 '1'이 되고, 제2단자(F2)는 논리 상태는 '0'이 된다. 제3단자(F1)의 논리 상태가 '1'이므로 스위치 S1은 차단되고, 스위치 S2는 도통된다. 이에 따라서, 제1단자(Y)의 논리 상태는 제2단자(F2)의 논리 상태와 같은 '0'이 된다. 그리고, 제2단자(F2)는 논리 상태는 '0'이므로 스위치 S3은 도통되고, 스위치 S4는 차단된다. 이에 따라서, 제4단자(X)의 논리 상태는 제3단자(F1)의 논리 상태와 같은 '1'이 된다.
세 번째로, 입력 단자 A에 논리 값 '1'이 입력되고, 입력 단자 B에 논리 값 '0'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A의 논리 상태가 '1'이므로 스위치 S5, S9는 차단되고, 스위치 S7, S12는 도통된다. 그리고, 입력 단자 B의 논리 상태가 '0'이므로 스위치 S6, S10은 도통되고, 스위치 S8, S11은 차단된다.
따라서, 제3단자(F1)의 논리 상태는 '1'이 되고, 제2단자(F2)는 논리 상태는 '0'이 된다. 제3단자(F1)의 논리 상태가 '1'이므로 스위치 S1은 차단되고, 스위치 S2는 도통된다. 이에 따라서, 제1단자(Y)의 논리 상태는 제2단자(F2)의 논리 상태와 같은 '0'이 된다. 그리고, 제2단자(F2)는 논리 상태는 '0'이므로 스위치 S3은 도통되고, 스위치 S4는 차단된다. 이에 따라서, 제4단자(X)의 논리 상태는 제3단자(F1)의 논리 상태와 같은 '1'이 된다.
네 번째로, 입력 단자 A, B에 모두 논리 값 '1'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A, B의 논리 상태가 모두 '1'이므로 제1풀업 회로(130-1)의 스위 치 S5, S6 및 제2풀업 회로(130-3)의 스위치 S9, S10이 모두 차단되고, 제1풀다운 회로(130-2)의 스위치 S7, S8 및 제2풀다운 회로(130-4)의 스위치 S11, S12는 모두 도통된다. 이에 따라서, 제2단자(F2)의 논리 상태와 제4단자(X)의 논리 상태는 모두 '0'이 된다.
제2단자(F2)의 논리 상태가 '0'이므로, 스위치 S3은 도통되고 스위치 S4는 차단되어 제3단자(F1)의 논리 상태는 제4단자(X)의 논리 상태와 같은 '0'이 된다.
그리고, 제3단자(F1)의 논리 상태가 '0'이므로, 스위치 S1은 도통되고 스위치 S2는 차단되어 제1단자(Y)의 논리 상태는 '1'이 된다.
위에서 설명한 바와 같이, 제2단자(F2) 및 제3단자(F1)의 논리 상태에 연동하여 제1단자(Y) 및 제4단자(X)의 논리 상태가 결정된다.
도 14의 논리 회로에 대한 진리표를 도 16에 도시하였다.
도 16의 진리표를 참조하면, 입력 A, B에 대하여 제1단자(Y)로 XNOR 논리 연산 결과가 출력되고, 제2단자(F2)로 NAND 논리 연산 결과가 출력되고, 제3단자(F1)로 NOR 논리 연산 결과가 출력되고, 제4단자(X)로 XOR 논리 연산 결과가 출력된다는 사실을 알 수 있다.
즉, 도 14의 논리 회로는 2개의 입력 단자(A,B)와 4개의 출력 단자(X,Y,F1,F2)로 구성되며, 4개의 출력 단자로는 각각 서로 다른 논리 연산 결과가 출력된다. 따라서, 도 14에 도시된 단일의 논리 회로의 4개의 출력 단자 중에서 사용자의 용도에 맞는 논리 연산 결과를 생성시키는 출력 단자를 선택하여 사용할 수 있다.
다음으로, 도 14의 논리 회로에서 출력 단자의 개수를 4개에서 2개로 줄이는 방안에 대하여 설명하기로 한다.
4개의 출력 단자(X,Y,F1,F2) 중에서 제4단자(X)와 제1단자(Y)만을 출력 단자로 설정하고, 제2단자(F2)와 제3단자(F1)는 다음과 같이 옵션 처리한다.
위에서 설명한 바와 같이, 도 14와 같은 논리 회로에서는 제4단자(X)로 XOR 논리 연산 결과가 출력되고, 제1단자(Y)로 XNOR 논리 연산 결과가 출력된다.
만일, 제3단자(F1)를 전원 단자(VDD)에 연결시키면, 스위치 S1은 차단되고 스위치 S2는 도통되어 제1풀업 회로(130-1)와 제1풀다운 회로(130-2)가 전기적으로 연결되는 논리 회로가 된다. 이에 따라서, 제1단자(Y)로 NOR 논리 연산 결과가 출력된다.
그리고, 제2단자(F2)를 접지 단자에 연결시키면, 스위치 S3은 도통되고 스위치 S4는 차단되어 제2풀업 회로(130-3)와 제2풀다운 회로(130-4)가 전기적으로 연결되는 논리 회로가 된다. 이에 따라서, 제4단자(X)로 NAND 논리 연산 결과가 출력된다.
도 17은 도 14의 다기능 논리 게이트 장치(MFL2)에서 2개 입력 단자와 2개의 출력 단자로 다양한 논리 게이트 회로를 구현하는 프로그래머블 집적 회로를 보여준다.
퓨즈 FU1은 제3단자(F1)와 전원 단자(VDD)사이에 연결되고, 퓨즈 FU2는 제2단자(F2)와 접지 단자 사이에 연결된다.
도 14에서 설명한 바와 같이, 퓨즈 FU1과 FU2를 모두 절단하면 출력 단자 X로는 XOR 논리 연산 결과가 출력되고, 출력 단자 Y로는 XNOR 논리 연산 결과가 출력된다.
만일, 퓨즈 FU1을 절단하지 않으면 출력 단자 Y로는 NOR 논리 연산 결과가 출력된다. 그리고, 퓨즈 FU2를 절단하지 않으면 출력 단자 X로는 NAND 논리 연산 결과가 출력된다.
따라서, 퓨즈 FU1 및 FU2의 절단 여부에 따라서 2개의 출력 단자(X,Y)를 통하여 XOR, XNOR, NOR, NAND 논리 연산 출력을 선택적으로 생성시킬 수 있게 된다.
다음으로, 도 15는 도 14에 도시된 논리 회로에서 스위치들을 MOSFET로 구현한 구성을 보여준다.
그러면, 도 15의 다기능 논리 게이트 장치의 동작을 설명하기로 한다.
입력 단자 A, B의 논리 상태에 따라 나누어 설명하기로 한다.
첫 번째로, 입력 단자 A, B에 모두 논리 값 '0'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A, B의 논리 상태가 모두 '0'이므로 제1풀업 회로(130-1)의 PMOS 트랜지스터 Mp1, Mp2 및 제2풀업 회로(130-3)의 Mp3, Mp4가 모두 도통되고, 제1풀다운 회로(130-2)의 NMOS 트랜지스터 Mn1, Mn2 및 제2풀다운 회로(130-4)의 Mn4, Mn3은 모두 차단된다. 이에 따라서, 제1단자(Y)의 논리 상태와 제3단자(F1)의 논리 상태는 모두 '1'이 된다.
제3단자(F1)의 논리 상태가 '1'이므로, Mp5는 차단되고, Mn5는 도통되어 제2 단자(F2)의 논리 상태는 제1단자(Y)의 논리 상태와 같은 '1'이 된다. 그리고, 제2단자(F2)의 논리 상태가 '1'이므로, Mp6은 차단되고 Mn6은 도통되어 제4단자(X)의 논리 상태는 '0'이 된다.
두 번째로, 입력 단자 A에 논리 값 '0'이 입력되고, 입력 단자 B에 논리 값 '1'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A의 논리 상태가 '0'이므로 Mp1, Mp3은 도통되고, Mn1, Mn3은 차단된다. 그리고, 입력 단자 B의 논리 상태가 '1'이므로 Mp2, Mp4는 차단되고, Mn2, Mn4는 도통된다.
따라서, 제3단자(F1)의 논리 상태는 '1'이 되고, 제2단자(F2)는 논리 상태는 '0'이 된다. 제3단자(F1)의 논리 상태가 '1'이므로 Mp5는 차단되고, Mn5는 도통된다. 이에 따라서, 제1단자(Y)의 논리 상태는 제2단자(F2)의 논리 상태와 같은 '0'이 된다. 그리고, 제2단자(F2)는 논리 상태는 '0'이므로 Mp6은 도통되고, Mn6은 차단된다. 이에 따라서, 제4단자(X)의 논리 상태는 제3단자(F1)의 논리 상태와 같은 '1'이 된다.
세 번째로, 입력 단자 A에 논리 값 '1'이 입력되고, 입력 단자 B에 논리 값 '0'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A의 논리 상태가 '1'이므로 Mp1, Mp3은 차단되고, Mn1, Mn3은 도통된다. 그리고, 입력 단자 B의 논리 상태가 '0'이므로 Mp2, Mp4는 도통되고, Mn2, Mn4는 차단된다.
따라서, 제3단자(F1)의 논리 상태는 '1'이 되고, 제2단자(F2)는 논리 상태는 '0'이 된다. 제3단자(F1)의 논리 상태가 '1'이므로 Mp5는 차단되고, Mn5는 도통된다. 이에 따라서, 제1단자(Y)의 논리 상태는 제2단자(F2)의 논리 상태와 같은 '0'이 된다. 그리고, 제2단자(F2)는 논리 상태는 '0'이므로 Mp6은 도통되고, Mn6은 차단된다. 이에 따라서, 제4단자(X)의 논리 상태는 제3단자(F1)의 논리 상태와 같은 '1'이 된다.
네 번째로, 입력 단자 A, B에 모두 논리 값 '1'이 입력되는 경우에는 다음과 같이 동작한다.
입력 단자 A, B의 논리 상태가 모두 '1'이므로 제1풀업 회로(130-1)의 Mp1, Mp2 및 제2풀업 회로(130-3)의 Mp3, Mp4가 모두 차단되고, 제1풀다운 회로(130-2)의 Mn1, Mn2 및 제2풀다운 회로(130-4)의 Mn4, Mn3은 모두 도통된다. 이에 따라서, 제2단자(F2)의 논리 상태와 제4단자(X)의 논리 상태는 모두 '0'이 된다.
제2단자(F2)의 논리 상태가 '0'이므로, Mp6은 도통되고 Mn6은 차단되어 제3단자(F1)의 논리 상태는 제4단자(X)의 논리 상태와 같은 '0'이 된다.
그리고, 제3단자(F1)의 논리 상태가 '0'이므로, Mp5는 도통되고 Mn5는 차단되어 제1단자(Y)의 논리 상태는 '1'이 된다.
따라서, 도 15의 논리 회로에 대한 진리표도 도 16과 같게 된다.
도 15에서 입력 단자 A,B의 논리 값이 각각 '0'과 '1'에서'1'과 '0'으로 교차하여 변경되는 시점에 입력 신호의 지연으로 누설 전류가 발생되는 것을 방지하기 위하여 제1풀업 회로(130-1)의 입력 단자 A,B 순서와 상반되게 제2풀다운 회로(130-4)의 입력 단자 B,A 순으로 입력 단자용 트랜지스터를 배치하는 것이 효과 적이다.
첨부된 도면에 도시되어 설명된 특정의 실시 예들은 단지 본 발명의 예로서 이해되어 지고, 본 발명의 범위를 한정하는 것이 아니며, 본 발명이 속하는 기술 분야에서 본 발명에 기술된 기술적 사상의 범위에서도 다양한 다른 변경이 발생될 수 있으므로, 본 발명은 보여지거나 기술된 특정의 구성 및 배열로 제한되지 않는 것은 자명하다.
도 1은 본 발명의 일실시 예에 따른 다기능 논리 게이트 장치의 원리를 설명하기 위한 블록 구성도이다.
도 2는 본 발명의 다른 실시 예에 따른 다기능 논리 게이트 장치의 원리를 설명하기 위한 블록 구성도이다.
도 3은 본 발명의 일실시 예에 따른 다기능 논리 게이트 장치의 구성도이다.
도 4는 도 3에서 선택 단자의 논리 상태가 '0'인 경우의 등가 회로도이다. 도 5는 도 3에서 선택 단자의 논리 상태가 '1'인 경우의 등가 회로도이다.
도 6은 본 발명의 다른 실시 예에 따른 다기능 논리 게이트 장치의 구성도이다.
도 7은 도 6에서 선택 단자의 논리 상태가 '0'인 경우의 등가 회로도이다. 도 8은 도 6에서 선택 단자의 논리 상태가 '1'인 경우의 등가 회로도이다.
도 9는 도 3에 도시된 스위치들을 MOSFET로 구현한 회로도이다.
도 10은 도 6에 도시된 스위치들을 MOSFET로 구현한 회로도이다.
도 11은 도 3 및 6에 도시된 다기능 논리 게이트 장치의 진리표를 도시한 것이다.
도 12는 본 발명의 또 다른 실시 예에 따른 다기능 논리 게이트 장치를 프로그래머블 집적 회로 장치에 적용하는 예를 보여주는 구성도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 다기능 논리 게이트 장치(MFL2)에 대한 블록 구성도이다.
도 14는 도 13의 다기능 논리 게이트 장치의 세부 회로 구성도이다.
도 15는 도 14에 도시된 스위치들을 MOSFET로 구현한 회로 구성도이다.
도 16은 도 13 및 도 15에 도시된 다기능 논리 게이트 장치의 진리표를 도시한 것이다.
도 17은 도 14의 다기능 논리 게이트 장치(MFL2)에서 2개 입력 단자와 2개의 출력 단자로 다양한 논리 게이트 회로를 구현하는 프로그래머블 집적 회로를 보여준다.

Claims (38)

  1. 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제1군의 선택 스위치들을 배치하여, 상기 선택 단자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 상기 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키는 풀 업 스위칭부; 및
    복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제2군의 선택 스위치들을 배치하여, 상기 선택 단자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 상기 출력 단자와 접지 단자 사이에 상기 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 풀다운 스위칭부를 포함함을 특징으로 하는 다기능 논리 게이트 장치.
  2. 제1항에 있어서, 상기 제1군의 입력 스위치들과 상기 제2군의 입력 스위치들은 상보형 트랜지스터들로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  3. 제1항에 있어서, 상기 제1군의 입력 스위치들은 PMOS 트랜지스터로 구성되고, 상기 제2군의 입력 스위치들은 NMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  4. 제1항에 있어서, 상기 제1군의 선택 스위치들은 PMOS 트랜지스터로 구성되고, 상기 제2군의 선택 스위치들은 NMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  5. 제1항에 있어서, 상기 풀 업 스위칭부는
    상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제1선택 스위치 및 제1입력 스위치;
    상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제2입력 스위치 및 제2선택 스위치; 및
    상기 제1선택 스위치 및 상기 제1입력 스위치가 접속된 노드와 상기 제2입력 스위치 및 상기 제2선택 스위치가 접속된 노드를 연결하는 제3선택 스위치를 포함하고, 상기 제1,2선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제3선택 스위치는 상기 논리 반전된 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제1,2입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 하는 다기능 논리 게이트 장치.
  6. 제5항에 있어서, 상기 제1,2입력 스위치 및 상기 제1,2,3선택 스위치는 PMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  7. 제1항에 있어서, 상기 풀다운 스위칭부는
    상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4선택 스위치 및 제3입력 스위치;
    상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4입력 스위치 및 제5선택 스위치; 및
    상기 제4선택 스위치 및 상기 제3입력 스위치가 접속된 노드와 상기 제4입력 스위치 및 상기 제5선택 스위치가 접속된 노드를 연결하는 제6선택 스위치를 포함하고, 상기 제4,5선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제6선택 스위치는 상기 논리 반전된 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제3,4입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 하는 다기능 논리 게이트 장치.
  8. 제5항에 있어서, 상기 제3,4입력 스위치 및 상기 제4,5,6선택 스위치는 PMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  9. 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들과 선택 단자에 연결된 제1군의 선택 스위치들을 배치하여, 상기 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 상기 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키는 풀 업 스위칭부; 및
    복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들과 선택 단자에 연결 된 제2군의 선택 스위치들을 배치하여, 상기 선택 단자의 논리 상태에 따라서 상기 출력 단자와 접지 단자 사이에 상기 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 풀다운 스위칭부를 포함함을 특징으로 하는 다기능 논리 게이트 장치.
  10. 제9항에 있어서, 상기 제1군의 입력 스위치들과 상기 제2군의 입력 스위치들은 상보형 트랜지스터들로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  11. 제10항에 있어서, 상기 제1군의 입력 스위치들은 PMOS 트랜지스터로 구성되고, 상기 제2군의 입력 스위치들은 NMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  12. 제9항에 있어서, 상기 풀 업 스위칭부는
    상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제1선택 스위치 및 제1입력 스위치;
    상기 전원 단자와 상기 출력 단자 사이에 직렬로 연결된 제2입력 스위치 및 제2선택 스위치; 및
    상기 제1선택 스위치 및 상기 제1입력 스위치가 접속된 노드와 상기 제2입력 스위치 및 상기 제2선택 스위치가 접속된 노드를 연결하는 제3선택 스위치를 포함 하고, 상기 제1,2,3선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제1,2입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 하는 다기능 논리 게이트 장치.
  13. 제12항에 있어서, 상기 제1,2입력 스위치 및 상기 제1,2선택 스위치는 PMOS 트랜지스터로 구성되고, 상기 제3선택 스위치는 NMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  14. 제9항에 있어서, 상기 풀다운 스위칭부는
    상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4선택 스위치 및 제3입력 스위치;
    상기 출력 단자와 상기 접지 단자 사이에 직렬로 연결된 제4입력 스위치 및 제5선택 스위치; 및
    상기 제4선택 스위치 및 상기 제3입력 스위치가 접속된 노드와 상기 제4입력 스위치 및 상기 제5선택 스위치가 접속된 노드를 연결하는 제6선택 스위치를 포함하고, 상기 제4,5,6선택 스위치는 상기 선택 단자의 논리 상태에 따라서 스위칭 제어되고, 상기 제3,4입력 스위치는 각각 제1,2입력 단자의 논리 상태에 따라서 스위칭 제어됨을 특징으로 하는 다기능 논리 게이트 장치.
  15. 제14항에 있어서, 상기 제3,4입력 스위치 및 상기 제4,5선택 스위치는 PMOS 트랜지스터로 구성되고, 상기 제6선택 스위치는 NMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  16. 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키고, 상기 출력 단자와 접지 단자 사이에 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 다기능 논리 게이트 장치; 및
    상기 다기능 논리 게이트 장치의 선택 단자 논리 상태를 결정하는 퓨즈들을 포함하여, 상기 퓨즈들의 절단 여부에 따라서 상기 다기능 논리 게이트가 낸드 게이트 또는 노아 게이트로 설정됨을 특징으로 하는 프로그래머블 집적 회로 장치.
  17. 제16항에 있어서, 상기 다기능 논리 게이트 장치는
    복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제1군의 선택 스위치들을 배치하여, 상기 선택 단자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 상기 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키는 풀 업 스위칭부; 및
    복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들과 선택 단자 또는 논리 반전된 선택 단자에 연결된 제2군의 선택 스위치들을 배치하여, 상기 선택 단 자 및 상기 논리 반전된 선택 단자의 논리 상태에 따라서 상기 출력 단자와 접지 단자 사이에 상기 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 풀다운 스위칭부를 포함함을 특징으로 하는 프로그래머블 집적 회로 장치.
  18. 제16항에 있어서, 상기 다기능 논리 게이트 장치는
    복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들과 선택 단자에 연결된 제1군의 선택 스위치들을 배치하여, 상기 선택 단자의 논리 상태에 따라서 전원과 출력 단자 사이에 상기 제1군의 입력 스위치들을 직렬 또는 병렬 접속 구조로 변경하여 전기적으로 연결시키는 풀 업 스위칭부; 및
    복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들과 선택 단자에 연결된 제2군의 선택 스위치들을 배치하여, 상기 선택 단자의 논리 상태에 따라서 상기 출력 단자와 접지 단자 사이에 상기 제2군의 입력 스위치들을 상기 제1군의 입력 스위치들의 접속 구조와 상보적으로 상반되게 병렬 또는 직렬 접속 구조로 변경하여 전기적으로 연결시키는 풀다운 스위칭부를 포함함을 특징으로 하는 프로그래머블 집적 회로 장치.
  19. 복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들이 전원과 제1단자 사이에 직렬로 접속되는 제1풀업 회로;
    상기 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들이 복수개의 스 위치들이 제2단자와 접지 단자 사이에 병렬로 접속되는 제1풀다운 회로;
    상기 복수의 입력 단자에 각각 연결된 제3군의 입력 스위치들이 전원과 제3단자 사이에 병렬로 접속되는 제2풀업 회로;
    상기 복수의 입력 단자에 각각 연결된 제4군의 입력 스위치들이 복수개의 스위치들이 제4단자와 접지 단자 사이에 직렬로 접속되는 제2풀다운 회로; 및
    상기 제1,2,3,4단자에서 각각 서로 다른 논리 연산 출력을 생성시키도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 피드백 회로를 포함함을 특징으로 하는 다기능 논리 게이트 장치.
  20. 제19항에 있어서, 상기 제1군의 입력 스위치들과 상기 제2군의 입력 스위치들은 상보형 트랜지스터들로 구성되고, 상기 제3군의 입력 스위치들과 상기 제4군의 입력 스위치들은 상보형 트랜지스터들로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  21. 제19항에 있어서, 상기 제1군의 입력 스위치들 및 제3군의 입력 스위치들은 PMOS 트랜지스터로 구성되고, 상기 제2군의 입력 스위치들 및 제4군의 입력 스위치들은 NMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  22. 제19항에 있어서, 상기 피드백 회로는 상기 제2단자 및 상기 제3단자의 논리 상태에 연동하여 상기 제1단자 및 상기 제4단자의 논리 상태가 결정되도록 상기 제 1,2,3,4단자 사이에 복수개의 스위치들을 배치함을 특징으로 하는 다기능 논리 게이트 장치.
  23. 제19항에 있어서, 상기 피드백 회로는 상기 제1단자로 XNOR 논리 연산 출력이 생성되고, 상기 제2단자로 NAND 논리 연산 출력이 생성되고, 상기 제3단자로 NOR 논리 연산 출력이 생성되고, 상기 제4단자로 XOR 논리 연산 출력이 생성되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치함을 특징으로 하는 다기능 논리 게이트 장치.
  24. 제19항에 있어서, 상기 피드백 회로는 상기 복수개의 입력 단자들 모두에 논리 값 '0'이 인가될 때 상기 제1단자의 논리 값에 근거하여 상기 제4단자의 논리 상태가 '0'으로 설정되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치함을 특징으로 다기능 논리 게이트 장치.
  25. 제19항에 있어서, 상기 피드백 회로는 상기 복수개의 입력 단자들 모두에 논리 값 '1'이 인가될 때 상기 제4단자의 논리 값에 근거하여 상기 제1단자의 논리 상태가 '1'로 설정되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치함을 특징으로 다기능 논리 게이트 장치.
  26. 제19항에 있어서, 상기 피드백 회로는 상기 제3단자를 전원 단자에 연결시키 는 경우에, 상기 제1단자로 NOR 논리 연산 출력이 생성되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치함을 특징으로 하는 다기능 논리 게이트 장치.
  27. 제19항에 있어서, 상기 피드백 회로는 상기 제1단자를 접지 단자에 연결시키는 경우에, 상기 제4단자로 NAND 논리 연산 출력이 생성되도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치함을 특징으로 하는 다기능 논리 게이트 장치.
  28. 제19항에 있어서, 상기 피드백 회로는
    상기 제3단자의 논리 상태에 따라서 전원 단자와 제1단자 사이를 전기적으로 도통 또는 차단시키는 제1스위치;
    상기 제3단자의 논리 상태에 따라서 제1단자와 제2단자 사이를 전기적으로 도통 또는 차단시키는 제2스위치;
    상기 제2단자의 논리 상태에서 따라서 제3단자와 제4단자 사이를 전기적으로 도통 또는 차단시키는 제3스위치; 및
    상기 제2단자의 논리 상태에서 따라서 제4단자와 접지 단자 사이를 전기적으로 도통 또는 차단시키는 제4스위치를 포함함을 특징으로 하는 다기능 논리 게이트 장치.
  29. 제28항에 있어서, 상기 제1,2,3,4스위치는 트랜지스터로 구성됨을 특징을 하는 다기능 논리 게이트 장치.
  30. 제28항에 있어서, 상기 제1스위치 및 제3스위치는 각각 PMOS 트랜지스터로 구성되고, 상기 제2스위치 및 제4스위치는 각각 NMOS 트랜지스터로 구성됨을 특징으로 하는 다기능 논리 게이트 장치.
  31. 서로 다른 연결 구조를 갖는 복수의 입력 스위치들을 포함하는 2쌍의 풀업/풀다운 회로와 상기 2쌍의 풀업/풀다운 회로들 사이의 접점에 해당되는 제1,2,3,4단자에서 각각 서로 다른 논리 연산 출력을 생성시키도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 피드백 회로를 포함하는 다기능 논리 게이트 장치;
    상기 복수의 입력 스위치들에 각각 연결된 복수의 입력 단자; 및
    상기 제1,2,3,4단자에 각각 연결된 4개의 출력 단자를 포함함을 특징으로 하는 프로그래머블 집적 회로 장치.
  32. 제31항에 있어서, 상기 풀업 회로에 포함된 입력 스위치들과 상기 풀다운 회로에 포함된 입력 스위치들은 상보형 트랜지스터들로 구성됨을 특징으로 하는 프로그래머블 집적 회로 장치.
  33. 제31항에 있어서, 상기 다기능 논리 게이트 장치는
    복수의 입력 단자에 각각 연결된 제1군의 입력 스위치들이 전원과 제1단자 사이에 직렬로 접속되는 제1풀업 회로;
    상기 복수의 입력 단자에 각각 연결된 제2군의 입력 스위치들이 복수개의 스위치들이 제2단자와 접지 단자 사이에 병렬로 접속되는 제1풀다운 회로;
    상기 복수의 입력 단자에 각각 연결된 제3군의 입력 스위치들이 전원과 제3단자 사이에 병렬로 접속되는 제2풀업 회로;
    상기 복수의 입력 단자에 각각 연결된 제4군의 입력 스위치들이 복수개의 스위치들이 제4단자와 접지 단자 사이에 직렬로 접속되는 제2풀다운 회로; 및
    상기 제1,2,3,4단자에서 각각 서로 다른 논리 연산 출력을 생성시키도록 상기 제1,2,3,4단자 사이에 복수개의 스위치들을 배치하는 피드백 회로를 포함함을 특징으로 하는 프로그래머블 집적 회로 장치.
  34. 제33항에 있어서, 상기 피드백 회로는
    상기 제3단자의 논리 상태에 따라서 전원 단자와 제1단자 사이를 전기적으로 도통 또는 차단시키는 제1스위치;
    상기 제3단자의 논리 상태에 따라서 제1단자와 제2단자 사이를 전기적으로 도통 또는 차단시키는 제2스위치;
    상기 제2단자의 논리 상태에서 따라서 제3단자와 제4단자 사이를 전기적으로 도통 또는 차단시키는 제3스위치; 및
    상기 제2단자의 논리 상태에서 따라서 제4단자와 접지 단자 사이를 전기적으로 도통 또는 차단시키는 제4스위치를 포함함을 특징으로 하는 프로그래머블 집적 회로 장치.
  35. 제34항에 있어서, 상기 제1스위치 및 제3스위치는 각각 PMOS 트랜지스터로 구성되고, 상기 제2스위치 및 제4스위치는 각각 NMOS 트랜지스터로 구성됨을 특징으로 하는 프로그래머블 집적 회로 장치.
  36. 제31항에 있어서, 상기 제1단자로 XNOR 논리 연산 출력이 생성되고, 상기 제2단자로 NAND 논리 연산 출력이 생성되고, 상기 제3단자로 NOR 논리 연산 출력이 생성되고, 상기 제4단자로 XOR 논리 연산 출력이 생성됨을 특징으로 하는 프로그래머블 집적 회로 장치.
  37. 제31항에 있어서, 상기 제1,2,3,4단자 중에서 2개의 단자의 논리 상태를 결정하는 퓨즈들을 더 포함하고, 상기 퓨즈들의 절단 여부에 따라서 상기 출력 단자의 논리 연산 특성이 결정됨을 특징으로 하는 프로그래머블 집적 회로 장치.
  38. 제31항에 있어서, 상기 제1,2,3,4단자들 중에서 2개의 단자만을 선택하여 출력 단자로 설정하고, 퓨즈를 이용하여 나머지 2개 단자의 논리 상태를 설정하고, 상기 퓨즈의 절단 여부에 따라서 상기 출력 단자들의 논리 연산 특성이 결정됨을 특징으로 하는 프로그래머블 집적 회로 장치.
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