KR20070009920A

KR20070009920A - 파워 소모를 일정하게 하는 상보 논리 회로 장치

Info

Publication number: KR20070009920A
Application number: KR1020050064551A
Authority: KR
Inventors: 김영환; 이종석
Original assignee: 학교법인 포항공과대학교; 포항공과대학교 산학협력단
Priority date: 2005-07-16
Filing date: 2005-07-16
Publication date: 2007-01-19
Also published as: KR100701200B1

Abstract

본 발명은 파워 분석을 통한 보안 공격에 강할 수 있도록 NMOS 논리회로가 포함하는 두 상보 관계의 회로를 대칭적으로 구성함으로써 파워 소모의 불일치를 최소화하고 파워 소모를 일정하게 하는 상보 논리 회로 장치 및 상보 논리 회로 구성 방법에 관한 것이다. 이를 위한 본 발명은, 파워 소모를 일정하게 하는 상보 논리 회로 장치에 있어서, 상호간에 상보적인 관계에 있는 제1 논리회로부와 제2 논리회로부를 포함하고, 상기 제1 논리회로부와 제2 논리회로부는 대칭적으로 구성되는 것을 특징으로 한다.

Description

파워 소모를 일정하게 하는 상보 논리 회로 장치{Complementary logic circuit for constant power consumption}

도 1은 종래기술에 의한 상보 논리 회로 장치의 구성도.

도 2는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치의 구성도.

도 3a 및 도 3b는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치의 구성을 위한 진리표 도면.

도 4는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치를 구성할 수 있는 논리 게이트 회로의 다양한 실시예 도면.

도 5는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로를 구성하는 방법의 흐름도.

<도면의 주요부분에 대한 부호의 설명>

10...부하 및 출력 회로부

100...상보 논리 회로 장치

200...논리 회로부

210...제1 논리회로부

260...제2 논리회로부

212, 214, 262, 264...병렬회로

300...클럭 차단 회로부

Q1,2,...,Q8...NMOS 트랜지스터(NMOS 게이트)

본 발명은 동일한 형태의 파워 소모를 위한 상보 논리 회로 장치 및 상보 논리 회로 구성 방법에 관한 것으로서, 더 상세하게는 파워 분석을 통한 보안 공격에 강할 수 있도록 NMOS 논리회로가 포함하는 두 상보 관계의 회로를 대칭적으로 구성함으로써 파워 소모의 불일치를 최소화하고 파워 소모를 일정하게 하는 상보 논리 회로 장치 및 상보 논리 회로 구성 방법에 관한 것이다.

당업자에게 잘 알려져 있는 바와 같이, 종래의 상보적 출력을 가지는 논리 회로는 도 1에 도시한 바와 같은 형태로 구성된다.

도 1을 참조하면, 종래의 상보적 출력을 가지는 논리 회로는, 부하 및 출력을 담당하는 회로부(10)와, 논리값을 결정하는 NMOS 논리회로부(20)로 구성된다. 이와 같은 종래의 상보 논리 회로(1)는 두개의 상보적인 출력값을 결정하는 NMOS 논리회로부(20)가 도 1에 도시된 바와 같이 두개의 회로(22)(24)로 이루어지며, 이 두 회로(22)(24)는 상호간에 듀얼(dual) 관계를 가지게 된다. 즉, 한 회로가 병렬로 구성되어 있으면, 다른 회로는 직렬로 연결되는 구성을 갖는다. 도 1의 NMOS 논리회로부(20)에서 회로(22)가 직렬로 연결된 회로이고, 회로(24)가 병렬로 연결된 회로라는 것은 당업자에게 자명할 것이다.

따라서, 도 1에 도시한 바와 같은 종래의 상보 논리 회로(1)는 방전이 어떤 회로를 통해서 이루어지는지에 따라서 방전 시에 발생하는 파워 소모의 형태가 달라지게 되며, 병렬로 구성된 회로(24)의 경우 트랜지스터가 열려 있는 방전 경로의 개수 또한 파워 소모의 형태에 영향을 미치게 된다. 이 같은 방전 경로는 게이트의 입력값에 의해 결정되기 때문에 기존의 상보 출력을 가지는 논리 게이트는 입력 값에 따라서 다른 파워 소모 형태를 보여 주기 때문에 보안 공격에 취약한 문제점이 있었다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 파워 분석을 통한 보안 공격에 강할 수 있도록 NMOS 논리회로가 포함하는 두 상보 관계의 회로를 대칭적으로 구성함으로써 파워 소모의 불일치를 최소화하고 파워 소모를 일정하게 하는 상보 논리 회로 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 파워 분석을 통한 보안 공격에 강할 수 있도록 NMOS 논리회로가 포함하는 두 상보 관계의 회로를 대칭적으로 구성함으로써 파워 소모의 불일치를 최소화하고 파워 소모를 일정하게 하는 상보 논리 회로 구성 방법을 제공하는 데 있다.

본 발명은 상기한 기술적 과제를 달성하기 위하여, 파워 소모를 일정하게 하는 상보 논리 회로 장치에 있어서, 상호간에 상보적인 관계에 있는 제1 논리회로부 와 제2 논리회로부를 포함하고, 상기 제1 논리회로부와 제2 논리회로부는 대칭적으로 구성되는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 장치가 제공된다.

본 발명 상보 논리 회로 장치의 바람직한 실시예에 있어서, 상기한 제1 논리회로부 및 제2 논리회로부는 각각 NMOS 트랜지스터 4개를 포함하고, 이들 4개의 NMOS 트랜지스터는 좌우 방향으로는 병렬로 연결되고, 상하 방향으로는 직렬로 연결되는 구성을 갖는다.

본 발명 상보 논리 회로 장치의 바람직한 실시예에 있어서, 상기한 제1 논리회로부와 제2 논리회로부는 4개의 방전 경로를 형성하고, 이들 4개의 방전 경로는 전체적으로 온-온(on-on), 온-오프(on-off), 오프-온, 오프-오프 되는 형태로 된다.

본 발명 상보 논리 회로 장치의 바람직한 실시예에 있어서, 상기 제1 논리회로부와 제2 논리회로부는 AND/NAND 게이트 회로 형태, OR/NOR 게이트 회로 형태 및 XOR/XNOR 게이트 회로 형태 중의 어느 하나로 이루어질 수 있다.

본 발명은 상기한 다른 기술적 과제를 달성하기 위하여, 파워 소모를 일정하게 하는 상보 논리 회로 구성 방법에 있어서, 상호간에 상보적인 관계에 있는 제1 논리회로부와 제2 논리회로부를 구성하는 단계; 및 상기 제1 논리회로부와 제2 논리회로부를 대칭적으로 구성하는 단계를 포함하는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 구성 방법이 제공된다.

이하, 첨부한 도면을 참조하면서 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치 및 그 회로 구성 방법의 바람직한 실시예를 상세하게 설명한다. 본 발명을 설명함에 있어서 관련된 공지기술 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

한편, 이하의 설명에 있어서, 종래기술에 따른 구성부재와 본 발명에 의한 구성부재가 동일한 경우에는 종래기술에서 사용하였던 도면 부호를 그대로 사용하고, 이에 대한 상세한 설명은 생략한다.

도 2는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치의 구성도이고, 도 3a 및 도 3b는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치의 구성을 위한 진리표 도면이다. 도 4는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치를 구성할 수 있는 논리 게이트 회로의 다양한 실시예 도면이고, 도 5는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로를 구성하는 방법의 흐름도이다.

도 2를 참조하면, 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치(100)는 부하 및 출력을 담당하는 부하 및 출력 회로부(10)와, 논리값을 결정하는 NMOS 논리회로부(200) 및 클럭 차단 회로부(300)로 구성된다. 논리 회로부(200)는 상호간에 상보적인 관계에 있는 제1 논리회로부(210)와 제2 논리회로부 (260)를 포함하여 이루어지는 데, 이들 제1 논리회로부(210)와 제2 논리회로부(260)는 도시한 바와 같이 대칭적으로 구성된다.

제1 논리회로부(210) 및 제2 논리회로부(260)는 각각 도시된 바와 같이 NMOS 트랜지스터 4개(Q1,2,3,4)(Q5,6,7,8)를 포함하고, 이들 4개의 NMOS 트랜지스터는 좌우 방향으로는 병렬회로(212)(214)(262)(264)를 구성하고, 이들 병렬회로는 각각 직렬로 연결된다. 여기서, 제1 논리회로부(210)와 제2 논리회로부(260)는 각각 4개의 방전 경로를 형성하고, 이들 4개의 방전 경로는 전체적으로 온-온(on-on), 온-오프(on-off), 오프-온, 오프-오프 되는 형태로 된다.

상기와 같은 제1 논리회로부(210)와 제2 논리회로부(260)는 도 4에 도시한 바와 같이 AND/NAND 게이트 회로 형태(도 4a), OR/NOR 게이트 회로 형태(도 4b), XOR/XNOR 게이트 회로 형태(도 4c) 및 2-To-1 Mux. 게이트 형태(도 4d) 중의 어느 하나로 이루어질 수 있다.

상기와 같이 구성되는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치를 구성하는 방법은, 도 5에 도시한 바와 같이 상호간에 상보적인 관계에 있는 제1 논리회로부(210)와 제2 논리회로부(260)를 구성하는 단계(S10); 및 제1 논리회로부(210)와 제2 논리회로부(260)를 대칭적으로 구성하는 단계(S20)를 포함하여 이루어진다.

상기와 같이 구성된 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치 및 상보 논리 회로 구성 방법의 작용을 도 2 내지 도 5를 참조하여 설명하면 다음과 같다.

본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치(100)는 전술한 바와 같이 상보관계에 있는 NMOS 제1, 제2 논리 회로부(210)(260)를 대칭적으로 구성함으로써 파워 소모의 불일치를 최소화한다. 본 발명에 따라 구성되는 상보 논리 회로 장치는 도 2에 도시한 형태를 갖는 데, 이러한 회로를 통해 유도되는 두 출력값이 서로 상보적인 것은 아래의 식에서 알 수 있다:

상기한 식에서 X와 Y의 값은, 도 3a 및 도 3b에 도시한 바와 같이, 설계하고자 하는 논리 게이트의 진리표에 의해 결정된다. 도 2의 회로 장치에서 하부에 위치한 클럭을 이용한 클럭 차단 회로부(300)는 부가적인 것으로 설계적인 측면을 고려하여 생략될 수 있다.

도 2에 도시한 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치(100)는, 입력 값에 상관없이 4개의 방전 경로에 따라, 하나는 2개 트랜지스터 모두 온(on)되는 형태가 되며, 나머지 중 하나는 윗쪽 트랜지스터가 온되고 아래쪽 트랜지스터가 오프(off)된다. 나머지 두개 중 하나는 오프-온, 다른 하나는 오프- 오프의 설정을 가지게 된다. 결과적으로 4개의 방전 경로는 온-온, 온-오프, 오프-온, 오프-오프 중 하나의 설정으로 1대1 관계로 할당이 된다. 따라서 이들을 통해 발생하는 파워 소모는 다음과 같게 된다.

따라서, 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치는 입력 값에 상관없이 동일한 방전 경로를 가지게 되므로 파워 소모는 항상 일정하게 유지된다.

도 4a 내지 도 4d는 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치에 포함되는 기본 게이트들을 보여주는 도면들로, 본 발명에 따른 장치는 대칭적인 형태로 구성된 어떠한 부하 및 출력 회로부와도 함께 구성되어 사용될 수 있다.

이상에서 살펴본 바와 같은 본 발명에 따른 파워 소모를 일정하게 하는 상보 논리 회로 장치 및 상보 논리 회로 구성 방법은, 파워 분석을 통한 보안 공격에 강할 수 있도록 NMOS 논리회로가 포함하는 두 상보 관계의 회로를 대칭적으로 구성함으로써 파워 소모의 불일치를 최소화하고 파워 소모를 일정하게 하는 이점을 제공한다.

이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의 된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

Claims

파워 소모를 일정하게 하는 상보 논리 회로 장치에 있어서,

상호간에 상보적인 관계에 있는 제1 논리회로부와 제2 논리회로부를 포함하고, 상기 제1 논리회로부와 제2 논리회로부는 대칭적으로 구성되는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 장치.
제1항에 있어서,

상기한 제1 논리회로부 및 제2 논리회로부는 각각 NMOS 트랜지스터 4개를 포함하고, 이들 4개의 NMOS 트랜지스터는 좌우 방향으로는 병렬로 연결되고, 상하 방향으로는 직렬로 연결되는 구성을 갖는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 장치.
제1항 또는 제2항에 있어서,

상기한 제1 논리회로부와 제2 논리회로부는 4개의 방전 경로를 형성하고, 이들 4개의 방전 경로는 전체적으로 온-온(on-on), 온-오프(on-off), 오프-온, 오프-오프 되는 형태로 되어 이들을 통해 발생하는 파워 소모가 동일하게 되는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 장치.
제1항 또는 제2항에 있어서,

상기 제1 논리회로부와 제2 논리회로부는 AND/NAND 게이트 회로 형태로 이루어지는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 장치.
제1항 또는 제2항에 있어서,

상기 제1 논리회로부와 제2 논리회로부는 OR/NOR 게이트 회로 형태로 이루어지는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 장치.
제1항 또는 제2항에 있어서,

상기 제1 논리회로부와 제2 논리회로부는 XOR/XNOR 게이트 회로 형태로 이루어지는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 장치.
파워 소모를 일정하게 하는 상보 논리 회로 구성 방법에 있어서,

상호간에 상보적인 관계에 있는 제1 논리회로부와 제2 논리회로부를 구성하는 단계; 및

상기 제1 논리회로부와 제2 논리회로부를 대칭적으로 구성하는 단계를 포함하는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 구성 방법.
제7항에 있어서,

상기한 제1 논리회로부 및 제2 논리회로부는 각각 NMOS 트랜지스터 4개를 포함하고, 이들 4개의 NMOS 트랜지스터는 좌우 방향으로는 병렬로 연결되게 하고, 상 하 방향으로는 직렬로 연결되게 하는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 구성 방법.
제7항 또는 제8항에 있어서,

상기한 제1 논리회로부와 제2 논리회로부는 4개의 방전 경로를 형성하고, 이들 4개의 방전 경로는 전체적으로 온-온(on-on), 온-오프(on-off), 오프-온, 오프-오프 되는 형태로 되어 이들을 통해 발생하는 파워 소모가 동일하게 되는 것을 특징으로 하는 파워 소모를 일정하게 하는 상보 논리 회로 구성 방법.