JP4440723B2 - 再構成可能デバイス - Google Patents

Description

本発明は半導体装置に関する。より詳しくは、本発明は、回路の漏れ電流を低減するために、半導体装置を用いて作成されている回路構成の改良に関する。

本明細書を通して新たな実施形態の構造と動作の明瞭化を助けるために、Ｐ及びＮチャネル型ＭＯＳ（金属酸化物半導体）装置（ＰＭＯＳ及びＮＭＯＳ）、なかでもそれぞれのゲートノード、ドレインノード及びソースノードに関して説明する。ＰＭＯＳ装置は、ゲート信号がローならば電流を流す。また、ゲート信号がハイならば電流を流すのを停止する。ＮＭＯＳ装置は、ゲート信号がハイならば電流を流す。また、ゲート信号がローならば電流を流すのを停止する。

標準的な慣例によれば、ＮＭＯＳ装置の電流は、ドレインノードからソースノードへ流れる。ＰＭＯＳ装置の電流はソースノードからドレインノードへ流れる。このソースノード及びドレインノードの慣例は、本発明の実施形態の構造と動作を説明するのを助けるためだけに用いられ、本発明の範囲を限定するものではない。とくに、ソース及びドレイン領域が対称な関係であれば、ＭＯＳトランジスタを逆に動作させることも可能である。このように、ソース及びドレインの相対的な位置は、開示する本発明の実施形態にとって重要なことではない。

性能の向上、コストの低減ならびに電力消費の低減という要望に応えるために、半導体プロセスは絶えず発展している。現在、これらの要望に応えている主流の技術は、シリコンＣＭＯＳの技術である。ＣＭＯＳはＭＯＳ技術の一つの特定の形態であり、２種類のトランジスタ（ＮＭＯＳとＰＭＯＳ）が使用されている。したがって、相補的なＭＯＳあるいはＣＭＯＳと呼ばれている。ＮＭＯＳ及びＰＭＯＳもまたＭＯＳ技術の形態である。このＭＯＳ技術は専らＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれを利用するものである。

製造業者が、性能、コストならびに電力消費の競争のもとで努力するにつれ、ＣＭＯＳ回路の主要な大きさは段々と小さくなっている。プロセスの主要な大きさ（幾何図形的配列）が小さくなればなるほど、降伏電圧による失敗が生じることなく、そのプロセスで設計された回路が動作できる電圧はますます低下する。

シリコンＣＭＯＳプロセスは、ＭＯＳトランジスタを用いている。ＭＯＳトランジスタは、ソース及びドレインと呼ばれている２つの端末の間にチャンネルを備えている。ゲートと呼ばれている第３の端末の電圧を変化させることによって、ソースとドレインの間を流れる電流は制御されている。ソースとドレインの間に印加されている電圧によって、ソースとドレインの間を流れる電流はゲート電圧の複雑な関数となる。この関数は一般的に、３つの領域に分割される。この関数を用いれば、ＭＯＳトランジスタの作用を正確に近似することができる：
１．ゲートとソースの間の電圧差Ｖｇｓが閾値Ｖｔより小さい場合、ドレインとソース間の電流Ｉｄｓは、ＶｇｓとＶｄｓ（ドレインとソース間の電圧）の両方に基づいて指数関数的に変動する。ここは「下閾」領域と一般的に呼ばれる。
２．ＶｇｓとＶｔが等しく、ＶｇｓとＶｄｓも等しい場合、ＩｄｓはＶｇｓとＶｄｓの両方に基づいて直線的に変動する（「直線」領域）。
３．ＶｄｓがＶｇｓより大きく、ＶｇｓがＶｔより大きい場合、ＩｄｓはＶｄｓとは（ほとんど）関係無く、Ｖｇｓに基づいて２次関数的に変動する（「飽和」領域）。
ＮＭＯＳトランジスタに関するこの関係は図１に示されており、ＰＭＯＳトランジスタに関するこの関係は図２に示されている。

デジタル回路において、典型的な動作上の関心は、トランジスタが完全にオンであるか、あるいは完全にオフであるかである。これは、ゲート電圧が回路の最小電圧（Ｇｎｄ）あるいは最大電圧（Ｖｄｄ）のどちらかになることで制御されている。ＮＭＯＳトランジスタの場合、完全にオン状態とは、ゲートが回路の最大の正電圧（Ｖｄｄ）に接続されていることに相当する。完全にオフ状態とは、ゲートが回路の最大の負電圧（Ｇｎｄ）に接続されていることに相当する。上記の定義によれば、オン状態のトランジスタは直線領域内であり、オフ状態のトランジスタは下閾領域内である。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタに対して相補的な作用をする。即ち、ゲートが回路の最大の負電圧（Ｇｎｄ）に接続されているときに、トランジスタは完全にオン状態であり、また、ゲートが回路の最大の正電圧（Ｖｄｄ）に接続されているときに、トランジスタは完全にオフ状態である。

いくつかのデジタル回路の構成要素は、パストランジスタのように上述のＶｄｄ及びＧｎｄ電圧を降下させ得るものもある。しかしながら、そうして降下した電圧であっても、上述のオン状態及びオフ状態を生成することは十分である。したがって、完全あるいは降下したＶｄｄ信号のどちらでも、デジタル回路におけるハイ信号を表現することは可能である。また、完全あるいは降下したＧｎｄ信号のどちらでも、デジタル回路におけるロー信号を表現することは可能である。

ここで用いられる「接続」とは、２つの列挙された要素間の直接的な接続、あるいは列挙された要素間に他の要素を介する間接的な接続のどちらであってもよい。例えば、上述のＰＭＯＳトランジスタのゲートは、Ｖｄｄに直接的に接続されていてもよく、あるいは他のＰＭＯＳトランジスタやその他の要素を介して、Ｖｄｄに間接的に接続されていてもよい。この後者の間接的な接続の一例が図１０Ｂに示されており、トランジスタＰ２のゲートは、トランジスタＰ１を介してＶｄｄに接続されている。

図３に示すように、下閾領域では、ＩｄｓがＶｇｓに対して指数関数的に依存しているので、Ｖｇｓが閾値以下に低下すると電流は劇的に低下する。デジタル回路の作用を解析する場合、オフ状態のトランジスタには電流が流れておらず、オン状態のトランジスタには高い電流を流れているとすることは一般的である。しかしながら、これは概略であって、最新のＣＭＯＳプロセスではこの概略の妥当性が脅かされているのである。

ＣＭＯＳ技術がより小さな幾何図形的配列へ移行するにつれ、ＣＭＯＳ回路の動作電圧は段々減少している。これは、ＣＭＯＳ回路の動作電圧をより小さな幾何図形的配列プロセスの動作電圧の限界内に留めるためである。動作電圧が減少すると、回路のＮＭＯＳトランジスタのゲートに接続され得る最大電圧（Ｖｄｄ）は減少する。それゆえ、完全にオン状態のトランジスタを流れ得る電流も減少する。図４は、図３の電流グラフのＮＭＯＳトランジスタよりも小さな幾何図形的配列を利用しているＮＭＯＳトランジスタを流れる電流を示している。ＣＭＯＳ回路の動作速度は、オン状態のトランジスタを介して回路の寄生静電容量に電荷が充電され、また放電される速度によって概して決定される。したがって、トランジスタの電流伝導能力が少しでも低下すれば、この電荷を移動させるのに要する時間は増加することになるだろう。それゆえに、回路の動作速度の低下にもつながるだろう。したがって、トランジスタの動作電圧の限界がより小さくなると、トランジスタの動作速度も下がっていく。トランジスタの閾値電圧を低下させて、この効果を補正することは可能である。なぜなら、閾値電圧がより低下すれば、完全にオン状態のトランジスタを流れる電流はより大きくなるからである。

しかしながら、ＣＭＯＳプロセスの開発者が閾値電圧を減少する自由を制限しなければならないとされる他の効果が存在する。閾値電圧が低下すると、下閾領域も同様に低下する。したがって、オフ状態のトランジスタが十分に下閾領域でないとすると、オフのトランジスタを通る電流（一般的に漏れ電流と呼ばれる）が増加する。例えば、図４と図５を比較してみる。図４は閾値電圧がＶｔのＮＭＯＳトランジスタを示しており、図５は閾値電圧がＶｔより小さいＶｔ´の別のＮＭＯＳトランジスタを示している。下閾領域の電流はゲート電圧に対して指数関数的に依存しているので、閾値電圧が僅かに低下すると、漏れ電流が急激に増加し得る。

約０．１３μｍあるいはそれ以下のプロセス幾何図形的配列において、高速かつ少ない漏れの回路動作に適した閾値電圧をただ１点だけ探すのは不可能である。それに代わって、そのようなプロセスでは一般的に、閾値電圧を異にする２種類以上のＮＭＯＳ（及びＰＭＯＳ）トランジスタを選択することを回路設計者に提案する。

閾値電圧が最も高いトランジスタは、完全なオフ状態において漏れ電流が最小となるであろう。また、完全なオン状態において電流は最小となるであろう。完全にオン状態のときにトランジスタを流れる電流は、多くの回路の特性を制限するであろう。

閾値電圧が最も低いトランジスタを用いると、完全なオフ状態において漏れ電流が最大となるであろう。また、完全なオン状態において電流は最大となるであろう。完全にオン状態のときにトランジスタを流れる電流は、回路の特性を最高の状態にするであろう。しかしながら、大きい漏れ電流（サイズが同じであり、最も高い閾値電圧のトランジスタの漏れ電流より数千倍も大きいことがある）はしばしば、時間的に重要な回路の一部、あるいは、何か別の理由によって電力浪費が重要でない回路の一部としてのみ、これら低いＶｔトランジスタを使用することができることを意味するであろう。

一般的に、漏れ電流の大きさに対する設計者の関心は、正確な回路動作を保証することではなく、電力浪費を最小限に抑えることである。移動式の電子装置にとっては、このことはバッテリーを最大限に持たせることと同義である。たとえば、携帯電話は長時間に亘って動力を供給される必要がある（スタンバイモードとして知られ、その間は入ってくる電話を受付可能である）。しかし、完全に使用していると、ほんの短時間しか持たない（通話またはアクティブモードとして知られ、その間は電話を掛けることが可能である）。携帯電話のような電子装置がスタンバイモードのとき、電話が通話モードのときに動作している電子装置内の回路の特定の部分が停止している。しかしながら、これらの回路は、それらの回路が停止している状態でさえ、その中を漏れ電流が流れている。もし漏れ電流が回路の通常動作の電流よりずっと小さい場合でも、比較的に長いスタンバイ時間によって、漏れ電流はバッテリーの充電を使い果たしてしまう。一方、比較的に短い通話時間によっても、通話時間の間の動作電流はバッテリーの充電を使い果たしてしまう。その結果、漏れ電流は総計バッテリー寿命に不釣合いな影響があり、漏れ電流は設計の上での大きな制限となっている。

したがって、例えばアイドルまたはスタンバイモード中に、漏れ電流によって課せられていたそれら回路の使用制限を減らすとともに、回路動作に有利な低い閾値トランジスタの使用を可能とするシステムと方法が必要とされている。さらに、漏れ電流を最小限にするために選択されるアクティブ回路の不使用部分を設定することによって、ランモードにおける回路のように、アクティブ回路の漏れ電流を最小に抑えるシステムと方法も必要である。

分野プログラム組込可能ゲート配列（ＦＰＧＡ）、あるいは再構成可能計算配列（ＲＡＡ）などの再構成可能デバイス内のトランジスタを参照して、本発明の最適な実施形態を以下に説明する。当業者にとっては、プログラム組込可能ＭＯＳ回路群、３状態ドライバ群、バッファ群、バススイッチ群、あるいはバレルシフター群など他のタイプの回路を利用して、本発明の他の実施形態を実現し得ることは理解できるであろう。

再構成可能デバイスは半導体装置であり、この半導体装置は様々な異なるモードで動作するように構成され、そして様々な異なる機能を実行するように構成されている。典型的な再構成可能デバイスの動作では、構成モード中にその装置は特定の機能を行なうためにまず構成される。機能の例としては、デジタル信号処理、グラフ処理、配列計算などが挙げられる。再構成可能デバイスが構成されると、再構成可能デバイスは動作モードに切り替わる。この動作モードでは、構成された機能が実行される。構成された機能の実行が完了すると、構成モードに再び入り、再構成可能デバイスに新たな機能を構成することによって、再構成可能デバイスを異なった機能に再構成することも可能である。

図６に示すように、再構成可能デバイス６００の一例は以下の部品を備えている：
例えば、ＦＰＧＡにおける参照表（ＬＵＴｓ）やＲＡＡにおける計算及び論理ユニット（ＡＬＵｓ）などの機能ユニット６１０の配列を備えている。この機能ユニット６１０は、記憶装置群、レジスタ群、多重通信用装置群を共にしている。これらの機能ユニットは、構成の方法に基づいて様々な異なる機能を実行するように適応されている。
特定のアプリケーションから要求された場合に、機能ユニットを相互接続できるようにするルーティングネットワーク６２０を備えている。このルーティングネットワークは、装置の構成によって決定された場合に、機能ユニット間の幅広い様々な相互接続を可能とするように適応されている。
機能ユニットの機能を指定するデータと、ルーティングネットワークによって実行される相互接続パターンに関するデータを保持する１つ以上の構成記憶装置群６３０を備えている。
装置に構成データが書き加えられるようにするインターフェース６４０を備えている。
そのインターフェース６４０に接続されているいくつかの「背面」回路構成を備えている。この「背面」回路構成は、構成データと、装置内のクロック信号や制御信号などの他の信号を分配することができる。

多くの再構成可能デバイスにおいて、ルーティングネットワークはこれら部品のなかで最も大きい部品である。機能ユニット間の相互接続パターンの柔軟性を、ルーティングネットワークが最大限提供することは好都合である。一般的に、必要とされる相互接続パターンの柔軟性を得るためには、図６のスイッチ６５０のように、経路決定ネットワークが多数のスイッチ群によって構成されている必要がある。したがって、個々の相互接続スイッチに対する設計目標は以下の通りである：
小さな面積であること。
スイッチ状態（オンまたはオフ）を構成記憶装置によって制御できること。
要求された経路に対して少遅延時間、低電力消費で信号を送信できること。
休止状態の回路において、オフ状態のスイッチが最小限の影響（速度、電力消費）であること。

再構成可能デバイスに用いられるスイッチを満足する選択肢はいくつかあり、それらは単独あるいは組合せで用いられる。
１．パストランジスタスイッチ

これは可能性のある最も単純なスイッチである。図７に示すように、ＮＭＯＳパストランジスタスイッチは一つのＮＭＯＳトランジスタ７００を備えている。トランジスタのゲート７１０は構成記憶装置（図示せず）によって制御されている。トランジスタのドレイン７２０とソース７３０端末はそれぞれ、相互接続の信号線に接続している。ゲート電圧を高くする（ＮＭＯＳパストランジスタに対して）と、このスイッチはターンオンする。そして、トランジスタ７００を通ってドレイン７２０からソース７３０に電流が流れる。ゲート電圧を低くすると、スイッチはターンオフする。そして、トランジスタ７００には漏れ電流の他に電流は流れない。ＮＭＯＳパストランジスタによってドレインからソースへ伝わる電圧は、より小さなドレイン電圧と閾値電圧以下のゲート電圧の下限値に制限される。それゆえ、Ｖゲート（Ｖｔ）を超えることはあり得ない。したがって、なかでもより低い動作電圧を利用する回路においては、極端な信号レベルの低下を避けるために、パストランジスタスイッチを低閾値電圧トランジスタで作ることは好都合である。さらに、低閾値トランジスタは高閾値トランジスタより伝導性が高いので、パストランジスタスイッチに低閾値トランジスタを用いると動作周波数は改善される。しかしながら、パストランジスタがターンオフすると、それらのトランジスタを通って漏れ電流が流れる可能性がある。オフ状態である大多数の低閾値パストランジスタを流れる漏れ電流は、極端な状態になることがある。このことは設計を深刻に制限する要素になり得る。
２．相補的スイッチ

図８に示すように、このスイッチは並列に接続されているＰＭＯＳトランジスタ８００とＮＭＯＳトランジスタ８１０を備えている。それらのゲートは構成記憶装置のビットで形成された相補的な信号によって制御されている。パストランジスタスイッチと異なり、信号レベルを低下させない。パストランジスタスイッチと同様に、低閾値であり、且つ高い伝導性のトランジスタを相補的スイッチ内に用いることで、動作周波数は改善される。オフ状態である大多数の低閾値の相補スイッチを流れる漏れ電流は、パストランジスタスイッチと同様に、設計を深刻に制限する要素となり得る。
３．制御バッファ

図９に示すように、制御バッファは、ＮＡＮＤゲート９１０、ＮＯＲゲート９２０、インバータ９３０、ＰＭＯＳトランジスタ９４０、ＮＭＯＳトランジスタ９５０を備えている。ＰＭＯＳトランジスタ９４０とＮＭＯＳトランジスタ９５０に対する制御信号群を生成するために、データ入力は制御信号を用いてＮＡＮＤ演算され、またＮＯＲ演算されている。このようにしてデータ入力と制御信号を組み合わせることで、制御バッファは伝達した信号を「再供給」する。そのため、制御バッファを適切に使用することによって、パストランジスタスイッチ群または相補的スイッチ群の長い連鎖によって生じる不十分な作動周波数を補正することができる。しかしながら、これらのバッファは、パストランジスタスイッチや相補的スイッチよりもサイズが大きい。
４．多重通信用装置

多重通信用装置は、複数の入力信号群の１つを、一つの出力信号に接続することができる。要求されている連結パターンが、この接続パターンを活用できる場合に、多重通信用装置の使用は適切である。

選択肢にあるスイッチの利用できる範囲を考えると、パストランジスタスイッチや相補的スイッチはサイズが小さいので、それらを使用することはしばしば有利である。この種のスイッチは、制御バッファを利用して性能を補強する必要があるとしても、この有利であるという点は事実である。

標準的なＣＭＯＳ論理ゲート（その例は図１０ＡからＣに示されている）は、Ｖｄｄとゲートの出力の間に接続されているＰＭＯＳトランジスタのネットワークと、出力とＧＮＤの間に接続されているＮＭＯＳトランジスタのネットワークを備えている。したがって、出力はＰＭＯＳネットワークを介して持ち上げられるか、あるいはＮＭＯＳネットワークを介して下げられる。論理ゲートへの入力は、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートに接続されている。論理ゲートへの入力は、トランジスタのオン、オフを切り替える。入力によって、連なっているＰＭＯＳトランジスタを通ってＶｄｄから出力の間が導通したならば、出力は持ち上げられるだろう。また、入力によって、連なっているＮＭＯＳトランジスタを通ってＧｎｄから出力の間が導通したならば、出力は下げられるだろう。

例えば、図１０ＡのＮＡＮＤゲートに示すように、入力ＡかＢのどちらかがローであると、対応するＰＭＯＳトランジスタＰ１、Ｐ２はオン状態となり、Ｖｄｄから出力への経路は導通するであろう。同時に、入力Ａ及びＢの１つ以上のローの入力によって、ＮＭＯＳトランジスタＮ１、Ｎ２の少なくとも１つはターンオフするであろう。これにより、Ｇｎｄから出力への経路を封鎖するであろう。しかしながら、入力Ａ及びＢの両方がハイであると、ＰＭＯＳトランジスタＰ１、Ｐ２はいずれもターンオフして、Ｖｄｄから出力への経路を封鎖する。同時に、ＮＭＯＳトランジスタＮ１、Ｎ２はいずれもターンオンして、Ｇｎｄから出力への経路が導通する。その経路によって出力をＧｎｄへ下げる。したがって、入力のどちらかがローであれば出力はハイとなり、入力の両方がハイであれば出力はローとなる。これは、ＮＡＮＤ関数の適切な実行である。図１０Ｂ及び１０Ｃのゲートは、入力で受け取る信号に基づいて、Ｖｄｄと出力、あるいはＧｎｄと出力の間の経路のどちらかが導通されるという点において、類似の形式で機能する。

Ｖｄｄから出力への経路あるいはＧｎｄから出力への経路のどちらかが、全ての有効な入力の組合せに対して存在するという方法において、入力はトランジスタのゲートに接続されている。両方の経路が存在するということはない。したがって、ＰＭＯＳ及びＮＭＯＳトランジスタの連なりを通ってＶｄｄからＧｎｄへの経路は存在しない（そのような経路は、ＶｄｄからＧｎｄへの高電流の発生を生じさせるであろう）。そして、ＶｄｄとＧｎｄの間の全ての可能性のある経路には、常に少なくとも１つのオフ状態のトランジスタが存在している。しかしながら、その１つ（もしくはそれ以上）のオフ状態のトランジスタにおいて漏れ電流が生じる可能性があるので、各論理ゲートは潜在的に漏れ電流を起こす原因となるのである。

これらのＣＭＯＳ論理ゲートは、高及び低閾値トランジスタの両方を混合して構築することができる。低閾値トランジスタのみで構築したゲートは速いであろうが、大きな漏れ電流が流れるであろう。また一方で、全てのトランジスタを高い閾値トランジスタに置き換えると、より遅いゲートであるが、漏れ電流は著しく低くなるであろう。高及び低閾値トランジスタが混合して得られるゲートは、それぞれのトランジスタの閾値や、特定の入力の組合せに基づく複合的な性能を有するであろう。例えば、図１０ＡのＮＡＮＤゲートに戻る：

２つのＰＭＯＳトランジスタ（Ｐ１，Ｐ２）が両方とも低閾値であり、２つのＣＭＯＳトランジスタ（Ｎ１，Ｎ２）が両方とも高閾値であるならば、いかなる入力（Ａ，Ｂ）もローの場合、出力は、高い閾値トランジスタのみで出来たＮＡＮＤゲートよりも速く持ち上がるであろう。いかなる入力もローの場合、ゲートは少ない漏れになるであろう（なぜなら、ＶｄｄとＧｎｄの間に少なくとも１つのオフ状態の高閾値トランジスタがあるからである）。しかしながら、入力が両方ともハイの場合、高い漏れを生じるであろう。なぜなら、ＶｄｄからＧｎｄの通路のオフ状態のトランジスタは、並列であり、且つ低閾値のＰＭＯＳ装置Ｐ１，Ｐ２のみだからである。

トランジスタＰ１及びＮ１（２つのトランジスタは入力Ａに接続されている）が両方とも低閾値で形成されていると、入力Ａの変化に基づくあらゆる出力の変化は、高閾値トランジスタのみの場合よりも速く伝わるだろう。しかしながら、入力Ｂがハイの場合、ゲートはより高い漏れ電流を有することになるであろう。なぜなら、他の全ての入力の組合せに対して、オフ状態の高閾値トランジスタを含まないＶｄｄからＧｎｄの通路が常に存在するからである。

Ｎ１のみが低閾値トランジスタで形成されている場合、入力Ａの変化に基づく下降出力の推移は、高閾値トランジスタの場合よりも速くなるだろう。入力Ａがローであるとともに、入力Ｂがハイの場合のみ漏れが増加するだろう。なぜなら、全ての他の入力組合せに対して、ＶｄｄとＧｎｄの間にオフ状態の高閾値トランジスタが常に存在するからである。

このように、設計者はゲートを通る速い通路を作ることを選択できるようになったが、そうするには、ある程度の漏れが増加するのも許容しなければならないであろう。変更されたゲートが、全ての有効な入力の組合せに対して、ＶｄｄとＧｎｄの間にオフ状態の高閾値トランジスタを常に有していれば、漏れの増加を完全に防ぐことは可能である。しかし、この状況を満たさなければ、大きな漏れを生じさせる入力の組合せが存在することになるであろう。

回路を速くするために、低閾値トランジスタを用いることができる方法は２つある：
低閾値トランジスタは、同じ大きさの高閾値トランジスタより電流を多く流せるので、ゲートの閾値が高いトランジスタを、同じ大きさであり且つ閾値が低いトランジスタに置き換えると、そのゲートはより大きな電流を流せるようになるだろう。したがって、ゲートは負荷の静電容量をより速く充電または放電することが可能となるだろう。図４の高閾値トランジスタの電流電圧グラフと、図５の低閾値トランジスタの電流電圧グラフを比較すると、この関係が理解される。
また、サイズが小さな低閾値トランジスタは、サイズが大きな高閾値トランジスタと同じだけの電流を流すことができるが、ゲートの静電容量はより小さくなる。高閾値トランジスタが同電流を流すことができる低閾値トランジスタに置き換えられた場合、ゲートがその負荷の静電容量を充電または放電する能力は変わらないが、入力の静電容量は減少する。したがって、入力によって駆動するゲートはより速く動くことになる。

これらの２つの異なる方法を用いることで得られるスピードアップは、回路を通る異なる経路に適用される。図１１の回路を考える。図１１には、入力Ａ，ＢとＣ，Ｄのそれぞれを備えた２つのＮＡＮＤゲートが示されており、それらのＮＡＮＤゲートは第３のＮＡＮＤゲート（入力として、２つのノードＥ、Ｆを備えている）を駆動する。ここでＮ１を低閾値装置に変更する効果を考える。Ｎ１は、ゲートをノードＥに接続している第３のＮＡＮＤゲートのＮＭＯＳトランジスタである。

Ｎ１の閾値が減少するとともに、装置の大きさが変わらないままだとすると、出力からＧｎｄの間を流れる電流が減衰する速度は増加する。出力をローにする入力状態のあらゆる変化は、より速く伝わるようになるだろう。このことは、ＣとＤはＮ１のゲートに接続されておらず、ゆえにＣとＤの変化がノードＥを通って伝わらないのだけれども、ＡまたはＢの変化さらにＣまたはＤの変化も同様に適用される。しかしながら、出力をハイにする入力状態のあらゆる変化に対する遅延時間の変化はないであろう。なぜなら、そうした変化は、Ｎ１の電流を減衰させる能力向上によって利益を得ないからである。

Ｎ１の閾値が減少するとともに、電流伝導能力を維持しながら装置の大きさを小さくすると、出力とＧｎｄの間の通路の電流を減衰させる能力は変化しない。しかし、ノードＥのゲートの静電容量は減少する。そうしてノードＥを介して伝わるあらゆる変移はより速くなるだろう。また、出力を上げる変移と出力を下げる変移の両方も速くなるだろう。ノードＥを介して伝わらない変移はスピードアップしない（すなわち、入力Ｃ及びＤの変移はノードＦを介して伝わる）。

したがって、低閾値トランジスタの使い方を選択することによって、設計者は選択的に特定の端（上記した最初の例の下降出力端など）、また、特定の経路（第２の例のノードＥを通る経路など）をスピードアップできる。

極端な漏れに悩むことのない全体の回路設計を達成するため、以下の原則に従うのが好ましい。これらの原則は、上記の説明にある低閾値トランジスタの使用効果に基づくものである：
ゲートの低閾値トランジスタを、設計の速度的に重要な部分にのみ使用する。
端をスピードアップするために、通常サイズの低閾値トランジスタを使用する。
経路をスピードアップするために、縮小サイズの低閾値トランジスタを使用する。
全ての入力組合せを利用しない回路において、有効な入力組合せの全てに対して、ＶｄｄとＧｎｄの間に少なくとも１つのオフ状態の高閾値トランジスタが常に存在するように試みる。

漏れ（ＶｄｄとＧｎｄとの間に高閾値トランジスタが存在していない）が増加することを避けられない状況では、漏れを増加させてしまう入力組合せの数を最小限に抑えるように試みる。また、ＣＭＯＳゲートのＮＭＯＳかＰＭＯＳネットワークのどちらかを通る経路を、小さな漏れ状態に設定できるように試みる。その結果、少なくともいくつかの組は、漏れが増加しない入力組合せとなる。高閾値トランジスタの経路で予想外の漏れが発生してしまう入力組合せの数をさらに減らすために、ＣＭＯＳゲートのＮＭＯＳとＰＭＯＳネットワークの両方を通る経路を小さな漏れ状態に設定できるようにする。両方のネットワークが小さな漏れ状態に設定されれば、少ない漏れを維持しながら、ハイ及びローの両方の出力を生じる入力組合せを得ることができる。このことは以下のことと同義である：
ｎ個の入力を有するＮＡＮＤゲートは、ｎ−１個以下の低閾値ＮＭＯＳトランジスタか０個の低閾値ＰＭＯＳトランジスタのどちらかを含むのがよい。漏れが生じる入力の数をさらに減らすために、これらの両方の状況が満たされるのがよい。
ｎ個の入力の有するＮＯＲゲートは、ｎ−１個以下の低閾値ＰＭＯＳトランジスタか０個の低閾値ＮＭＯＳトランジスタのどちらかを含むのがよい。漏れが生じる入力の数をさらに減らすために、これらの両方の状況が満たされるのがよい。
シリアルなトランジスタの平行配置を含む複合ゲート（図１０ＣのＡＮＤ−ＯＲインバータゲートなど）において、それぞれのシリアルな連鎖における少なくとも１つのトランジスタは高閾値であるべきである。
トランジスタの平行なグループのシリアルな配置を含む複合ゲート（図１０ＣのＡＮＤ−ＯＲインバータゲートなど）において、それぞれのシリアルな連鎖における少なくとも１つのトランジスタは高閾値であるべきである。

しかしながら、ゲートを通る全ての経路を少ない漏れに設定することを望んでも、望まない結果が導かれることがある。例えば、このことによって、インバータには低閾値トランジスタを使用しないという必要が生じるだろう。図１２に示すように、インバータ１２００は、入力Ａ及び出力ＯＵＴ、ＮＭＯＳ（引き下げ）ネットワークの一つのＮＭＯＳトランジスタＮ１、ＰＭＯＳ（引き上げ）ネットワークの一つのＰＭＯＳトランジスタＰ１を備えている。これらのトランジスタのどちらかを低閾値型に変えると、入力信号によって低閾値型トランジスタをターンオフする毎に、インバータを通る漏れ電流がデータ依存的に著しく増加するであろう。例えば、トランジスタＮ１が低閾値である場合、入力Ａがローになる毎に、トランジスタＮ１はターンオフし、それゆえにトランジスタＮ１に著しい漏れが起きる。なぜなら、トランジスタＮ１に印加されるドレインとソース間の電圧はＶｄｄとほぼ等しいからである。同様に、トランジスタＰ１が低閾値ならば、入力Ａがハイになる毎に、トランジスタＰ１はターンオフし、それゆえにトランジスタＰ１に著しい漏れが起きる。なぜなら、トランジスタＰ１に印加されるドレインとソース間の電圧はＶｄｄとほぼ等しいからである。

以下でさらに詳細に述べるように、一つの実施形態では、少ない漏れ状態に入ることができる回路が提供される。この回路は、インバータ等のＣＭＯＳゲートにおける低閾値装置を利用することによって生じるようなデータ依存的な漏れを考慮することができる。少ない漏れ状態を容易に構成できる回路の一例としては、ＦＰＧＡやＲＡＡに見られる再構成可能回路がある。しかしながら、他の実施形態では、３状態ドライバ群、バッファ群、バススイッチ群、ならびにバレルシフター群等の他の回路構成によって少ない漏れ状態が実現される。さらに他の実施形態では、スキャン・チェーンを備えている回路によって少ない漏れ状態が実現される。本明細書で開示される手引きを利用して、幅広い様々な回路が好適に少ない漏れ状態を実現できることは、当業者は理解できるであろう。

最初の重要点として、ＭＯＳトランジスタのようなＭＯＳ構成要素を流れる漏れ電流は、トランジスタがオフであり、トランジスタのドレインとソースの間に電圧差があるときにのみ起こるということである。したがって、回路中のトランジスタのドレインとソースの間に電圧差がないように回路を構成することができれば、トランジスタが高閾値トランジスタであるか低閾値トランジスタであるかに関わらず、漏れはほぼ除去される。

図１３に、再構成可能デバイスのルーティングネットワークの一例の一部が示されている。この再構成可能デバイスは、ルーティングネットワークへデータを供給しているドライバＤ１、Ｄ２と、そのネットワークからデータを受け取っているシンクＳ１、Ｓ２を備えている。バスＢ１，Ｂ２は様々なトランジスタＴ１〜Ｔ８に、また様々なトランジスタＴ１〜Ｔ８から信号を運んでいる。この例では、トランジスタＴ１、Ｔ２はＤ１からＳ１への経路を作るためにオンに切り換えられる。トランジスタＴ３、Ｔ４はＤ２からＳ２への経路を作るためにオンに切り換えられる。トランジスタＴ５、Ｔ６、Ｔ７ならびにＴ８はオフに切り換えられる。Ｄ１がルーティングネットワークへハイ信号を供給するとともに、Ｄ２がロー信号を受け取ると、全てのＴ５、Ｔ６、Ｔ７ならびにＴ８のソースとドレインの間に電圧差が生じ、したがって、そこに漏れ電流が流れるだろう。

例えば、トランジスタＴ５は、そのドレインがＤ１からハイ信号を直接受け取っており、また、そのソースがトランジスタＴ３とバスＢ２を介してＤ２からロー信号を受け取っているので電圧差がある。同様に、トランジスタＴ６は、そのソースがトランジスタＴ３とバスＢ２を介してＤ２からロー信号を受け取っており、また、そのドレインがトランジスタＴ１とバスＢ１とトランジスタＴ２を介してドライバＤ１からハイ信号を受け取っているので電圧差がある。同様に、トランジスタＴ７，Ｔ８にも電圧差がある。

しかしながら、Ｄ１とＤ２の両方がハイ信号をルーティングネットワークに供給する、あるいは両方がロー信号をルーティングネットワークに供給する場合には、いずれのＴ５、Ｔ６、Ｔ７ならびにＴ８のソースとドレイン間に電圧差は生じないだろう。例えば、トランジスタＴ７について考えてみると、ドライバＤ１は、トランジスタＴ１とバスＢ１を介してトランジスタＴ７のドレインにハイ信号を供給する。同時に、ドライバＤ２は、トランジスタＴ７のソースにハイ信号を直接供給する。Ｄ１とＤ２がルーティングネットワークへ同一の信号を供給する場合には、その他のトランジスタＴ５、Ｔ６、Ｔ８にも同様に電圧差は生じない。そうして、全ドライバがネットワークへ同一の信号を供給する場合には、ルーティングネットワークにおける漏れはほぼ除去できる。たとえＴ１からＴ８の全てが、典型的に大きな漏れ電流を発生し易い低閾値装置であっても、このことは同様である。全ての動作ドライバがルーティングネットワークに同一の信号レベルを供給する状況（等電位駆動状態と呼ぶ）を利用して、再構成可能デバイスを少ない漏れ状態にすることは、通常動作においてルーティングネットワークを通る速い信号伝達と、スタンバイモードにおいて漏れが少ないことの両方の利点を得るのに有用である。なぜなら、低閾値トランジスタを用いれば、ルーティングネットワークを通る高速経路を作ることができるからである。

多くの再構成可能デバイスの回路では、ルーティングネットワークに対するドライバのすぐ直前に任意のレジスタが配置されている。図１４に、図１３のルーティングネットワークに組み込まれている再構成可能デバイス１４００の大部分と、ルーティングネットワークに対する機能ユニット１４２０と、ドライバＤ１、Ｄ２との間のレジスタ１４１０と、ドライバＤ１、Ｄ２を選択するか否かを許可する多重通信用装置１４３０を示す。これらのレジスタ１４１０が同一の信号レベルを用いてルーティングネットワークを駆動するように構成されることによって、ルーティングネットワークに対する等電位駆動が実行される。例えば、レジスタ１４１０はドライバＤ１、Ｄ２がハイ信号によって駆動するように構成されている。これに代えて、レジスタ１４１０はドライバＤ１、Ｄ２がロー信号によって駆動するように構成されてもよい。以下でさらに述べるように、この設計を選択することは、再構成可能デバイスの他の部品における漏れを低減することに関する他の理由に影響されるかもしれない。

再構成可能デバイスのルーティングネットワークにおいて、等電位駆動状態を実現する方法が幾つかある：

１．いくつかのケースでは、再構成可能デバイス内の機能ユニット１４２０の特定の構成に基づいて、再構成可能デバイスの主要データ入力に適用され得るデータシーケンスが存在することになるだろう。それはまさに、その装置によって実行される機能は、ルーティングネットワークへの全入力において提供される等価を結果として生じることに帰着される。例えば、全ての機能ユニット１４２０がバッファとして機能するように構成されている場合、全てが１または全てが０のデータシーケンスを主要データ入力に適用すると、その装置が入力をバッファすることになるとともに、ルーティングネットワークへの全ての入力において提供される等価（入力が１ならば全て１、入力が０ならば全て０）を結果として生じることに帰着される。

２．また、全てのドライバがルーティングネットワークに等価の提供を保証するであろう専用の「少ない漏れ」構成をロードするために、装置を再構成することができる。この再構成は、再構成可能ポートを介して再構成可能デバイスにロード可能である。その再構成可能ポートは、再構成される再構成可能デバイス内のレジスタやその他の部品に向けてアクセスを提供する。例えば、全ての機能ユニット１４２０が等価を出力するように、または、レジスタ１４１０が等価を出力するように、装置を再構成することができる。レジスタ１４１０に蓄積されている価は、再構成可能デバイスにおいて予め構成されているアプリケーションの状態を保護するために、再構成よりも優先的に任意に保存されてもよい。

３．またさらに、「部分的再構成」、つまり、他の部分はそのままにして、装置の構成の一部分だけを再構成するプログラム作製操作が可能な再構成可能デバイスもある。以下は、等電位駆動状態を設定するために、この機能の利用方法に関するいくつかの例である：
ａ）部分的再構成は、図１４のレジスタ１４１０を選択し更新して、それらレジスタ１４１０に対して、すべての出力を等価とする。しかし、機能ユニット１４２０と経路接続（図１３のトランジスタＴ１からＴ８）はそのままにする。
ｂ）部分的再構成は、必要とされる等電位価を出力していない全ドライバ（Ｄ１，Ｄ２）を切り離すとともに、フローティングとなるよりも、入力がある種の電圧源に接続し続けるように新たな接続を形成する。例えば、再構成可能デバイス内の定常的な価の論理的「０」または「１」源、あるいは必要とされる等電位価を出力する何か他の源に、入力を接続するために新たな接続は形成される。

４．「全体リセット」を有する装置もある。全体リセットとは、全てのレジスタ群に接続するとともに、強制的にそれらのレジスタを既知状態（通常全てのレジスタ群は０を備えるように設定される）にする信号である。この全体リセットはまた、全てのドライバ群に対してルーティングネットワークに等価を出力させるだろう。これにより、望まれる等電位価状態が形成されるだろう。

５．また、レジスタ１４１０は、「スタンバイモード選択」信号によって駆動される追加の入力を有するように変更されていてもよい。その信号の機能は、レジスタ１４１０に定常的な価を出力させることである。レジスタの内容を変えないで出力価にだけ影響を与えるという点で、これは上記の全体リセットとは異なっている。このように、再構成可能デバイスが、スタンバイモードに必要とされる等電位駆動状態に入ることが可能であるとともに、動作モード中のレジスタ１４１０の状態が保護されるのである。

等電位駆動状態を設定する代替方法は、大きく分けて２つのタイプに分けることができる。

アプリケーションの状態を保存するものは、再構成可能デバイス上に構成されている（例えば、レジスタ１４１０の内容は保護され得る）。上記の一覧の項目５は、この範疇に入る。レジスタデータが再構成より優先して保存され、スタンバイ状態のままでさらに部分的再構成によって復帰される場合は、項目２と３もこの範疇に入る。

アプリケーションの状態を無にするタイプ。上記の一覧の項目１と４はこの範疇に入る。レジスタデータが再構成より前に保存されないで、後で復帰される場合は、項目２と３もこの範疇に入る。

スタンバイ中にアプリケーション状態を保護する必要がないアプリケーションもある。その訳は、アプリケーションがスタンバイに入る前と同じ状態で再開するためである。しかし、その他の多くのアプリケーションは保護する必要がある。このため、状態を保護できる仕組みは、スタンバイモードを実行する最適な方法となっている。とは言っても、アプリケーション状態を保護しない他の実施形態も最適な方法になり得る。

たいていの再構成可能デバイスには、機能ユニットとレジスタの他にも構成要素が存在しており、その構成要素はルーティングネットワークを駆動できる。例えば：
テスト入力、アプリケーションデータ入力、制御信号入力などのように、再構成可能回路の外からの入力。
定常価ドライバ（例えば、論理的「０」または「１」を供給する）。
特別目的の機能ブロック群からの出力。
機能ブロックからの非レジスタ出力。

等電位駆動状態を実現するためには、ルーティングネットワークに接続されている全ての他のアクティブ要素あるいはドライバが、同信号レベルを供給しなければならない。これらの要素によって、上記に説明したのと同じ方法によって等電位駆動状態を駆動することが可能となる。

一例として、全ての動作ドライバ群がＣＭＯＳによってルーティングネットワークにハイ（論理的「１」）を供給させる低電力スタンバイ状態である再構成可能デバイスの場合を考えてみる。その低電力スタンバイ状態は、部分的再構成とレジスタ内容の更新によって実行される。この部分的再構成は以下のことを達成する：
全てのレジスタ群にハイ状態をロードする。
全ての定常０をルーティングネットワークから切り離し、事前に定常０によって駆動されている全ての経路がまだ駆動信号に接続される必要があるのであれば、その経路を更新する。例えば（装置が定常１ドライバを備えているとすると）、全ての定常０への接続は定常１への接続に置き換えられることが可能である。
全ての入力を切り離す（全ての入力の経路を更新する）、あるいは、ルーティングネットワークにハイを供給するように設定する。
特別目的の機能ブロック群からの全ての出力を切り離して（全ての出力の経路を更新する）、あるいはブロック群の構成を更新して、それらの出力が全てハイになるのを確実にする。

そのような再構成可能デバイスを低電力スタンバイモードに設定し、以下の操作順序に基づいて、通常運転が行なわれるように装置を復帰する：
１．装置の通常運転を停止する。
２．レジスタ群の状態を保存する。
３．上記に説明したように部分的構成をロードする。
（この時点で装置は低電力スタンバイ状態である）
４．レジスタの内容を復帰するとともに、ルーティングネットワークをより早い段階の構成（例えば、定常、入力などを再接続させる）に戻す、新たな部分的構成をロードする。
５．装置の通常運転を再始動する。

上記では、再構成可能デバイスのルーティングネットワークを低電力スタンバイモードに置く方法を説明した。本発明の実施形態によると、この方法は、ルーティングネットワークに対するドライバの全ての形態が同一の価を駆動することを確実にする構成を利用することによって、低電力スタンバイモードをロードすることによって実現される。

再構成可能デバイスのどこか他の場所において、使用される低閾値トランジスタがあるかもしれない。このことは、スタンバイモードにおける装置の最適な構成において、さらに制限を課すかもしれない。例えば、これらのトランジスタが、等電位駆動状態に対する価の選択（全てのドライバがハイあるいはローを提供するかどうか）を決定してしまうかもしれない。これに代えて、等電位駆動状態が予定より早く知られれば、少ない漏れスタンバイ状態に切り換えることはできるようにしたままで、装置内の回路の一部分に低閾値トランジスタを使用するように再構成可能デバイスを設計することが可能となる。

先の実施形態の例を継続するために、スタンバイモードにおいてルーティングネットワークはハイのみを含むというように、等電位駆動状態を定義する。このことは、専ら組合せの論理的経路を介してルーティングネットワークに直接または間接に接続されている装置の全てのノードのスタンバイ状態がそれ自体、スタンバイモードに固定されていることを意味している。組合せの経路は、レジスタまたはその他の記憶要素を含まない通路である。ルーティングネットワークに対する組合せの経路のみを有するノードの状態は、ルーティングネットワークの電流状態によってのみ決定される。上記で説明したように、低閾値トランジスタ（大きな漏れをもたらす）をいくつかの入力の組合せに対して（その他の入力の組合せに対してではなく）使用して組み立てられる論理的ゲートにはいくつかのタイプがある。したがって、そのような回路をある実施形態の再構成可能デバイスに使用することが可能である。その実施形態とは、それら全ての入力の既知の状態が、スタンバイモード時に、論理的ゲート内に大きな漏れを起こすものではないと認められる実施形態である。

例えば、図１５に、図１３，１４のドライバＤ１，Ｄ２などのドライバに対する一例の回路を示す。回路は２つのインバータを備え、第１インバータ１５１０はトランジスタＮ１とＰ１で形成されており、第２インバータ１５２０はトランジスタＮ２とＰ２で形成されている。上記の低電力スタンバイ状態は、このドライバに対して入力を供給するレジスタ１４１０をハイ状態に置く。第１インバータ１５１０は、ハイ入力信号を反転して、内部ノードＡにロー信号を出力する。このロー信号は第２インバータ１５２０を通過する。この第２インバータ１５２０は、ロー信号を反転して、ルーティングネットワークにハイ出力信号を出力する。スタンバイ状態で漏れが起きないことを保証するために、トランジスタＰ１とＮ２は高閾値装置でなければならない。なぜなら、これらの２つのトランジスタは、ハイ入力信号と内部ノードＡを通して伝達されるロー信号によってターンオフするからである。しかしながら、スタンバイ状態において大きな漏れが生じないのであれば、Ｎ１とＰ２のうちの片方または両方が低閾値であってもよい。なぜなら、これらのトランジスタの両方がターンオンとなり、したがって、漏れは生じないからである。ＮＭＯＳトランジスタのみを基本とする経路決定ネットワーク（図１３、１４に示されているような）は、典型的に、上昇端よりも下降端に速く伝達される。したがって、上昇端の速度を上昇させるために、低閾値（それゆえにより速い）引き上げトランジスタＰ２をドライバ出力に使用できることは有用である。

したがって、再構成（完全にであれ部分的にであれ）によってルーティングネットワークに対して低電力スタンバイ状態を設定する能力は、上記のインバータ（加えて、入力状態が漏れ電流に依存する他のゲート）に低閾値トランジスタを使用する上での制限が緩和されたこと意味する。これによって、設計者に対して、通常運転時の高性能と、スタンバイ時の少ない漏れとの間のトレードオフに関する自由が与えられる。

上記で教示した原則は、再構成可能な論理的装置の回路以外の幅広い様々な回路のタイプにも応用できる。一般的に、どんなトランジスタであっても、チャネルの各端、すなわち、トランジスタのソースとドレインの電圧を同じにすれば、そのチャンネルを流れる漏れ電流は、最小限に抑えることができる。例えば、ここに明示する手引きを用いることによって、漏れ電流を著しく低下させられる特定の回路の様式が存在する：

図１６Ａに示すように、３状態ドライバは、一組のインバータ１６１０，１６２０と、それに続くパストランジスタ（図７参照）またはパスゲート（図８参照）から形成されているバッファを用いて組み立てられている。図１６Ａには、パスゲート１６３０が描かれている。パスゲートは制御信号１６４０によって開閉される。この場合、閉じたドライバのパストランジスタまたはパスゲートを通る漏れ電流は、バッファが供給する信号を設定することによって最小限に抑えられることができる。その信号は、３状態ドライバによって供給されるワイヤのレベルとバッファが等しくなると、バッファが供給する信号である。

最終駆動トランジスタの１つのバッファは、その他よりもより大きな漏れ電流が生じている。これは、上記で図１５について論じた際に考慮されたのと同じ状況である。その状況とは、相補的バッファ１５００中のＰＭＯＳトランジスタＰ２が、上端の速度を増加させるために低閾値装置で形成されるかもしれないということである。これは、ＣＭＯＳ技術において上端の速度が下端の速度より遅いという一般的な事実を補償するためである。ＰＭＯＳトランジスタＰ２を流れる漏れ電流は、同バッファ中のＮＭＯＳトランジスタＮ２を流れる漏れ電流より大きくなるかもしれない。だから、ＰＭＯＳトランジスタＰ２のチャンネルの各端の電圧を等しくするレベルまで、バッファの出力レベルを設定する、すなわち、バッファの出力を高電圧レベルに設定することで、漏れ電流を最小限に抑えられるだろう。また、バッファの出力を高電圧レベルに設定することは、ＰＭＯＳトランジスタＰ２のゲートをローに設定することに相当する。問題のバッファが大きくあるいは多数存在するなら、漏れ電流を低下させることが重要になるかもしれない。

パストランジスタまたはパスゲートに形成されるバススイッチ。この場合、ソースと目的地バスの価を等価に設定して、漏れ電流を最小限にすることが可能である。図１３，１４の再構成可能デバイスの背景や上述において関連して論ぜられたことに、この例は示されている。

図１６Ｂに示されるように、入力線と出力線の各組に、パストランジスタまたはパスゲートの格子で形成されるバレルシフター。この場合、全てのデータ入力命令のビットを同価に設定することで漏れ電流を最小限にすることができる。そうすると、バレルシフター中の全ての線の電圧レベルが等しくなる。そして、パストランジスタの格子がさまざまな線と接続されるので、各トランジスタのソースとドレインの電圧レベルも等しくなり、上記の等電位状態が起きて、少ない漏れという結果を得ることができるのである。

図１７の方法は、回路のノードの状態を決定するために採用される工程を示している。この方法は、その回路において可能性のある最小の漏れ電流を概算するだろう。工程１７１０では、回路（普通は少ない部分）内の高漏れトランジスタの組を決定する。工程１７２０では、漏れ電流が流れると評価されるトランジスタがそれ以上あるかどうかを調べるための調査がなされる。トランジスタがあるとすれば、工程１７３０でその次のトランジスタが選択される。工程１７４０では、それぞれの高漏れトランジスタに対して、決定されたトランジスタ中の漏れを最小にするだろうノード状態の組合せを決定する。それから、方法は工程１７３０に戻る。全てのトランジスタを評価した後、工程１７５０では、異なる高漏れトランジスタが必要とするノード状態の間に対立があれば、これらの対立は最も高い漏れのトランジスタを優先して、総計の漏れを最小限にするノード状態の全般的な設定を決定することによって解決される。例えば、ある回路には２つの高漏れトランジスタＮ１，Ｐ２があるとする。回路への入力がハイの場合、Ｎ１に流れる漏れ電流は最小になる。入力がローの場合、Ｐ２に流れる漏れ電流は最小になる。Ｎ１が低漏れ状態のときにＮ１を流れる漏れ電流が、Ｐ２が低漏れ状態のときにＰ２を流れる漏れ電流より高い。したがって、Ｎ１を優先することによって、この対立は解決される。もう一方の工程では、工程１７５０において、全ての可能性のある入力の組合せに対する回路中の全てのトランジスタの漏れ電流を算出し、全てのトランジスタを流れる漏れが総合的に最も低くなる入力の組合せを、回路に起用する低漏れ状態として選択する。工程１７６０では最適の状態を選択し、そして方法は終了する。

所望の低漏れ状態が認定されると、その状態は回路に適用される。一般的に、上記で議論した再構成可能回路の場合では、これらの状態をロードするのに用いられる構成ポートを備えているかもしれない。しかし、回路に特定の状態をロードするために、上記で議論されたのとは他の方法が有効に用いられることもあり得る。例えば：

適用される主要なデータが、漏れを最小限にするのに必要とされる状態にノードを設定するときに、入力シーケンスを見つけること。

利用できるあらゆるレジスタのリセットメカニズムを活用すること。

低漏れ状態に必要とされる価を用いて、ノード価を覆すことができるように、装置への制御信号を余分に加えること。

また、多くの回路は、テスト目的で、追加のハードウェアを組み込んでいる。このハードウェアは、低漏れスタンバイ状態を設定し、次に通常作動に戻ろうとするアプリケーション状態を復帰させることに利用するために、容易に変更可能である。この追加テストハードウェアは、装置中の全てのレジスタを共に連結して、１つ以上のいわゆる「スキャン・チェーン」にすることを可能にする。さらに、追加テストハードウェアは、これらの装置中の全てのレジスタの価を設定するために、データの任意なパターンを連鎖を通して供給することを可能にする。これらのスキャン・チェーンを介して、レジスタの内容を回路から読み出すことも可能である。

そうして、一つの実施形態では、図１８の方法に基づいて、任意の回路中のこれらのスキャン・チェーンが、低電力スタンバイ状態を出し入れする再構成可能デバイスのポートの代わりとして用いられる。工程１８１０では、装置の通常運転が停止する。工程１８２０では、レジスタの内容をメモリに読み込むのに、スキャン・チェーンを用いてレジスタの状態を保存する。工程１８３０では、スキャン・チェーンを用いて、レジスタに低電力スタンバイ状態を読み込む。任意の回路の特定の構造によれば、工程１８３０で説明されているスタンバイ状態をレジスタに読み込む過程は、工程１８２０でレジスタからレジスタの内容が完全に読み込まれる前に始まるかもしれない。例えば、工程１８２０のスキャン・チェーンの終端のレジスタから第１価が読み込まれると、スキャン・チェーンの始端に第１スタンバイ価がロードされるかもしれない。スキャン・チェーンの終端から価が読み込まれると、スキャン・チェーンの始端でスタンバイ価が発生する。

この時点では、回路は低電力スタンバイ状態にある。スタンバイモードから出るために、工程１８４０では、スキャン・チェーンを用いて、蓄えられたレジスタの内容をメモリから読み、レジスタの状態を復帰する。工程１８５０では、装置の通常運転を再始動し、そして、方法は終了する。このようにスキャン・チェーンを用いることによって、通常運転時の高性能とスタンバイ時の低漏れとの兼ね合いにおいて、他よりも、設計者はより自由に開発できるようになる。

最後に、他の動作回路の部分が全て同時に動作しているとは限らず、だから、上記の技術はどれでも回路の動作していない小区分に応用できるということに留意されたい。例えば、再構成可能デバイスの部分的再構成をすれば、装置の不使用部分を低漏れ状態に設定することができる。また同様に（スキャン・チェーンを適切に配置すれば）一般的な装置の小区分に低電力状態をロードすることができる。

前述の明細書において、本発明は、その具体的な実施形態を参照して説明された。しかしながら、本発明の視点や思想の範囲内から逸脱することなく、様々な修正、変更が可能であるのは明白だろう。例えば、ここに描かれた回路図に示された具体的な構造や組合せは実例に過ぎず、異なったまたは追加された部品、あるいは、部品を異なった組み合わせまたは構成を用いても、本発明は実行可能であることは当業者には明らかである。また、前述の発明の開示では、回路部品の例としてトランジスタが使用されているが、ダイオードやコンデンサーのような他の部品も代用品として用いることができることも当業者には明らかである。したがって、明細書や図面は、意図を制限するというよりも意図を説明するためのものと見なされるべきであり、以下の請求の範囲とそれらの法的相当物に合致する範囲以外では制限または限定されるべきではない。

ＮＭＯＳトランジスタの電圧グラフである。 ＰＭＯＳトランジスタの電圧グラフである。 比較的に高い最大電圧ＶｄｄのＮＭＯＳトランジスタの電圧電流グラフである。 比較的に低い最大電圧Ｖｄｄ、比較的に高い閾値電圧ＶｔのＮＭＯＳトランジスタの電圧電流グラフである。 比較的に低い最大電圧Ｖｄｄ、比較的に低い閾値電圧ＶｔのＮＭＯＳトランジスタの電圧電流グラフである。 再構成可能デバイス回路の一部である。 ＮＭＯＳパストランジスタスイッチである。 相補的スイッチである。 制御バッファ回路である。 （Ａ）ＣＭＯＳのＮＡＮＤゲートである。（Ｂ）ＣＭＯＳのＮＯＲゲートである。（Ｃ）ＣＭＯＳのＡＮＤ−ＯＲインバータゲートである。 ３つのＮＡＮＤゲートを含むＣＭＯＳ回路である。 ＣＭＯＳインバータ回路である。 再構成可能デバイスのルーティングネットワークの一部である。 ルーティングネットワークと、再構成可能デバイスの一部の連携した機能ユニットとの拡大図である。 再構成可能デバイスのドライバ回路である。 ３状態ドライバ回路である。 バレルシフター回路である。 回路の可能性のある最小漏れ電流を決定する方法の流れ図である。 スキャン・チェーンを用いて装置を低漏れ状態に構成する方法の流れ図である。

Claims (15)

1. 再構成可能デバイスであり、
   それぞれが処理装置入力と処理装置出力を有している複数の処理装置と、
   少なくとも１つの処理装置出力を少なくとも１つの処理装置入力に接続するとともに、複数の低閾値装置及び複数の高閾値装置を有している構成可能ルーティングネットワークを備えており、
   再構成可能デバイスは、低閾値装置を流れている漏れ電流をほぼ妨げることができる等電位駆動状態に置かれていることを特徴とする再構成可能デバイス。
2. 構成可能ルーティングネットワークは、複数のパストランジスタを備えていることを特徴とする請求項１の再構成可能デバイス。
3. 構成可能ルーティングネットワークは、複数の相補的スイッチを備えていることを特徴とする請求項１の再構成可能デバイス。
4. 構成可能ルーティングネットワークは、複数の多重通信用装置を備えていることを特徴とする請求項１の再構成可能デバイス。
5. データシーケンスによって、複数の処理装置はそれぞれが等価の複数の出力信号をルーティングネットワークに与えることを特徴とする請求項１の再構成可能デバイス。
6. 再構成可能デバイスは、等電位駆動状態を生じさせる専用の低漏れ構成に再構成されることを特徴とする請求項１の再構成可能デバイス。
7. 専用の低漏れ構成は、複数の処理装置のそれぞれが等出力価を出力する状態を備えていることを特徴とする請求項６の再構成可能デバイス。
8. 複数のレジスタをさらに備えており、それぞれのレジスタは複数の処理装置の１つの出力と構成可能ルーティングネットワークの間に電気的に接続されており、
   専用の低漏れ構成は、複数の処理装置のそれぞれが等出力価を出力する状態を備えていることを特徴とする請求項６の再構成可能デバイス。
9. 再構成可能デバイスは、部分的再構成を受けることによって、等電位駆動状態に入ることを特徴とする請求項１の再構成可能デバイス。
10. 複数のレジスタをさらに備えており、それぞれのレジスタは複数の処理装置の１つの出力と構成可能ルーティングネットワークの間に電気的に接続されており、
    部分的再構成は、複数の処理装置の先の構成を保存しているときに、多数のレジスタが全て等価の出力信号を生じさせていることを特徴とする請求項９の再構成可能デバイス。
11. 複数のレジスタをさらに備えており、それぞれのレジスタは複数の処理装置の１つの出力と構成可能ルーティングネットワークの間に電気的に接続されており、
    部分的再構成は、構成ルーティングネットワークの先の構成を保存しているときに、複数のレジスタが全て等価の出力信号を生じさせていることを特徴とする請求項９の再構成可能デバイス。
12. 部分的再構成は、構成可能ルーティングネットワークから切り離されている１つ以上の入力を備えており、
    その１つ以上の入力は、等電位価を受け取っていない入力を備えており、
    その等電位価は、等電位駆動状態を生じさせる価を備えており、
    その離れている入力は、等電位価を供給している信号源に再接続されていることを特徴とする請求項９の再構成可能デバイス。
13. 複数のレジスタをさらに備えており、それぞれのレジスタは複数の処理装置の１つの出力と構成可能ルーティングネットワークの間に電気的に接続されており、
    再構成可能デバイスは、全体リセット状態に入っており、
    その全体リセット状態は、複数のレジスタを全て既知状態に入ることを生じさせており、
    その既知状態は、複数のレジスタが全て等価の出力信号を生じさせていることを特徴とする請求項１の再構成可能デバイス。
14. 複数のレジスタをさらに備えており、それぞれのレジスタは複数の処理装置の１つの出力と構成可能ルーティングネットワークの間に電気的に接続されており、
    複数のレジスタのそれぞれは、レジスタの内容価とスタンバイモード信号を受け取るスタンバイモード入力を備えており、
    複数のレジスタは、複数のレジスタがスタンバイモード信号を受け取ると、等電位価を出力しており、
    複数のレジスタは、スタンバイモード信号を受け取ると、レジスタの内容価を保存することを特徴とする請求項１の再構成可能デバイス。
15. 再構成可能デバイスであり、
    それぞれが処理装置入力と処理装置出力を有している複数の処理装置と、
    少なくとも１つの処理装置出力を少なくとも１つの処理装置入力に接続するとともに、複数の低閾値装置及び複数の高閾値装置を有している構成可能ルーティングネットワークを備えており、
    複数の処理装置の少なくとも一つ以上は、ルーティングネットワークに接続している１つ以上の入力を有している論理的ゲートを備えており、
    論理的ゲートは、ＰＭＯＳ装置、ＮＭＯＳ装置、そのＰＭＯＳ装置を通るＰＭＯＳ電流経路、そのＮＭＯＳ装置を通るＮＭＯＳ電流経路を有しているＣＭＯＳ論理的ゲートを備えており、
    論理的ゲートは、１つ以上の予め選択されている価が１つ以上の入力に置かれるときに、ＰＭＯＳ装置またはＮＭＯＳ装置の１つをターンオフしており、
    論理的ゲートは、１つ以上の予め選択されている価が１つ以上の入力に置かれるときに、ＰＭＯＳ装置またはＮＭＯＳ装置の他方をターンオンしており、
    そのオフされている装置は高閾値装置を備えており、
    そのオンされている装置は低閾値装置を備えていることを特徴とする再構成可能デバイス。

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