KR100297139B1 - 반도체 집적회로 - Google Patents

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가네꼬 히사시
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Abstract

간략한 소자구성으로 저임계값 상보형 FET 를 포함하는 논리회로의 대기시의 리크전류저감을 도모함과 동시에 대기시에도 각 노드의 전위상태를 유지한다.
반도체 집적회로에 있어서, 전원선 (2) 과 의사전원선 (3) 사이에 제어트랜지스터 (4) 와 전위클램프회로 (9) 를 배치하고, 제어트랜지스터 (4) 가 OFF 된 대기상태에서도 의사전원선 (3) 을 전위클램프회로 (9) 에 의해 일정 전위로 클램프하고, 논리회로의 각 노드의 전위상태 (하이레벨, 로우레벨) 를 유지한다. 이 때, 논리회로를 구성하는 TET 는 백바이어스가 인가된 상태가 되어 동작시보다 Vt 가 높아지기 때문에 리크전류를 저감할 수 있다. 또한 이 반도체 집적회로에서는 제어트랜지스터 (4) 와 논리회로를 구성하는 상보형 FET 의 하나의 FET 는 동일한 Vt 를 설정할 수 있기 때문에, 제어트랜지스터 (4) 에 고 Vt 트랜지스터를 사용하는 종래기술보다 레이 아웃 면적을 축소시킬 수 있어 제조공정수도 삭감할 수 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 저임계값 (low threshold) 전압의 상보형 MIS (metal insulator semiconductor) 전계효과 트랜지스터로 구성된 반도체 집적회로에 관한 것으로서, 특히 대기 (sleep) 시의 소비전력삭감을 목적으로 한 회로구성에 관한 것이다.
최근의 상보형 MIS 논리 LSI (large-scal integrated circuit) 에 있어서는, 주로 MIS 전계효과 트랜지스터의 게이트 길이 (L) 의 축소에 의하여 트랜지스터의 구동능력향상이 도모되어, LSI 칩으로서 고속화 및 소자의 고집적화를 실현시키고 있다. L 의 축소에 수반하여, 트랜지스터소자의 내압·신뢰성의 보증을 위하여, 또 소자밀도증가에 의한 칩 전체의 소비전력증가를 억제하기 위하여, 동작전원전압은 저하하는 경향이 있다.
이 전원전압의 저하는 논리회로의 동작속도의 열화를 초래하는데, 논리회로를 구성하는 전계효과 트랜지스터 (이하, FET 라고 함) 의 임계값 전압 (이하, Vt 라고 함) 의 절대치를 전원전압의 저하에 맞추어 저하시킴으로써, L 의 스케일링에 알맞는 회로의 성능향상을 도모하고 있다.
그러나, 이 MISFET 의 저(低) Vt 화에 의하여, FET 가 비도통시의 리크전류(leak current)(이하, OFF 전류라고 함) 가 증가하며, 동작 (액티브:active) 시, 대기 (슬리프:sleep) 시 합한 논리회로 전체의 소비전력 중에서, 대기 (슬리프) 시의 소비전력이 차지하는 비율이 증가하는 경향이 있다.
도 13 을 참조하면, 예컨대 L=0.25 ㎛, ｜Vt｜=0.2 V 의 P 채널형 MOS (metal oxide semiconductor) FET (PMOS 로 도시) 및 N 채널형 MOSFET (NMOS 로 도시) 의 경우, 게이트 폭 (W) 50 ㎛ 에 대하여, P 채널형 MOSFET (PMOS) 및 N 채널형 MOSFET (NMOS) 모두 10 nA (=10-8A) 의 오더의 OFF 전류 (｜Ioff｜)가 흐르고 있다. 도 13 에 있어서, ｜Vbs｜는 백게이트 바이어스전압을 나타낸다. 칩 전체의 정적인 리크전류의 상한을 1 μA 로 하면, OFF 상태의 트랜지스터의 W 의 합계가, 50 ㎜ 까지만 트랜지스터를 집적할 수 있다. 이와같이, L 의 미세화에 수반되는 FET 의 OFF 전류의 증가에 의하여, 칩 전체의 정적인 리크전류가 칩 레벨에서의 소자의 집적도의 상한을 결정하는 요인이 된다. 또, 단위 게이트 폭당 OFF 전류의 값은, 금후 L 의 축소와 함께 증가하기 때문에, L 의 스케일링에 대하여 FET 의 집적도의 향상이 수반되지 않는다는 사태가 염려된다.
도 14 를 참조하면, 이와같은 저(低) Vt 트랜지스터를 이용한 논리회로의, 대기시의 소비전력을 삭감하는 목적을 갖는 구성예로서, 예컨대, 일본 공개 특허 공보 평6-29834 호 공보에 개시된 회로가 표시되어 있다. 도 14 에서는, 전원 (1) 에 접속되는 전원선 (VDD) (2) 과 의사(疑似) 전원선 (VVD) (3) 사이에 배치되는 고임계값 제어트랜지스터 (16) 에 의하여 구성되는 제 1 전원회로와, 접지 (5) 에 접속되는 접지선 (GND) (6) 과 의사접지선 (VGD) (7) 사이에 배치되는 고임계값 제어트랜지스터 (17) 에 의하여 구성되는 제 2 전원회로를 구비하여, 저임계값 논리회로 (15) 의 전원단자중 하나가 의사전원선 (VVD) (3) 에 접속되고, 저임계값논리회로 (15) 의 전원단자중 또 하나가 의사접지선 (VGD) (7) 에 접속되어 있다. 또, 전원선, 접지선의 전위안정을 도모할 목적으로 전원선 (VDD) (2) 과 의사전원선 (VVD) (3), 및 접지선과 의사접지선 (VGD) (7) 사이에 용량 (18) 을 접속한 구성도 개시되어 있다.
도 14 의 구성에 있어서, 저임계값 논리회로 (15) 는, 고임계값 제어트랜지스터 (16,17) 를 통하여 전원공급이 이루어지고 있다. 상술한 L=0.25 ㎛ 의 MOSFET 의 경우에도, 고임계값 제어트랜지스터 (16,17) 의 Vt 를 0.5 V 로 설정하면, W=50 ㎛ 의 OFF 전류는 1 pA 오더로 저감할 수 있다. 따라서 도 14 의 구성에서는, 대기시 (CS=로우레벨, CSB=하이레벨) 는, 고임계값 제어트랜지스터 (16,17) 가 OFF 되어 전원 (1) - 접지 (5) 사이의 리크전류를 낮게 억제하기 때문에, 대기시의 소비전력을 동작시에 비하여 충분히 억제할 수 있다.
그러나 이 종래예에서는, PMOS 및 NMOS 의 적어도 한쪽에는 저(低) Vt 와 고(高) Vt 의 2 종류의 Vt 설정으로 해야하기 때문에, 제조공정이 증가한다는 문제점이 있다.
또 제어트랜지스터에는, 작은 소스·드레인간 전압 (이하, Vds 라고 함) 에서 저임계값 논리회로가 요구되는 속도로 동작하는데 필요한 전류를 공급하는 능력이 요구된다. 이 종래예와 같이 제어트랜지스터 (16, 17) 에 OFF 전류가 충분히 작은 고 Vt 트랜지스터를 적용하면, 저 Vt 트랜지스터를 적용한 경우보다 이들 제어트랜지스터 (16, 17) 의 게이트 폭을 크게해야하기 때문에, 레이 아웃 면적이 증가한다는 문제점이 있다.
도 14 와 같은 전원구성으로 대기시에도 정보를 유지하기 위한 회로로서, 예컨대, 1995 Symposium on VLSI Circuits Digest of Technical Papers 의 125 항 및 126 항 (S.Shigematsu 외, 'A 1-V High-speed MTCMOS circuit scheme for power-down applications') 에는 도 15 와 같은 회로가 기재되어 있다.
도 15 에서는, 저임계값 논리회로 (15) 의 전원회로와의 접속관계는 도 14 와 동일하다. 이 저임계값 논리회로 (15) 의 내부노드 (DATA) 의 정보를 대기시에도 유지하기 위하여, 래치회로 (19) 가 구성되어 있다. 도 15 의 래치회로 (19)는, 고 Vt 트랜지스터로 구성된 2 개의 인버터 (INV1, INV2) 와, 2 개의 트랜스퍼게이트 (TG1, TG2) 로 구성되어 있다.
도 15 의 회로의 동작/슬리프시의 모드전환과, 래치동작의 타이밍을 도 16 에 나타낸다.
도 16 에 있어서, T1 에서 T4 의 각 타이밍에서의 저임계값 논리회로 (15) 와 래치회로 (19) 의 상태는 다음과 같이 되어 있다.
T1: 통상의 동작상태. TG1, TG2 는 양쪽 모두 OFF.
T2: TG1이 ON, TG2 가 OFF 되고, 도 15 중의 DATA 노드의 정보가 래치회로 (19) 중에 전파된다.
T3: 대기상태. TG1 이 OFF, TG2 가 ON 되고, 대기상태로 전환되기 직전의 DATA 노드의 정보가 래치회로 (19) 중에 래치된다.
T4: TG1, TG2 모두 ON 되고, 래치회로 (19) 중에 유지되어 있던 데이터가 저임계값 논리회로 (15) 로 전파된다.
이와같이 종래기술의 회로구성에서는, 대기시에 정보를 유지하기 위한 회로를 통상의 논리회로와는 별도로 형성해야하기 때문에, 따라서 레이 아웃면적의 증가를 초래하였다. 또한 이 정보유지회로의 동작타이밍은 도 16 에 나타나듯이 복잡하며, 도 14 의 전원구성을 이용하지 않는 경우에 비하여, 회로설계공수가 증가한다.
제 1 의 문제점은, 종래의 CMOS 집적회로장치는, 제조공정수가 증가하여 비용이 높아진다는 점이다.
그 이유는, 고, 저, 2 종류의 임계값 전압을 설정하기 위한 공정이 부가되기 때문이다. MOSFET 의 채널영역으로의 불순물 이온주입으로 임계값 전압을 설정할 경우, P 채널형 MOSFET, N 채널형 MOSFET 각각에 고, 저 2 종류의 임계값 전압을 설정하면 2 패턴의 마스크가 추가된다.
제 2 의 문제점은, 전원회로의 제어트랜지스터의 레이 아웃 면적이 증대한다는 점이다.
그 이유는, 전원회로의 제어트랜지스터에 OFF 전류가 충분히 작은 고 Vt 트랜지스터를 사용하고 있기 때문에, 저 Vt 트랜지스터를 사용한 경우에 비하여 게이트 폭이 커지기 때문이다.
제 3 의 문제점은, 대기시의 정보유지를 위한 래치회로를 통상의 논리회로와는 별도로 구성해야하기 때문에, 레이 아웃면적이 증가하며, 또 레이 아웃설계 및 타이밍설계가 복잡해져, 설계공수가 증가한다는 점이다.
그러므로 본 발명의 과제는, 상술한 문제점을 제거한 반도체 집적회로를 제공하는 데 있다.
본 발명의 또 하나의 과제는, 전원제어의 계층화를 실현하고, 더욱 세밀한 전력제어를 가능케하는 반도체 집적회로를 제공하는 데 있다.
도 1 은 본 발명의 제 1 실시예의 구성도.
도 2 는 본 발명의 제 2 실시예의 구성도.
도 3 은 본 발명의 제 3 실시예의 구성도.
도 4 는 본 발명의 제 4 실시예의 구성도.
도 5 는 본 발명의 제 5 실시예의 구성도.
도 6 은 본 발명의 제 6 실시예의 구성도.
도 7 은 본 발명의 제 7 실시예의 구성도.
도 8 은 도 7 의 실시예를 설명하기 위한 타임차트.
도 9 는 본 발명의 제 8 실시예의 구성도.
도 10 은 본 발명의 제 9 실시예의 구성도.
도 11 은 본 발명의 제 10 실시예의 구성도.
도 12 는 본 발명의 제 11 실시예의 구성도.
도 13 은 MOSFET 의 OFF 전류의 기판 전압 의존성을 설명하기 위한 도면.
도 14 는 종래의 회로구성도.
도 15 는 상기 종래의 회로에서 래치 회로를 구성한 경우의 구성도.
도 16 은 도 15 의 회로 타이밍 차트.
본 발명의 제 1 태양에 의하면, P 채널형 MIS 전계효과 트랜지스터와 N 채널형 MIS 전계효과 트랜지스터의 조합으로 이루어지는 상보형 트랜지스터와, 이 상보형 트랜지스터의 상기 P 채널형 MIS 전계효과 트랜지스터 및 상기 N 채널형 MIS 전계효과 트랜지스터에 각각 접속된 제 1 및 제 2 전원단자를 갖는 논리회로와, 전원에 접속되는 전원선과, 상기 제 2 전원단자에 접속됨과 동시에 접지에 접속되는 접지선과, 상기 전원선과 상기 논리회로 사이의 전력공급을 하는 전력공급부를 갖는 반도체 집적회로에 있어서, 상기 P 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 전원선에 접속되며, 또한 상기 N 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 접지선에 접속되고, 상기 전력공급부는 상기 논리회로의 상기 제 1 전원단자에 접속된 의사전원선과, 상기 전원선과 상기 의사전원선 사이에 접속된 전원스위치회로를 갖고, 상기 전원스위치회로는 상기 전원선과 상기 의사전원선 사이에 접속된 P 채널형 MIS 형 제어트랜지스터와, 상기 전원선과 상기 의사전원선 사이에 접속되며, 상기 제어트랜지스터가 OFF 되었을 때에 상기 의사전원선의 전위를 상기 전원선의 전위보다 낮고 상기 접지선의 전위보다 높은 클램프전위로 클램프하는 클램프회로를 갖고, 이 클램프회로는 상기 제어트랜지스터가 OFF 되었을 때에 상기논리회로에 상기 제어트랜지스터가 OFF 되기 직전의 상기 논리회로의 내부노드의 논리레벨의 상태를 유지시키는 것을 특징으로 하는 반도체 집적회로가 얻어진다.
본 발명의 제 2 태양에 의하면, P 채널형 MIS 전계효과 트랜지스터와 N 채널형 MIS 전계효과 트랜지스터의 조합으로 이루어지는 상보형 트랜지스터와, 이 상보형 트랜지스터의 상기 P 채널형 MIS 전계효과 트랜지스터 및 상기 N 채널형 MIS 전계효과 트랜지스터에 각각 접속된 제 1 및 제 2 전원단자를 갖는 논리회로와, 전원에 접속됨과 동시에 상기 제 1 전원단자에 접속되는 전원선과, 접지에 접속되는 접지선과, 상기 논리회로와 상기 접지선 사이의 전력공급을 하는 전력공급부를 갖는 반도체 집적회로에 있어서, 상기 P 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 전원선에 접속되며, 또한 상기 N 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 접지선에 접속되고, 상기 전력공급부는 상기 논리회로의 상기 제 2 전원단자에 접속된 의사접지선과, 상기 접지선과 상기 의사접지선 사이에 접속된 전원스위치회로를 갖고, 상기 전원스위치회로는 상기 접지선과 상기 의사접지선 사이에 접속된 N 채널형 MIS 형 제어트랜지스터와, 상기 접지선과 상기 의사접지선 사이에 접속되며, 상기 제어트랜지스터가 OFF 되었을 때에 상기 의사접지선의 전위를 상기 접지선의 전위보다 높고 상기 전원선의 전위보다 낮은 클램프전위로 클램프하는 클램프회로를 갖고, 이 클램프회로는 상기 제어트랜지스터가 OFF 되었을 때에 상기 논리회로에 상기 제어트랜지스터가 OFF 되기 직전의 상기 논리회로의 내부노드의 논리레벨의 상태를 유지시키는 것을 특징으로 하는 반도체 집적회로가 얻어진다.
본 발명의 제 3 태양에 의하면, P 채널형 MIS 전계효과 트랜지스터와 N 채널형 MIS 전계효과 트랜지스터의 조합으로 이루어지는 상보형 트랜지스터와, 이 상보형 트랜지스터의 상기 P 채널형 MIS 전계효과 트랜지스터 및 상기 N 채널형 MIS 전계효과 트랜지스터에 각각 접속된 제 1 및 제 2 전원단자를 갖는 논리회로와, 전원에 접속되는 전원선과, 접지에 접속되는 접지선과, 상기 전원선으로부터 상기 논리회로로 전력공급을 하는 전력공급부를 소정 계층의 회로로서 포함하는 반도체 집적회로에 있어서, 상기 P 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 전원선에 접속되며, 또한 상기 N 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 접지선에 접속되고, 상기 전력공급부는 상기 논리회로의 상기 제 1 전원단자에 접속된 의사전원선과, 상기 전원선과 상기 의사전원선 사이에 접속된 제 1 전원스위치회로와, 상기 논리회로의 상기 제 2 전원단자에 접속된 의사접지선과, 상기 접지선과 상기 의사접지선 사이에 접속된 제 2 전원스위치회로를 갖고, 상기 제 1 전원스위치회로는 상기 전원선과 상기 의사전원선 사이에 접속된 P 채널형 MIS 형 제 1 제어 트랜지스터와, 상기 전원선과 상기 의사전원선 사이에 접속되며, 상기 제 1 제어트랜지스터가 OFF 되었을 때에 상기 의사전원선의 전위를 상기 전원선의 전위보다 낮고 상기 접지선의 전위보다 높은 제 1 클램프전위로 클램프하는 제 1 클램프회로를 갖고, 상기 제 2 전원스위치회로는 상기 접지선과 상기 의사접지선 사이에 접속된 N 채널형 MIS 형 제 2 제어트랜지스터와, 상기 접지선과 상기 의사접지선 사이에 접속되며, 상기 제 2 제어트랜지스터가 OFF 되었을 때에 상기 의사접지선의 전위를 상기 접지선의 전위보다 높고 상기 제 1 클램프전위보다 낮은 제 2 클램프전위로 클램프하는 제 2 클램프회로를 갖고, 상기 제 1 및 상기 제 2 클램프회로는 상기 제 1 및 상기 제 2 제어트랜스지터가 OFF 되었을 때에 상기 논리회로에 상기 제 1 및 상기 제 2 제어트랜지스터가 OFF 되기 직전의 상기 논리회로의 내부노드의 논리레벨의 상태를 유지시키는 것을 특징으로 하는 반도체 집적회로가 얻어진다.
본 발명의 제 4 태양에 의하면, 상술한 제 3 태양에 의한 반도체 집적회로에 있어서, 상위계층의 회로를 더 갖고, 상기 소정 계층의 회로의 상기 제 1 제어트랜지스터는 상기 상위계층의 회로로부터 제 1 전환신호를 받아, 상기 제 1 전환신호가 하이레벨일 때에 OFF 하는 것이고, 상기 소정 계층의 회로의 상기 제 2 제어트랜지스터는 상기 상위계층의 회로로부터 제 2 전환신호를 받아, 상기 제 2 전환신호가 로우레벨일 때에 OFF 하는 것임을 특징으로 하는 반도체 집적회로가 얻어진다.
본 발명의 제 5 태양에 의하면, 상술한 제 4 태양에 의한 반도체 집적회로에 있어서, 하위계층의 회로를 더 갖고, 상기 소정 계층의 회로는 상기 제 1 전환신호 및 상기 제 2 전환신호를 생성하는 전환신호 생성수단과, 상기 상위계층의 회로 및 상기 전환신호 생성수단에 접속되며, 상기 상위계층의 회로로부터 받은 상기 제 1 전환신호와 상기 전환신호 생성수단으로부터 받은 상기 제 1 전환신호의 NOR 를 취하는 NOR 회로와, 이 NOR 회로의 출력신호를 반전하는 제 1 인버터와, 상기 상위계층의 회로 및 상기 전환신호 생성수단에 접속되며, 상기 상위계층의 회로로부터 받은 상기 제 2 전환신호와 상기 전환신호 생성수단으로부터 받은 상기 제 2 전환신호의 NAND 를 취하는 NAND 회로와, 이 NAND 회로의 출력신호를 반전하는 제 2 인버터를 더 갖고, 상기 제 1 인버터의 출력신호가 상기 하위계층의 회로를 위한 상기 제 1 전환신호로서 상기 하위계층의 회로로 공급되고, 상기 제 2 인버터의 출력신호가 상기 하위계층의 회로를 위한 상기 제 2 전환신호로서 상기 하위계층의 회로로 공급되는 것을 특징으로 하는 반도체 집적회로가 얻어진다.
이와 같이 본 발명에서는 전원선과 의사전원선간에, 또는 접지선과 의사접지선간에 제어트랜지스터와 전위클램프회로가 배치된 구성을 갖는다. 이 때, 상기 제어트랜지스터에는 고 Vt 트랜지스터를 사용할 필요는 없다. 이와 같이 구성함으로써, 제어트랜지스터가 OFF 되어 논리회로가 대기상태로 되었을 때, 논리회로의 전원단자의 전위가 일정 전위로 클램프된다.
이어서, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
도 1 은 본 발명의 제 1 실시예를 나타내고 있다.
도 1 에서는 전원 (1) 에 접속되는 전원선 (VDD)(2) 과 의사전원선 (VDD)(3) 간에 배치된 제어트랜지스터 (4) 및 전위클램프회로 (9) 에 의하여 구성되는 전원스위치회로와, 접지 (5) 에 접속되는 접지선 (GND)(6) 과 의사접지선 (VGD)(7) 간에 배치되는 제어트랜지스터 (8) 및 전위클램프회로 (9) 에 의하여 구성되는 전원스위치회로를 구비하고 있다. 나아가, 논리회로 (10) 의 전원단자의 하나 (즉, 제 1 의 전원단자) 가 상기 의사전원선 (VVD)(3) 에 접속되고, 나머지 전원단자 (즉, 제 2 의 전원단자) 가 상기 의사접지선 (VGD)(7) 에 접속되어 있다. 논리회로 (10) 를 구성하는 P 채널형 MOSFET 의 기판단자 모두는 전원선 (VDD)(2) 에 접속되고, N 채널형 MOSFET 의 기판단자는 모두가 접지선 (GND)(6) 에 접속되어 있다. 도 1 에 나타낸 논리회로 (10) 는 입력단자 (11) 와 직렬로 접속된 2 개의 인버터 (121 과 122) 로 구성되어 있다.
또한, 이 제 1 실시예의 변형예로는, 상기 2 개의 전원스위치회로 중에서 일방만 형성될 수 있다. 제어트랜지스터 (4) 및 전위클램프회로 (9) 에 의하여 구성되는 전원스위치회로가 형성되는 경우, 논리회로 (10) 의 상기 제 2 의 전원단자는 의사접지선 (VGD)(7) 과 제어트랜지스터 (8) 및 전위클램프회로 (9) 를 포함하는 전원스위치회로와의 조합을 통하지 않고 직접 접지선 (GND)(6) 에 접속된다. 제어트랜지스터 (8) 및 전위클램프회로 (9) 에 의하여 구성되는 전원스위치회로가 형성되는 경우에는, 논리회로 (10) 의 상기 제 1 의 전원단자는 의사전원선 (VVD)(3) 과 제어트랜지스터 (4) 및 전위클램프회로 (9) 를 포함하는 전원스위치회로와의 조합을 통하지 않고 직접 전원선 (VDD)(2) 에 접속된다.
다음으로, 도 1 의 실시예의 동작상태와 대기상태를, 전원전압 (VDD)=2.5 V, 의사전원선 (VVD)(3) 의 클램프전위를 1.9 V, 의사접지선 (VGD)(7) 의 클램프전위를 0.6 V 로 하여 설명하기로 한다.
논리회로 (10) 가 동작상태일 때 (CS=하이레벨, CSB=로우레벨), 논리회로 (10) 에는 도통상태의 제어트랜지스터 (4, 8) 를 통하여 전원공급이 이루어진다. 이 때, 전위클램프회로는 작동하지 않고 전원선 (VDD)(2) 과 의사전원선 (VVD)(3), 접지선 (GND)(6) 과 의사접지선 (VGD)(7) 은 각각 거의 대등한 전위가 된다.
다음으로, 동작상태에서 대기상태 (CS=로우레벨, CSD=하이레벨) 로 전환되면, 제어트랜지스터 (4, 8) 는 모두 OFF 되어 이들 제어트랜지스터 (4,8) 에는 OFF전류가 흐른다. 통상의 회로구성에서는 논리회로 (10) 를 구성하는 트랜지스터의 게이트 폭의 총계는, 제어트랜지스터 (4. 8) 의 각 게이트 폭보다 충분히 크므로, 의사전원선 (VVD)(3) 의 전위는 서서히 저하되고, 반대로 의사접지선 (VGD)(7) 의 전위는 서서히 상승된다. 단, 의사전원선 (VVD)(3) 의 전위는 전위클램프회로 (9) 의 작용으로 1.9 V 보다 저하되지 않고, 마찬가지로 의사접지선 (VGD)(7) 의 전위는 0.6 V 를 초과하여 상승되지 않는다.
도 1 의 회로가 대기상태에서 의사전원선 (VVD)(3) 의 전위가 1.9 V, 의사접지선 (VGD)(7) 의 전위가 0.6 V 로 각각 클램프되어 있다고 가정하면, 논리회로 (10) 의 인버터 (121, 122) 중의 2 개의 PMOSFET (MP1, MP2) 와 2 개의 NMOSFET (MN1, MN2) 의 소스단자와 기판단자간에는 각각 0.6 V 의 백게이트 바이어스전압 (Vbs) 이 인가되어 있게 된다. 이렇게 MOSFET 에 백게이트 바이어스전압이 인가되면, Vbs=OV 상태에 비하여 │Vt│가 상승되고, OFF 전류가 감소된다.
도 13 은 게이트 길이 (L)=0.25 ㎛. │Vt│=0.2 V, 게이트 폭 (W)=50 ㎛ 에서의 백게이트 바이어스전압 (│Vbs│) 와 OFF 전류 (│Ioff│) 의 관계를 나타낸 것이다. 상기의 예와 같이, │Vbs│=0.6 V 의 백바이어스가 인가된 경우, Vbs=OV 와 비교하여 NMOSFET 에서는 OFF 전류가 약 1/10 로, PMOSFET 에서는 약 1/4 로 각각 감소된다.
이와 같이 본 발명에서는, 대기시에 논리회로를 구성하는 MISFET 에 백바이어스가 인가되므로, 이들 Vt 가 상승되고, 대기시의 소비전류가 삭감된다.
상기의 동작설명에서 알 수 있듯이, 본 발명의 도 1 의 구성에서는 제어트랜지스터 (4. 8) 는 고 Vt 트랜지스터일 필요가 없고, │Vt│=0.2 V 정도의 저 Vt 트랜지스터로 구성할 수 있다. 이로써, 제어트랜지스터 (4. 8) 의 게이트 폭을 작게 할 수 있고, 종래 기술과 같이 고 Vt 트랜지스터로 구성하는 경우보다 레이 아웃을 저감할 수 있게 된다.
또한, 도 1 의 구성에서는 제어트랜지스터 (4. 8) 의 Vt 를 각각 논리회로를 구성하는 PMOS, NMOS 의 Vt 와 제조상 동일하게 설정함으로써 종래예보다 제조공정을 삭감할 수 있다.
도 2, 도 3 은 각각 본 발명 제 2, 제 3 실시예의 구성도이다. 본 발명의 제 2 실시예가 되는 도 2 에서는, 도 1 중의 전위클램프회로가 1 개의 다이오드소자 (13) 로 구성되어 있다. 즉, 도 2 의 실시예는 제어트랜지스터 (4) 및 다이오드소자 (13) 로 이루어지는 제 1 의 전원스위치회로 (31) 와, 제어트랜지스터 (8) 및 다이오드소자 (13) 로 이루어지는 제 2 의 전원스위치회로 (32) 를 갖는다. 전원측의 다이오드소자 (13) 는 전원선 (VDD)(2) 에 애노드, 의사전원선 (VVD)(3) 에 캐소드가 접속되고, 접지측의 다이오드소자 (13) 는 의사접지선 (VGD)(7) 에 애노드, 접지선 (GND)(6) 에 캐소드가 접속되어 있다. 이와 같이 접속함으로써, 전원선 (VDD)(2) 과 의사전원선 (VVD)(3) 간의 전위차, 및 접지선 (GND)(6) 과 의사접지선 (VGD)(7) 간의 전위차를, 각각 다이오드소자 (13) 의 빌트인전압 (Vfb) 이하로 억제할 수 있게 된다.
본 발명의 제 3 실시예가 되는 도 3 에서는, 도 1 중의 전위클램프회로가 2개의 직렬접속된 다이오드소자 (13) 로 구성되어 있다. 이와 같이 접속함으로써, 전원선 (VDD)(2) 과 의사전원선 (VVD)(3) 간의 전위차, 및 접지선 (GND)(6) 과 의사접지선 (VGD)(7) 간의 전위차를, 각각 다이오드소자 (13) 의 빌트인전압 (Vfb) 의 2 배 이하로 억제할 수 있게 된다.
이와 같이 제 2, 제 3 실시예에서는, 다이오드소자의 빌트인전압을 이용하여 간단한 소자구성으로 전위클램프회로를 구성할 수 있다.
도 4 는 본 발명 제 4 실시예의 구성도이다. 본 실시예에서는 도 1 중의 전위클램프회로가 전원선 (VDD)(2) 과 의사전원선 (VVD)(3) 간, 및 접지선 (GND)(6) 과 의사접지선 (VGD)(7) 간에 각각 배치된 저항소자 (14) 로 구성되어 있다.
이 실시예에서는 대기시에 저항소자 (14) 를 흐르는 전류에 의하여 전원선 (VDD)(2) 과 의사전원선 (VVD)(3) 간에, 및 접지선 (GND)(6) 과 의사접지선 (VGD)(7) 간에 전위차가 발생하고, 논리회로 (10) 를 구성하는 MOSFET 에 백바이어스를 부여할 수 있다.
이렇게 본 실시예에서는, 대기시에 저항소자 (14) 를 흐르는 전류에 의하여 발생되는 전위차를 이용하여 간단한 소자구성으로 전위클램프회로를 구성할 수 있다.
도 5 는 본 발명의 제 5 실시예의 구성도이다. 본 실시예에서는 도 1 중의 전위클램프회로가 전원측 전위클램프 트랜지스터 (20), 및 접지측 전위클램프 트랜지스터 (21) 로 구성되어 있다. 이들 전위클램프 트랜지스터 (20, 21) 의도전형은, 각각 제어트랜지스터 (4. 8) 의 도전형과는 반대인 채널형 (도전형) 으로 되어 있고, 각 게이트 단자에는 제어트랜지스터에 대한 제어신호와 동일한 신호가 입력된다.
본 실시예에서는 대기시에 전원선 (VDD)(2) 과 의사전원선 (VVD)(3) 간의 전위차를 전원측 전위클램프 트랜지스터 (20) 의 │Vt│이하로, 및 접지선 (GND)(6) 과 의사접지선 (VGD)(7) 간의 전위차를 접지측 전위클램프 트랜지스터 (21) 의 │Vt│이하로, 각각 억제할 수 있게 된다.
이렇게 본 실시예에서는 전위클램프 트랜지스터의 Vt 를 이용하여 간단한 소자구성으로 전위클램프회로를 구성할 수 있다.
도 6 은 본 발명 제 6 실시예의 구성도이다. 도 6 은 도 2 의 제 2 실시예의 구성으로서, 래치회로를 구성한 경우의 구성도를 나타내고 있다. 도 6 에서는 논리회로 (10) 의 전원스위치회로와의 접속관계는 도 2 와 동일하다. 이 논리회로 (10) 의 내부노드 (DATA) 의 정보를 유지하기 위하여 래치회로 (19) 가 구성되어 있으나, 이 회로는 통상의 논리회로에서 사용되고 있는 것이고, 본 발명의 전원스위치회로구성을 적용하기 위하여 추가된 것은 아니다. 도 6 의 래치회로 (19) 는 2 개의 인버터 (INV1, INV2) 와, 2 개의 트랜지스터 (TG1, TG2) 로 구성되어 있다. 도 6 의 래치회로 (19) 를 구성하는 트랜지스터의 Vt는, 논리회로 (10) 를 구성하는 트랜지스터의 Vt 와 동일하게 설정되어 있다. 또한, 도 6 중에는 명시되어 있지 않으나, 래치회로를 구성하는 P 채널형 MOSFET 의 기판단자는 모두가 전원선 (VDD)(2) 에 접속되고, 동 N 채널형 MOSFET 의 기판단자는 모두가 접지선 (GND)(6) 에 접속되어 있다.
현재, 전원전압 (VDD)=2.5 V, 다이오드소자 (13) 의 빌트인전압 (Vfb) 을 0.7 V 로 하면, 도 6 의 회로는 대기상태에서도 의사전원선 (VVD)(3) 의 전위가 1.8 V 이상, 의사접지선 (VGD)(7) 의 전위가 0.7 V 이하로 유지된다. 따라서, 논리회로 (10) 및 래치회로 (19) 의 내부노드 상태는, 의사전원선 (VVD)(3) 의 전위를 하이레벨, 의사접지선 (VGD)(7) 의 전위를 로우레벨로 하여 동작상태에서 대기상태로 전환되기 직전의 상태가 유지된다.
이와 같이 본 발명의 전원회로구성에서는 특별한 래치회로를 형성하지 않고, 대기시에 각 노드의 하이레벨, 로우레벨의 상태를 유지할 수 있다.
도 7 은 본 발명의 제 7 실시예를 나타내고 있다. 도 7 은 도 2 의 회로를 복수개 사용하여 계층화한 구성을 나타내고 있다.
즉, 도 7 실시예는, 도 2 의 회로와 같이 전원선 (VDD) 과 의사전원선 (VVD) 간에, 전원스위치 트랜지스터 (4) 를 가지는 전원스위치회로 (31) 와, 접지선 (GND) 과 의사접지선 (VGD) 간에, 전원스위치 트랜지스터 (8) 를 가지는 전원스위치회로 (32) 의 적어도 일방을 가지고, 그 전원스위치 트랜지스터의 ON/OFF 에 의하여 액티브/슬리프의 모드전환을 실현하는 회로에 있어서, 전원스위치 트랜지스터 제어의 계층화를 실현할 수 있도록 하는 것이다.
도 7 에서는 제 n 계층의 회로군 (33)(도면중 중앙의 회로군 (33)) 을 중심으로, 상위계층인 제 (n-1) 계층의 회로군 (33)(도면중 좌측의 회로군 (33)) 과 하위계층인 제 (n+1) 계층의 회로군 (도면중 우측의 회로군 (33)) 을 나타내고 있다.
제 n 계층 (중앙) 의 회로군 (33) 에서는 전원선 (VDD) 과 의사전원선 (VVD(n)) 사이에 전원측 전원스위치회로 (31) 가 삽입되고, 접지선 (GND) 과 의사접지선 (VGD(n)) 사이에는 접지측 전원스위치회로 (32) 가 삽입되어 있다. 도 7 에 있어서, 제 n 계층의 회로군 (33) 으로부터 제 (n-1) 계층의 회로군 (33) 에 대한 액티브/슬리프 모드전환신호 (CS(n+1), CSB(n+1)) 를 생성하기 위해, 본 발명에 따라 최종단에는 CS 용 인버터 (35) 와 CSB 용 인버터 (36) 가 형성되어 있다. CS 용 인버터 (35) 를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터는 게이트끼리, 드레인끼리가 각각 접속되고, NMOS 트랜지스터의 소스가 접지선 (GND) 에 접속되며, PMOS 트랜지스터의 소스가 의사전원선 (VVD(n)) 에 접속되어 있다. 이와 같은 접속으로 함으로써 제 n 계층이 슬리프 모드가 된 경우에 CS(n+1) 신호는 접지 (GND) 레벨이 되기 때문에, 제 (n+1) 계층의 회로군 (33) 에 접속하는 접지측 전원스위치회로 (32) 를 OFF 상태로 할 수 있다. 마찬가지로, CSB 용 인버터 (36) 를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터는 게이트끼리, 드레인끼리가 각각 접속되고, NMOS 트랜지스터의 소스가 의사접지선 (VGD(n)) 에 접속되며, PMOS 트랜지스터의 소스가 전원선 (VDD) 에 접속되어 있다. 이와 같은 접속으로 함으로써 제 n 계층이 슬리프 모드가 된 경우에 CSB(n+1) 신호는 전원 (VDD) 레벨이 되기 때문에, 제 (n+1) 계층의 회로군 (33) 에 접속하는 전원측 전원스위치회로 (31) 를 OFF 상태로 할 수 있다.
따라서, 도 7 의 회로에 있어서는, 어떤 계층의 회로군 (33) 이 슬리프 모드가 되면 그 이하 계층의 회로군 (33) 은 자동적으로 슬리프 모드가 되고, 슬리프시의 모드전환신호 (CS/CSB) 는 각각 접지 (GND) 전위, 전원 (VDD) 전위가 된다. 그럼으로써 회로군 (33) 마다 세밀한 파워 매니지먼트가 가능하게 되고, 보다 저전력화가 가능하게 된다는 효과가 얻어진다.
도 7 의 실시예를 보다 상세하게 설명한다.
본 실시예에서는 전원계가 독립된 회로군 (33) 이 복수 있고, 어떤 계층의 회로군 (33) 의 전원스위치 (32 및 31) 는 상위계층의 회로군 (33) 에서 출력되는 제어신호 (CS/CSB) 에 의해 제어된다는 계층구조를 갖고 있다. 또 본 실시예에서는 하나의 상위계층의 회로군 또는 하나의 아래 계층의 회로군 사이에서만 신호의 교환이 이루어진다.
도 7 에 있어서, 전원측 전원스위치회로 (31) 는 저(低) ｜Vt｜ PMOS 트랜지스터와 순방향으로 바이어스된 다이오드소자로 구성되어 있다. 접지측 전원스위치회로 (32) 는 저 ｜Vt｜ NMOS 트랜지스터와 순방향으로 바이어스된 다이오드소자로 구성되어 있다. 다이오드소자는 MOS 트랜지스터가 OFF 가 되어 슬리프 상태로 된 경우, 의사전원선 (VVD) 이 전원전위 (VDD) 에 대해 어떤 전압 이하로 저하되지 않도록, 또 의사접지선 (VGD) 이 접지전위 (GND) 에 대해 어떤 전압 이상으로 상승하지 않도록 클램프하는 작용을 한다. 이 작용에 의해 슬리프시에도 회로내의 각 노드의 전위상태 (하이레벨, 로우레벨) 는 유지된다. 전원스위치회로 (31 및 32) 내의 전위클램프회로는 도 7 에 도시된 다이오드소자에 한정되는 것은 아니며, 당해 전위클램프회로로서는 도 3 ∼ 도 5 에 도시되어 있는 각종 소자가 사용될 수 있다.
도 7 은 제 n 계층의 회로군 (33) 을 중심으로 상위계층인 제 (n-1) 계층의 회로군 (33) 과 하위계층인 제 (n+1) 계층의 회로군 (33) 을 나타내고 있다. 각 회로군 (33) 의 전원계는 독립되어 있고, 각 회로군 (33) 은 전원측, 접지측에 각각 전원스위치회로 (31, 32) 를 갖고 있다. 각 계층에 있어서의 회로군 (33) 은 논리회로 (34) 와 CS 용 인버터 (35) 와 CSB 용 인버터 (36) 를 갖는다. 각 계층의 논리회로 (34) 는 의사전원선 (VVD) 과 의사접지선 (VGD) 에 접속되어 있다. 또 도시되어 있지는 않지만, 도 7 중의 회로군 (33) 을 구성하는 PMOS, NMOS 트랜지스터의 기판전위는 각각 전원선 (VDD), 접지선 (GND) 으로부터 공급되고 있다. 본 실시예에서의 각 계층의 논리회로 (34) 는 통상의 CMOS 논리회로 (예컨대, 도 1 의 10) 와 CS 제어회로, 및 CS 제어회로로부터의 출력신호와 상위계층으로부터의 CS/CSB 신호를 입력으로 하는 NAND/NOR 게이트로 구성되어 있다. 이 논리회로 (34) 는 도 7 에 나타낸 바와 같이, 하나 상위 또는 하나 하위 회로군과의 사이에서만 신호 (S) 의 교환이 이루어진다. 그리고, CS 용 인버터 (35), CSB 용 인버터 (36) 의 회로구성은 앞서 설명했으므로 설명을 생략한다.
본 실시예에 있어서는, 논리회로 (34) 의 내부에 CS 제어회로를 갖고 있기 때문에, 각 계층에서 하위계층 전원스위치의 제어신호를 생성할 수 있다. CS 제어회로의 출력신호 중, 정(正)논리 (High/Low 가 하위계층의 전원스위치 ON/OFF 에 대응) 의 신호 (IC) 는 상위계층으로부터의 CS 제어신호 (CS) 와 함께 2 입력 NAND 게이트에 입력되고, 그 출력이 CS 용 인버터 (35) 에 입력에 접속되어 있다. 한편, CS 제어회로의 출력신호 중, 부(負)논리 (High/Low 가 하위계층의 전원스위치 OFF/ON 에 대응) 의 신호 (ICB) 는 상위계층으로부터의 CSB 제어신호 (CSB) 와 함께 2 입력 NOR 게이트에 입력되고, 그 출력이 CSB 용 인버터 (36) 에 입력에 접속되어 있다.
이하, 도 7 의 실시예의 동작을 도 8 의 타이밍도를 이용하여 설명한다. 먼저, 제 (n-1) 계층, 제 n 계층, 제 (n+1) 계층의 회로군 (33) 이 모두 액티브상태로부터, 제 (n-1) 계층의 회로군내의 논리회로 (4) 에서 하위계층의 회로군을 슬리프 상태로 하는 신호가 생성되는 경우의 동작에 대하여 설명한다. 초기상태는 제 (n-1) 계층, 제 n 계층, 제 (n+1) 계층의 회로군 (33) 이 모두 액티브상태이기 때문에, CS(n-1), CS(n), CS(n+1), CS(n+2) 는 모두 High 레벨, CSB(n-1), CSB(n), CSB(n+1), CSB(n+2) 는 모두 Low 레벨로 되어 있다. 또, 각 계층의 회로군중의 CS 제어회로로부터는 하위계층의 회로군을 액티브로 하는 신호가 출력되고 있다. 따라서, 각 계층의 전원측, 접지측 전원스위치회로 (31 및 32) 는 모두 ON 상태가 되기 때문에, 각 회로군 (33) 의 의사전원선 (VVD(n-1), VVD(n), VVD(n+1)) 전위는 DC 적으로는 전원전위 (VDD) 가 부여되고, 각 회로군 (33) 의 의사접지선 (VGD(n-1), VGD(n), VGD(n+1)) 의 전위는 DC 적으로는 접지전위 (GND) 가 부여된다. 이 상태에서, 제 (n-1) 계층 회로군 (33) 중의 논리회로 (4) 의 CS 제어신호로부터 하위계층을 슬리프 모드로 하는 신호가 생성되었다고 하면, IC(n-1) 은 Low, ICB(n-1) 은 High 가 된다. IC(n-1) 출력처의 2 입력 NAND 로부터는 High 가 출력되고, CS 용 인버터 (35) 로부터는 Low 가 출력되기 때문에, 제 n 계층의 접지측 전원스위치회로 (32) 는 OFF 상태가 된다. 한편, ICB(n-1) 출력처의 2 입력 NOR 로부터는 Low 가 출력되고, CSB 용 인버터 (36) 로부터는 High 가 출력되기 때문에, 제 n 계층의 전원측 전원스위치회로 (31) 도 마찬가지로 OFF 상태가 된다. 이와 같이 제 (n-1) 계층의 회로군 (33) 내에서 생성되는 CS/CSB 신호에 의해 제 n 계층의 회로군 (33) 이 슬리프 상태가 된다.
제 n 계층의 회로군 (33) 이 슬리프 상태로 되어 있는 경우에는, 도 8 에 나타낸 바와 같이 의사전원선 (VVD(n)) 은 전원전위 (VDD) 보다 저하되고, 의사접지선 (VGD(n)) 은 접지전위 (GND) 보다 상승한다. 이들 의사전원선 (VVD(n)), 의사접지선 (VGD(n)) 의 슬리프시의 전위변화량은 각각 전원측, 접지측 전원스위치회로 (31, 32) 중의 다이오드소자에 의해 클램프되기 때문에, VVD-VGD 사이에는 어떤 일정한 전위차가 남는다. 이 전위차에 의해 제 n 계층의 회로군 (33) 내부노드의 전위관계 (High/Low) 는 슬리프시에도 유지된다. 이 동작에 관해서는 상술한 바와 같다. 또한 이 상태에서는 CS(n), CSB(n) 이 각각 Low, High 이므로 제 n 계층의 회로군내의 CS 용 인버터 (35), CSB 용 인버터 (36) 에는 각각 High, Low 가 입력되고, CS(n+1), CSB(n+1) 이 각각 Low, High 로서 출력된다. 본 실시예의 회로구성에서는 CS 용 인버터 (35) 의 NMOS 트랜지스터 소스가 접지선 (GND) 에 접속되고, 일방의 CSB 용 인버터 (36) 의 PMOS 트랜지스터 소스가 전원선 (VDD) 에 접속되어 있기 때문에, 제 n 계층이 슬리프 상태에서도 제 (n+1) 계층의 전원스위치 제어신호 (CS, CSB) 는 각각 GND, VDD 전위가 공급되고, 중간전위가 되어 있는 의사전원선 (VDD(n)), 의사접지선 (VGD(n)) 의 전위가 공급되는 일은 없다. 그럼으로써 슬리프 상태에 있어서의 제 (n+1) 계층의 전원스위치회로 (31및 32) 에서의 리크전류를 저감시킬 수 있다. 그러므로 제 (n+1) 계층의 회로군 (33) 도 슬리프 상태가 된다. 제 (n+1) 계층의 회로군 내에서도 제 n 계층의 회로군내와 동일한 동작에 의해 CS(n+2), CSB(n+2) 로부터는 각각 접지전위 (GND(Low)), 전원전위 (VDD(High)) 가 출력된다. 그럼으로써, 도시되어 있지는 않지만, 제 (n+2) 계층의 회로군 (33) 도 슬리프 상태가 된다.
또한 상술한 상태에서 제 (n-1) 계층 회로군 (33) 중의 논리회로 (4) 의 CS 제어회로로부터 하위계층을 액티브 모드로 하는 신호가 생성되었다고 하면, 도 8 에 나타낸 바와 같이 IC(n-1) 은 High, ICB(n-1) 은 Low 가 된다. IC(n-1) 출력처의 2 입력 NAND 로부터는 Low 가 출력되고, CS 용 인버터 (35) 로부터는 High 가 출력되기 때문에, 제 n 계층의 접지측 전원스위치회로 (32) 는 ON 상태가 된다. 한편, ICB(n-1) 출력처의 2 입력 NOR 로부터는 High 가 출력되고, CSB 용 인버터 (36) 로부터는 Low 가 출력되기 때문에, 제 n 계층의 전원측 전원스위치회로 (31) 도 동일하게 ON 상태가 된다. 이에 따라 제 n 계층 회로군 (33) 의 의사전원선 (VVD(n)) 은 DC 적으로는 전원전위 (VDD), 의사접지선 (VGD(n)) 은 DC 적으로는 접지전위 (GND) 가 되므로 제 n 계층의 회로군은 다시 액티브상태가 된다.
제 n 계층의 회로군 (33) 이 액티브가 되면, CS(n) 이 입력되어 있는 입력 NAND 로부터는 Low 가 출력되고, CS 용 인버터 (35) 의 출력 (CS(n+1)) 은 High 가 되기 때문에, 제 (n+1) 계층의 접지측 전원스위치 (5) 는 ON 상태가 된다. 한편, CSB(n) 이 입력되어 있는 2 입력 NOR 로부터는 High 가 출력되고, CSB 용 인버터 (36) 의 출력 (CSB(n+1)) 은 Low 가 되기 때문에, 제 (n+1) 계층의 전원측 전원스위치 (6) 도 동일하게 ON 상태가 된다. 이상과 같은 신호변화에 의해 제 (n+1) 계층의 회로군 (33) 도 액티브가 된다.
제 (n+1) 계층의 회로군 (33) 내부에 있어서도 상술한 제 n 계층의 회로군 (33) 과 동일한 신호처리에 의해, CS 용 인버터 (35) 의 출력 (CS(n+2)) 은 High, CSB 용 인버터 (36) 의 출력 (CSB(n+2)) 은 Low 가 된다. 따라서, 도시되어 있지는 않지만, 제 (n+2) 계층의 회로군 (33) 도 액티브가 된다.
이와 같이 본 실시예에 있어서는, 어떤 계층의 회로군이 슬리프 모드가 되면 그 이하 계층의 회로군은 자동적으로 슬리프 모드가 되고, 반대로 그 상태로부터 어떤 계층 이하를 일괄하여 액티브 모드로 복구시킬 수도 있다.
이와 같이 본 발명은 전원스위치회로의 제어 계층화를 실현 가능하게 하기 때문에, 회로군 (33) 마다의 파워 매니지먼트가 가능하게 되고, 슬리프시 뿐만 아니라 동작시의 전력삭감을 도모할 수 있다. 또, 본 발명에서는 어떤 계층의 회로군이 슬리프 상태가 된 경우에도 그 회로군으로부터 출력되는 하위계층의 전원스위치 제어신호는 중간전위가 되지 않고 전원전위 또는 접지전위가 되므로 하위계층의 전원스위치 회로에서의 리크전류를 저감시킬 수 있다.
도 9 는 본 발명의 제 8 실시예를 나타내고 있다. 이 실시예는 제 n 계층의 회로군 (33) 이 CS 제어회로를 갖지 않는 점을 제외하면 도 7 실시예와 동일하다. 도 9 는 도 7 과 마찬가지로 제 n 계층의 회로군 (33) 을 중심으로 상위계층인 제 (n-1) 계층의 회로군 (33) 과 하위계층인 제 (n+1) 계층의 회로군 (33) 을 나타내고 있다. 각 회로의 전원계는 독립되어 있으며, 각 회로군 (33) 에는전원측, 접지측에 각각 전원스위치 (31, 32) 를 구비하고 있다. 본 실시예에서는 제 n 계층의 회로군 (33) 중의 논리회로 (34) 내에 CS 제어회로를 형성하지 않은 구성을 나타내고 있다. 이 구성에서는 제 (n-1) 계층의 회로군 (33) 에서 출력되는 CS(n), CSB(n) 신호에 의해 제 n 계층과 제 (n+1) 계층의 두 회로군 (33) 의 전원스위치 회로의 제어를 행한다.
본 실시예에서는 이러한 구성으로 함으로써 제 n 계층의 회로가 간략화되어 소자수가 삭감된다는 효과를 얻을 수 있다.
도 10 은 본 발명의 제 9 실시예를 나타내고 있다. 도 7 및 도 9 의 실시예에서는 전원스위치 회로의 제어구조에 분기가 없는 계층구조의 경우를 나타내고 있는데, 도 10 의 실시예는 상기 전원스위치 회로의 제어구조에 분기가 있는 계층구조에 적용한 것이다.
그를 위한 구성을 제 3 실시예로 도 10 에 나타낸다. 도 10 에서는 도시되어 있는 제 n 계층, 제 (n+1) 계층을 포함한 n 계 회로군 (37) 에서 전원계의 제어신호가 0 계의 회로군 (38), 1 계의 회로군 (39), k 계의 회로군 (40) 의 (k+1) 계통으로 분기된 구성이 나타나 있다. 본 실시예와 같은 구성에서는 n 계통의 제 (n+1) 계층의 회로군 (33) 에서 (k+1) 계통 각각 액티브 상태 / 슬리프 상태를 선택적으로 설정할 수 있다. 실제로 디코드 회로를 통한 회로에는 이러한 전원제어구성이 유효하다. 예컨대 RAM (random access memory) / ROM (read-only memory) 의 워드선 디코더 등은 2m(m 은 1 이상의 정수) 개 중에서 하나의 워드선이 선택되는 구성으로 되어 있는 경우가 많다. 따라서, 하나의 워드선이 선택되어 그 워드선에서 High 레벨이 출력되었다고 하면, 다른 워드선의 드라이버는 도 7 에 나타낸 CS 용 인버터 (35) 와 동일한 구성으로 접지전위를 출력한 슬리프 상태로 할 수 있다. 그럼으로써 RAM/ROM 의 동작시에도 (2m-1) 개의 워드선 드라이버는 슬리프 상태로 할 수 있기 때문에 RAM/ROM 회로의 동작전력을 저감시킬 수 있다.
도 11 은 본 발명의 제 10 실시예를 나타내고 있다. 도 7, 도 9 및 도 10 의 각 실시예에서는 계층간의 신호에 관해서는 특별히 언급되지 않았지만, 하위계층의 회로군이 슬리프 상태가 된 경우, 이 하위계층에서 출력되는 신호 레벨은 의사전원선 전위 또는 의사접지선의 레벨이 된다. 이들 출력 레벨은 중간전위이기 때문에, 이들 출력신호가 액티브 상태에 있는 상위계층의 회로군에 입력되면 그 상위계층의 회로군에서 리크전류가 증가한다. 이것을 해결하기 위한 회로구성이 도 11 에 나타나 있다.
도 11 에서는 제 n 계층과 제 (n+1) 계층간의 신호 교환을 중심으로 나타내고 있다. 본 실시예에서는 제 n 계층의 회로군 (33) 에 상위계층으로부터의 전위 스위치 제어신호 CS(n)/CSB(n) 에 의해 래치상태와 데이터 스루(through) 상태가 전환되는 입력래치 (D) 와, 제 n 계층에서 생성되는 전원스위치 제어신호 CS(n+1)/CSB(n+1) 에 의해 래치 상태와 데이터 스루 상태가 전환되는 입력래치 (U) 가 구비되어 있는 것을 특징으로 하고 있다. 입력래치 (D, U) 를 구성하는 래치회로는 트랜스퍼게이트에서 신호를 받는 회로구성으로 되어 있다. 입력래치 (D) 에는 상위계층으로부터의 출력신호 (SO(n-1)) 가 입력되고, 입력래치 (U) 에는 하위계층으로부터의 출력신호 (SI(n)) 가 입력되는 회로구성으로 되어 있다.
현재 제 n 계층에서 제 (n+1) 계층의 회로군을 슬리프 상태로 하는 신호가 생성되었다고 하면, CS(n+1) 은 접지전위, CSB(n+1) 은 전원전위가 출력된다. 그럼으로써 제 (n+1) 계층의 회로군 (33) 이 슬리프 상태가 됨과 동시에 본 실시예의 경우에는 입력래치 (U) 가 데이터 스루 상태에서 래치상태가 된다. 입력래치 (U) 에서는 신호가 입력되는 트랜스퍼게이트가 CS(n+1), CSB(n+1) 에 의해 OFF 상태가 되기 때문에 슬리프 상태의 제 (n+1) 계층의 회로군으로부터 중간전위가 출력되는 신호 (SI(n)) 가 입력되어도 제 n 계층의 회로군에서는 리크전류가 발생되지 않는다.
이와 같이 본 실시예에서는 하위계층의 회로군이 슬리프 상태가 됨으로써 발생되는 상위계층의 회로군의 입력회로에서의 리크전류 증가를 없앨 수 있다. 또한, 본 실시예의 구성은 상술한 도 9 및 도 10 의 실시예의 경우에도 적용할 수 있어 동일한 효과를 얻을 수 있다.
도 12 는 본 발명의 제 11 실시예를 나타내고 있다. 도 7, 도 9, 도 10, 도 11 의 각 실시예에서는 하나의 상위 또는 하위계층간에서만 신호의 교환이 이루어지지만, 도 12 의 실시예에서는 계층을 뛰어넘은 신호의 교환을 가능하게 한 것이다.
도 12 에서는 제 n 계층, 제 (n+1) 계층과 제 (n+2) 계층간의 신호 교환을중심으로 나타내고 있다. 본 실시예에서는 제 n 계층과 제 (n+1) 계층간, 제 (n+1) 계층과 제 (n+2) 계층간의 신호의 교환뿐아니라 제 (n+2) 계층으로부터의 출력의 일부 (SI(n,1)) 가 제 n 계층에 입력되는 예를 나타내고 있다. 제 n 계층의 회로군 (33) 에는, 상위계층으로부터의 전원스위치 제어신호 (CS(n)/CSB(n)) 에 의해 래치상태와 데이터 스루 상태가 전환되는 입력래치 (D) 와, 제 n 계층에서 생성되는 전원스위치 제어신호 (CS(n+1)/CSB(n+1)) 에 의해 래치상태와 데이터 스루 상태가 전환되는 입력래치 (U1), 또한 제 (n+1) 계층에서 생성되는 전원스위치 제어신호 (CS(n+2)/CSB(n+2)) 에 의해 래치상태와 데이터 스루 상태가 전환되는 입력래치 (U2) 가 구비되어 있는 것을 특징으로 하고 있다. 입력래치 (D, U1, U2) 를 구성하는 래치회로는 트랜스퍼게이트에서 신호를 받는 회로구성으로 되어 있다. 입력래치 (D) 에는 상위계층으로부터의 출력신호 (SO(n-1)) 가 입력되고, 입력래치 (U1) 에는 제 (n+1) 계층으로부터의 출력신호 (SI(n,0)) 가 입력되고, 입력래치 (U2) 에는 제 (n+2) 계층으로부터의 출력신호 (SI(n,1)) 가 입력되는 회로구성으로 되어 있다.
현재 제 n 계층에서 제 (n+1) 계층의 회로군을 슬리프 상태로 하는 신호가 생성되었다고 하면 CS(n+1) 은 접지전위, CSB(n+1) 은 전원전위가 출력된다. 그럼으로써 제 (n+1) 계층의 회로군 (33) 이 슬리프 상태가 됨과 동시에 입력래치 (U1) 가 데이터 스루 상태에서 래치상태로 된다. 또, 본 실시예에서는 제 (n+2) 계층의 회로군 (33) 이 슬리프 상태가 됨과 동시에 입력래치 (U2) 가 데이터 스루 상태에서 래치상태로 된다. 입력래치 (U1) 에서는, 신호가 입력되는 트랜스퍼게이트가 CS(n+1), CSB(n+1) 에 의해 OFF 상태가 되기 때문에, 슬리프 상태의 제 (n+1) 계층의 회로군에서 중간전위가 출력되는 신호 (SI(n,0)) 가 입력되어도 제 n 계층의 회로군에서는 리크전류가 발생되지 않는다. 마찬가지로 입력래치 (U2) 에서는, 신호가 입력되는 트랜스퍼게이트가 CS(n+2), CSB(n+2) 에 의해 OFF 상태가 되기 때문에, 슬리프 상태의 제 (n+2) 계층의 회로군에서 중간전위가 출력되는 신호 (SI(n,1)) 가 입력되어도 제 n 계층의 회로군에서는 리크전류가 발생되지 않는다.
이와 같이 본 실시예에서는 신호의 교환이 하나의 상위 또는 하위계층과의 사이만이 아닌 경우에도 하위계층의 회로군이 슬리프 상태가 됨으로써 발생하는 상위계층의 회로군의 입력회로에서의 리크전류 증가를 없앨 수 있다. 또, 본 실시예의 구성은 도 9 및 도 10 의 실시예의 경우에도 적용할 수 있으며 동일한 효과를 얻을 수 있다.
이상 기술한 바와 같이 본 발명은, 전원선과 의사전원선 사이에 제어트랜지스터와 전위클램프회로가 배치되는 구성으로 함으로써, 제어트랜지스터가 비도통이 되어 상기 의사전원선에 전원단자가 접속된 논리회로가 대기상태로 되어도 의사전원선은 어떤 일정 전위로 클램프되기 때문에, 상기 논리회로를 구성하는 MISFET 는 백바이어스가 인가된 상태가 되어 임계값 전압이 동작시보다 높아지므로, 리크전류를 저감시킬 수 있다. 이 회로구성에서는 제어트랜지스터의 ｜Vt｜를, 논리회로를 구성하는 MISFET 의 ｜Vt｜와 동일하게 낮게 설정할 수 있게 되므로 제어트랜지스터의 게이트 폭 및 레이 아웃 면적을 저감시킬 수 있다. 또한, 제어트랜지스터의 ｜Vt｜를, 논리회로를 구성하는 MISFET 의 ｜Vt｜ 와 제조상 동일하게 설정함으로써 종래 기술보다 제조공정을 삭감할 수 있어 제조비용을 억제할 수 있게 된다.
또, 본 발명의 반도체 집적회로에서는, 대기 (슬리프) 시에 동작 (액티브) 상태에서 대기상태로 전환되기 직전의 내부노드의 전위관계 (하이레벨, 로우레벨) 가 유지된다. 따라서, 종래 기술과 같은 대기시의 정보 유지를 위한 래치회로의 추가나 그 제어신호의 타이밍 설계 등이 불필요해져 레이 아웃 면적의 저감과 설계 용이화가 가능하다.
또한, 본 발명에서는 전원제어의 계층화에 따라 매우 세밀한 파워 매니지먼트를 실현할 수 있다.

Claims (17)

  1. P 채널형 MIS 전계효과 트랜지스터와 N 채널형 MIS 전계효과 트랜지스터의 조합으로 이루어지는 상보형 트랜지스터와, 이 상보형 트랜지스터의 상기 P 채널형 MIS 전계효과 트랜지스터 및 상기 N 채널형 MIS 전계효과 트랜지스터에 각각 접속된 제 1 및 제 2 전원단자를 갖는 논리회로와,
    전원에 접속되는 전원선과,
    상기 제 2 전원단자에 접속됨과 동시에 접지에 접속되는 접지선과,
    상기 전원선과 상기 논리회로 사이의 전력공급을 하는 전력공급부를 갖는 반도체 집적회로에 있어서,
    상기 P 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 전원선에 접속되며, 또한 상기 N 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 접지선에 접속되고,
    상기 전력공급부는
    상기 논리회로의 상기 제 1 전원단자에 접속된 의사전원선과,
    상기 전원선과 상기 의사전원선 사이에 접속된 전원스위치회로를 갖고,
    상기 전원스위치회로는
    상기 전원선과 상기 의사전원선 사이에 접속된 P 채널형 MIS 형 제어트랜지스터와,
    상기 전원선과 상기 의사전원선 사이에 접속되며, 상기 제어트랜지스터가OFF 되었을 때에 상기 의사전원선의 전위를 상기 전원선의 전위보다 낮고 상기 접지선의 전위보다 높은 클램프전위로 클램프하는 클램프회로를 갖고,
    이 클램프회로는 상기 제어트랜지스터가 OFF 되었을 때에 상기 논리회로에 상기 제어트랜지스터가 OFF 되기 직전의 상기 논리회로의 내부노드의 논리레벨의 상태를 유지시키는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 제어트랜지스터는 상기 논리회로의 상기 P 채널형 MIS 전계효과 트랜지스터의 임계값 전압과 동일한 임계값 전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1 항에 있어서, 상기 전위클램프회로가 1 개 이상의 다이오드소자를 갖는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항에 있어서, 상기 전위클램프회로가 1 개 이상의 저항소자를 갖는 것을 특징으로 하는 반도체 집적회로.
  5. 제 1 항에 있어서, 상기 전위클램프회로가 상기 제어트랜지스터와는 반대인 채널형의 1 개 이상의 MIS 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 집적회로.
  6. P 채널형 MIS 전계효과 트랜지스터와 N 채널형 MIS 전계효과 트랜지스터의 조합으로 이루어지는 상보형 트랜지스터와, 이 상보형 트랜지스터의 상기 P 채널형 MIS 전계효과 트랜지스터 및 상기 N 채널형 MIS 전계효과 트랜지스터에 각각 접속된 제 1 및 제 2 전원단자를 갖는 논리회로와,
    전원에 접속됨과 동시에 상기 제 1 전원단자에 접속되는 전원선과,
    접지에 접속되는 접지선과,
    상기 논리회로와 상기 접지선 사이의 전력공급을 하는 전력공급부를 갖는 반도체 집적회로에 있어서,
    상기 P 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 전원선에 접속되며, 또한 상기 N 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 접지선에 접속되고,
    상기 전력공급부는
    상기 논리회로의 상기 제 2 전원단자에 접속된 의사접지선과,
    상기 접지선과 상기 의사접지선 사이에 접속된 전원스위치회로를 갖고,
    상기 전원스위치회로는
    상기 접지선과 상기 의사접지선 사이에 접속된 N 채널형 MIS 형 제어트랜지스터와,
    상기 접지선과 상기 의사접지선 사이에 접속되며, 상기 제어트랜지스터가 OFF 되었을 때에 상기 의사접지선의 전위를 상기 접지선의 전위보다 높고 상기 전원선의 전위보다 낮은 클램프전위로 클램프하는 클램프회로를 갖고,
    이 클램프회로는 상기 제어트랜지스터가 OFF 되었을 때에 상기 논리회로에 상기 제어트랜지스터가 OFF 되기 직전의 상기 논리회로의 내부노드의 논리레벨의 상태를 유지시키는 것을 특징으로 하는 반도체 집적회로.
  7. 제 6 항에 있어서, 상기 제어트랜지스터는 상기 논리회로의 상기 N 채널형 MIS 전계효과 트랜지스터의 임계값 전압과 동일한 임계값 전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  8. 제 6 항에 있어서, 상기 전위클램프회로가 1 개 이상의 다이오드소자를 갖는 것을 특징으로 하는 반도체 집적회로.
  9. 제 6 항에 있어서, 상기 전위클램프회로가 1 개 이상의 저항소자를 갖는 것을 특징으로 하는 반도체 집적회로.
  10. 제 6 항에 있어서, 상기 전위클램프회로가 상기 제어트랜지스터와는 반대인 채널형의 1 개 이상의 MIS 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 집적회로.
  11. P 채널형 MIS 전계효과 트랜지스터와 N 채널형 MIS 전계효과 트랜지스터의 조합으로 이루어지는 상보형 트랜지스터와, 이 상보형 트랜지스터의 상기 P 채널형MIS 전계효과 트랜지스터 및 상기 N 채널형 MIS 전계효과 트랜지스터에 각각 접속된 제 1 및 제 2 전원단자를 갖는 논리회로와,
    전원에 접속되는 전원선과,
    접지에 접속되는 접지선과,
    상기 전원선으로부터 상기 논리회로로 전력공급을 하는 전력공급부를 소정 계층의 회로로서 포함하는 반도체 집적회로에 있어서,
    상기 P 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 전원선에 접속되며, 또한 상기 N 채널형 MIS 전계효과 트랜지스터의 기판단자는 상기 접지선에 접속되고,
    상기 전력공급부는
    상기 논리회로의 상기 제 1 전원단자에 접속된 의사전원선과,
    상기 전원선과 상기 의사전원선 사이에 접속된 제 1 전원스위치회로와, 상기 논리회로의 상기 제 2 전원단자에 접속된 의사접지선과,
    상기 접지선과 상기 의사접지선 사이에 접속된 제 2 전원스위치회로를 갖고,
    상기 제 1 전원스위치회로는
    상기 전원선과 상기 의사전원선 사이에 접속된 P 채널형 MIS 형 제 1 제어 트랜지스터와,
    상기 전원선과 상기 의사전원선 사이에 접속되며, 상기 제 1 제어트랜지스터가 OFF 되었을 때에 상기 의사전원선의 전위를 상기 전원선의 전위보다 낮고 상기 접지선의 전위보다 높은 제 1 클램프전위로 클램프하는 제 1 클램프회로를 갖고,
    상기 제 2 전원스위치회로는
    상기 접지선과 상기 의사접지선 사이에 접속된 N 채널형 MIS 형 제 2 제어트랜지스터와,
    상기 접지선과 상기 의사접지선 사이에 접속되며, 상기 제 2 제어트랜지스터가 OFF 되었을 때에 상기 의사접지선의 전위를 상기 접지선의 전위보다 높고 상기 제 1 클램프전위보다 낮은 제 2 클램프전위로 클램프하는 제 2 클램프회로를 갖고,
    상기 제 1 및 상기 제 2 클램프회로는 상기 제 1 및 상기 제 2 제어트랜스지터가 OFF 되었을 때에 상기 논리회로에 상기 제 1 및 상기 제 2 제어트랜지스터가 OFF 되기 직전의 상기 논리회로의 내부노드의 논리레벨의 상태를 유지시키는 것을 특징으로 하는 반도체 집적회로.
  12. 제 11 항에 있어서, 상기 제 1 제어트랜지스터는 상기 논리회로의 상기 P 채널형 MIS 전계효과 트랜지스터의 임계값 전압과 동일한 임계값 전압을 갖고,
    상기 제 2 제어트랜지스터는 상기 논리회로의 상기 N 채널형 MIS 전계효과 트랜지스터의 임계값 전압과 동일한 임계값 전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  13. 제 11 항에 있어서, 상기 제 1 및 상기 제 2 전위클램프회로의 적어도 일방이 1 개 이상의 다이오드소자를 갖는 것을 특징으로 하는 반도체 집적회로.
  14. 제 11 항에 있어서, 상기 제 1 및 상기 제 2 전위클램프회로의 적어도 일방이 1 개 이상의 저항소자를 갖는 것을 특징으로 하는 반도체 집적회로.
  15. 제 11 항에 있어서, 상기 제 1 전위클램프회로가 상기 제 1 제어트랜지스터와는 반대인 채널형의 1 개 이상의 MIS 전계효과 트랜지스터를 갖고,
    상기 제 2 전위클램프회로가 상기 제 2 제어트랜지스터와는 반대인 채널형의 1 개 이상의 MIS 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 집적회로.
  16. 제 11 항에 있어서,
    상위계층의 회로를 더 갖고,
    상기 소정 계층의 회로의 상기 제 1 제어트랜지스터는 상기 상위계층의 회로로부터 제 1 전환신호를 받아, 상기 제 1 전환신호가 하이레벨일 때에 OFF 하는 것이고,
    상기 소정 계층의 회로의 상기 제 2 제어트랜지스터는 상기 상위계층의 회로로부터 제 2 전환신호를 받아, 상기 제 2 전환신호가 로우레벨일 때에 OFF 하는 것임을 특징으로 하는 반도체 집적회로.
  17. 제 16 항에 있어서,
    하위계층의 회로를 더 구비하고,
    상기 소정 계층의 회로는,
    상기 제 1 전환신호 및 상기 제 2 전환신호를 생성하는 전환신호 생성수단과,
    상기 상위계층의 회로 및 상기 전환신호 생성수단에 접속되며, 상기 상위계층의 회로로부터 받은 상기 제 1 전환신호와 상기 전환신호 생성수단으로부터 받은 상기 제 1 전환신호의 NOR 를 취하는 NOR 회로와,
    이 NOR 회로의 출력신호를 반전하는 제 1 인버터와,
    상기 상위계층의 회로 및 상기 전환신호 생성수단에 접속되며, 상기 상위계층의 회로로부터 받은 상기 제 2 전환신호와 상기 전환신호 생성수단으로부터 받은 상기 제 2 전환신호의 NAND 를 취하는 NAND 회로와,
    이 NAND 회로의 출력신호를 반전하는 제 2 인버터를 더 구비하고,
    상기 제 1 인버터의 출력신호가 상기 하위계층의 회로를 위한 상기 제 1 전환신호로서 상기 하위계층의 회로로 공급되고,
    상기 제 2 인버터의 출력신호가 상기 하위계층의 회로를 위한 상기 제 2 전환신호로서 상기 하위계층의 회로로 공급되는 것을 특징으로 하는 반도체 집적회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485544B1 (ko) * 2001-09-28 2005-04-28 미쓰비시덴키 가부시키가이샤 반도체 집적 회로

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3888070B2 (ja) * 2001-02-23 2007-02-28 株式会社ルネサステクノロジ 消費電力制御インタフェースを有する論理回路モジュール及び該モジュールを記憶した記憶媒体
US7010706B2 (en) 2001-04-13 2006-03-07 Intel Corporation Apparatus having a first circuit supplying a power potential to a second circuit under a first operating mode otherwise decoupling the power potential
US6510096B2 (en) * 2001-04-27 2003-01-21 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
JP2003031681A (ja) 2001-07-16 2003-01-31 Matsushita Electric Ind Co Ltd 半導体集積回路
JP3831270B2 (ja) * 2002-01-31 2006-10-11 株式会社ルネサステクノロジ 論理回路及び半導体集積回路
JP3609805B2 (ja) * 2002-07-11 2005-01-12 松下電器産業株式会社 ブロック間インタフェース回路およびシステムｌｓｉ
US6859084B2 (en) 2002-08-19 2005-02-22 Elixent Ltd. Low-power voltage modulation circuit for pass devices
WO2004075406A1 (en) * 2003-02-19 2004-09-02 Koninklijke Philips Electronics, N.V. Leakage power control
US6946903B2 (en) * 2003-07-28 2005-09-20 Elixent Limited Methods and systems for reducing leakage current in semiconductor circuits
US7372765B2 (en) * 2003-09-04 2008-05-13 United Memories, Inc. Power-gating system and method for integrated circuit devices
US7359277B2 (en) * 2003-09-04 2008-04-15 United Memories, Inc. High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation
US7581124B1 (en) 2003-09-19 2009-08-25 Xilinx, Inc. Method and mechanism for controlling power consumption of an integrated circuit
US7498836B1 (en) * 2003-09-19 2009-03-03 Xilinx, Inc. Programmable low power modes for embedded memory blocks
US7098689B1 (en) 2003-09-19 2006-08-29 Xilinx, Inc. Disabling unused/inactive resources in programmable logic devices for static power reduction
US7504854B1 (en) 2003-09-19 2009-03-17 Xilinx, Inc. Regulating unused/inactive resources in programmable logic devices for static power reduction
US7549139B1 (en) 2003-09-19 2009-06-16 Xilinx, Inc. Tuning programmable logic devices for low-power design implementation
JP2005109179A (ja) * 2003-09-30 2005-04-21 National Institute Of Advanced Industrial & Technology 高速低消費電力論理装置
US6917555B2 (en) * 2003-09-30 2005-07-12 Freescale Semiconductor, Inc. Integrated circuit power management for reducing leakage current in circuit arrays and method therefor
US6946869B2 (en) * 2003-10-15 2005-09-20 International Business Machines Corporation Method and structure for short range leakage control in pipelined circuits
US7227383B2 (en) 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7266707B2 (en) * 2004-09-16 2007-09-04 International Business Machines Corporation Dynamic leakage control circuit
US7498839B1 (en) 2004-10-22 2009-03-03 Xilinx, Inc. Low power zones for programmable logic devices
US7126370B2 (en) * 2004-10-28 2006-10-24 International Business Machines Corporation Power gating techniques able to have data retention and variability immunity properties
US7417451B2 (en) * 2005-10-07 2008-08-26 Synopsys, Inc. Leakage power management with NDR isolation devices
US7498835B1 (en) 2005-11-04 2009-03-03 Xilinx, Inc. Implementation of low power standby modes for integrated circuits
KR100727414B1 (ko) * 2006-01-10 2007-06-13 삼성전자주식회사 저전력 게이팅 회로 및 방법
US7345944B1 (en) 2006-01-11 2008-03-18 Xilinx, Inc. Programmable detection of power failure in an integrated circuit
JP4799255B2 (ja) * 2006-04-17 2011-10-26 パナソニック株式会社 半導体集積回路
JP4191214B2 (ja) * 2006-08-01 2008-12-03 エルピーダメモリ株式会社 半導体装置
JP4199793B2 (ja) * 2006-09-13 2008-12-17 エルピーダメモリ株式会社 半導体装置
JP2008072005A (ja) * 2006-09-15 2008-03-27 Elpida Memory Inc 半導体装置及びその設計方法
US7545177B1 (en) * 2007-03-20 2009-06-09 Xilinx, Inc. Method and apparatus for leakage current reduction
US7551508B2 (en) * 2007-11-16 2009-06-23 International Business Machines Corporation Energy efficient storage device using per-element selectable power supply voltages
US8527797B2 (en) * 2007-12-26 2013-09-03 Qualcomm Incorporated System and method of leakage control in an asynchronous system
DE102008053533A1 (de) * 2008-10-28 2010-04-29 Atmel Automotive Gmbh Schaltung, Verfahren zur Steuerung und Verwendung einer Schaltung für einen Ruhemodus und einen Betriebsmodus
US7977972B2 (en) * 2009-08-07 2011-07-12 The Board Of Trustees Of The University Of Arkansas Ultra-low power multi-threshold asynchronous circuit design
KR20110139780A (ko) * 2010-06-24 2011-12-30 삼성전자주식회사 반도체 집적회로 장치 및 이를 포함하는 시스템온칩
US8823405B1 (en) 2010-09-10 2014-09-02 Xilinx, Inc. Integrated circuit with power gating
CN102522109A (zh) * 2011-12-28 2012-06-27 苏州大学 电源管理电路
US9083337B2 (en) * 2012-01-13 2015-07-14 The Board Of Trustees Of The University Of Arkansas Multi-threshold sleep convention logic without nsleep
US8487654B1 (en) * 2012-02-29 2013-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Voltage mode driver with current booster (VMDCB)
US9094013B2 (en) * 2013-05-24 2015-07-28 The Board Of Trustees Of The University Of Arkansas Single component sleep-convention logic (SCL) modules
US9083342B2 (en) * 2013-08-19 2015-07-14 Taiwan Semiconductor Manufacturing Company Ltd. Circuit and method for power management
US9419624B2 (en) 2014-11-12 2016-08-16 Xilinx, Inc. Power management system for integrated circuits
US9780786B2 (en) * 2016-01-26 2017-10-03 Micron Technology, Inc. Apparatus and method for standby current control of signal path
US10148270B2 (en) * 2017-03-15 2018-12-04 Quicklogic Corporation Switchable power islands having configurably on routing paths
US10122347B2 (en) * 2017-04-03 2018-11-06 Intel Corporation Adaptive voltage system for aging guard-band reduction
KR20180135628A (ko) * 2017-06-13 2018-12-21 에스케이하이닉스 주식회사 전원 게이팅 회로를 포함하는 반도체 장치
US10804903B1 (en) * 2018-11-16 2020-10-13 Jia Di Asynchronous circuit stacking for simplified power management
CN109782836A (zh) * 2018-12-27 2019-05-21 西安紫光国芯半导体有限公司 一种用于减少待机漏电流的供电装置及方法
JP2021027110A (ja) * 2019-08-02 2021-02-22 キオクシア株式会社 半導体装置
US11303274B1 (en) 2020-11-16 2022-04-12 Micron Technology, Inc. Sub-threshold current reduction circuit switches and related apparatuses and methods

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583183A (ja) * 1981-06-30 1983-01-08 Fujitsu Ltd 半導体装置の出力回路
JPH0693613B2 (ja) * 1987-01-16 1994-11-16 三菱電機株式会社 Ｍｉｓトランジスタ回路
US4843261A (en) * 1988-02-29 1989-06-27 International Business Machines Corporation Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories
WO1992002052A1 (en) * 1990-07-19 1992-02-06 Seiko Epson Corporation Master slice semiconductor integrated circuit
JPH04130770A (ja) * 1990-09-21 1992-05-01 Mitsubishi Electric Corp 半導体集積回路
JP2631335B2 (ja) 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
US5614847A (en) * 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JPH06237164A (ja) 1993-02-10 1994-08-23 Hitachi Ltd 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
JPH0935479A (ja) * 1995-07-14 1997-02-07 Oki Electric Ind Co Ltd 電流アンプ及びデータバス回路
JPH0973784A (ja) * 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
JPH11214962A (ja) 1997-11-19 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485544B1 (ko) * 2001-09-28 2005-04-28 미쓰비시덴키 가부시키가이샤 반도체 집적 회로

Also Published As

Publication number Publication date
US6208171B1 (en) 2001-03-27
KR19990083305A (ko) 1999-11-25

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