JPS583183A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPS583183A JPS583183A JP56100509A JP10050981A JPS583183A JP S583183 A JPS583183 A JP S583183A JP 56100509 A JP56100509 A JP 56100509A JP 10050981 A JP10050981 A JP 10050981A JP S583183 A JPS583183 A JP S583183A
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の出力回路に関し、特に半導体装置
の電源線および接地線の電位変動幅を減少した半導体装
置の出力回路に関する。
の電源線および接地線の電位変動幅を減少した半導体装
置の出力回路に関する。
従来、ＭＯＳ（金属酸化膜半導体）メモリ等の半導体装
置に高速動作が要求されるに従い、出力波形の立ち上が
りあるいは立ち下がり時間を短縮すべく、出力トランジ
スタはそのＷ／Ｌ （ここで、Ｗはチャネル幅、Ｌはチ
ャネル長）が大きいものが用いられるようになって来て
いる。Ｗ／Ｌが大きくなると相互コンダクタンスＩｍも
大きくなるので、出力トランジスタの出力がハイレベル
（以下、Ｈと称する）からローレベル（以下、Ｌと称す
る）あるいＨＬからＨへ遷移するときに、出力トランジ
スタ中を瞬時大電流が流れ、出力トランジスタの出力に
接続された配線等のもつ負荷容量を充放電する時間が短
くなり、従って出力波形の立上がりおよび立下がりが急
峻になる。
置に高速動作が要求されるに従い、出力波形の立ち上が
りあるいは立ち下がり時間を短縮すべく、出力トランジ
スタはそのＷ／Ｌ （ここで、Ｗはチャネル幅、Ｌはチ
ャネル長）が大きいものが用いられるようになって来て
いる。Ｗ／Ｌが大きくなると相互コンダクタンスＩｍも
大きくなるので、出力トランジスタの出力がハイレベル
（以下、Ｈと称する）からローレベル（以下、Ｌと称す
る）あるいＨＬからＨへ遷移するときに、出力トランジ
スタ中を瞬時大電流が流れ、出力トランジスタの出力に
接続された配線等のもつ負荷容量を充放電する時間が短
くなり、従って出力波形の立上がりおよび立下がりが急
峻になる。
しかしながら、上述の従来技術により出力トランジスタ
のＷ／Ｌを大きくして、瞬時大電流を出力トランジスタ
に流すと、以下の問題が生じる。
のＷ／Ｌを大きくして、瞬時大電流を出力トランジスタ
に流すと、以下の問題が生じる。
すなわち、出力トランジスタおよび内部の集積回路（以
下、ＩＣと称する）が接続されている電源線や接地線は
、一般に抵抗やインダクタンスを持つが、出力トランジ
スタを介して瞬時ではあるが大電流が流れることにより
、電源線や接地線の電位は、上記抵抗やインダクタンス
により、−瞬ではおるが変動する。電源線や接地線のこ
の電位変動は内部ＩＣに雑音として与えられるので、出
力トランジスタの出力の遷移時に、例えばダイナミック
メモリではセンスアンプ、スタティックメモリでは入力
バッファやセンスアンプ等の内部ＩＣが干渉を受けて誤
動作を起したり、外部の集積回路に誤った情報を与えて
しまったります。
下、ＩＣと称する）が接続されている電源線や接地線は
、一般に抵抗やインダクタンスを持つが、出力トランジ
スタを介して瞬時ではあるが大電流が流れることにより
、電源線や接地線の電位は、上記抵抗やインダクタンス
により、−瞬ではおるが変動する。電源線や接地線のこ
の電位変動は内部ＩＣに雑音として与えられるので、出
力トランジスタの出力の遷移時に、例えばダイナミック
メモリではセンスアンプ、スタティックメモリでは入力
バッファやセンスアンプ等の内部ＩＣが干渉を受けて誤
動作を起したり、外部の集積回路に誤った情報を与えて
しまったります。
一般に、ＩＣの電源としては５ｖ±５優のものが用いら
れるが、出力トランジスタを流れる瞬時大電流は、電源
電圧が高くなる程、そのゲートに印加される電圧が大き
くなるので大きくなる。
れるが、出力トランジスタを流れる瞬時大電流は、電源
電圧が高くなる程、そのゲートに印加される電圧が大き
くなるので大きくなる。
本発明の目的は、上述の徒米技術における問題にかんが
み、半導体装置の出力トランジスタのゲートにクランプ
回路を接続するという構想に基づき、半導体装置の電源
線および接地線の電位変動幅を減少させることにある。
み、半導体装置の出力トランジスタのゲートにクランプ
回路を接続するという構想に基づき、半導体装置の電源
線および接地線の電位変動幅を減少させることにある。
以下、本発明の実施例を添附の図面に基づいて従来例と
対比しながら説明する。
対比しながら説明する。
第１図ないし第５図は従来例およびその問題点を説明す
るための図であり、第６図は本発明の１（３） 実施例を示す回路図である。
るための図であり、第６図は本発明の１（３） 実施例を示す回路図である。
第１図は半導体装置における従来の出力バッファを示す
回路図である。第１図において、出力バッファは３段の
増幅器からなる構成となっており、入力段インバータニ
直列接続されたＭＯＳトランジスタＴ、 、Ｔ２．Ｔ、
、Ｔ、からなっており、最終出力段は直列接続された
ＭＯＳ）ランジスタＴ５およびＴ６からなっている。各
々のインバータは電源線ＶＣＣと接地線ＶｌｉＳの間に
接続されている。Ｄ、Ｄばこの出力バッファの入力端で
あり朝は出力端である。
回路図である。第１図において、出力バッファは３段の
増幅器からなる構成となっており、入力段インバータニ
直列接続されたＭＯＳトランジスタＴ、 、Ｔ２．Ｔ、
、Ｔ、からなっており、最終出力段は直列接続された
ＭＯＳ）ランジスタＴ５およびＴ６からなっている。各
々のインバータは電源線ＶＣＣと接地線ＶｌｉＳの間に
接続されている。Ｄ、Ｄばこの出力バッファの入力端で
あり朝は出力端である。
出力段の出力側には（１）Ｍ（ＪＳ）ランジスタＴ５の
ソースおよびＭＯＳ）ランジスタＴ６のドレインの接合
容量、（２）出力端０１の配線容量ＣＩＮＴ、（３）出
力端Ｏ１に接続される外部トランジスタのゲート容量Ｃ
ＥＸＴ等の和である負荷容量Ｃ（Ｃ＝ＣＩＮＴ＋ＣＦ、
ＸＴ）が存在するため、出力端Ｏ１に得られる波形の立
上りおよび立ドクに時間がかかる、いわゆる波形のなま
りを伴っている。この波形のなまりを急峻にするために
、出力トランジスタＴ５およびＴ６のＷ／Ｌ（４） は非常に大きくしである。このためトランジスタＴ５お
よびＴ６には、出力の遷移時に瞬間的に大電流が流れる
。例えば、入力端りおよびＤがそれぞれＬおよびＨで、
出力端Ｏ１がＨの定常状態から、入力端りおよびＤがそ
れぞれＨおよびＬになり、出力端Ｏ１がＨからＬに遷移
しようとするとき、負荷容量Ｃは充電された状態にあり
、トランジスタＴ５がオフ、トランジスタＴ６がオンに
なると、Ｃの電荷は急速にトランジスタＴ６を介して接
地線Ｖ８Ｓに放電される。この時の瞬時大電流［エリ、
集積回路の半導体チップ上での接地線Ｖ８Ｓと外部の接
地線ＶＢＳＥとの間にある抵抗ルやインダクタンスＬに
電圧降下を生じ、接地線ＶＢ ｓの電位が一瞬ではある
が上昇してしまう。この逆に、出力端０１がＬからＨに
遷移しようとするときは、トランジスタＴ。
ソースおよびＭＯＳ）ランジスタＴ６のドレインの接合
容量、（２）出力端０１の配線容量ＣＩＮＴ、（３）出
力端Ｏ１に接続される外部トランジスタのゲート容量Ｃ
ＥＸＴ等の和である負荷容量Ｃ（Ｃ＝ＣＩＮＴ＋ＣＦ、
ＸＴ）が存在するため、出力端Ｏ１に得られる波形の立
上りおよび立ドクに時間がかかる、いわゆる波形のなま
りを伴っている。この波形のなまりを急峻にするために
、出力トランジスタＴ５およびＴ６のＷ／Ｌ（４） は非常に大きくしである。このためトランジスタＴ５お
よびＴ６には、出力の遷移時に瞬間的に大電流が流れる
。例えば、入力端りおよびＤがそれぞれＬおよびＨで、
出力端Ｏ１がＨの定常状態から、入力端りおよびＤがそ
れぞれＨおよびＬになり、出力端Ｏ１がＨからＬに遷移
しようとするとき、負荷容量Ｃは充電された状態にあり
、トランジスタＴ５がオフ、トランジスタＴ６がオンに
なると、Ｃの電荷は急速にトランジスタＴ６を介して接
地線Ｖ８Ｓに放電される。この時の瞬時大電流［エリ、
集積回路の半導体チップ上での接地線Ｖ８Ｓと外部の接
地線ＶＢＳＥとの間にある抵抗ルやインダクタンスＬに
電圧降下を生じ、接地線ＶＢ ｓの電位が一瞬ではある
が上昇してしまう。この逆に、出力端０１がＬからＨに
遷移しようとするときは、トランジスタＴ。
がオン、Ｔ６がオフになり、負荷容ｉｌＣは電源線ＶＣ
ＣからトランジスタＴｇｔ−介する電流により急速に充
電される。この時の瞬時大電流により、チップ上の電源
線Ｖｃｃの電位は、チップ上の電源線ＶＣｃと外部の電
源線ＶＣＣＥとの間の抵抗やインダクタンスによる電圧
降下により一瞬ではあるが低下する。
ＣからトランジスタＴｇｔ−介する電流により急速に充
電される。この時の瞬時大電流により、チップ上の電源
線Ｖｃｃの電位は、チップ上の電源線ＶＣｃと外部の電
源線ＶＣＣＥとの間の抵抗やインダクタンスによる電圧
降下により一瞬ではあるが低下する。
上述した接地線電位の瞬間的上昇および電源線電位の瞬
間的低下は、出力バッファに接続されてφる内部ＩＣや
、外部ＩＣに様々の問題すなわち性能の劣化やはなはだ
しくは誤動作を引き起す。
間的低下は、出力バッファに接続されてφる内部ＩＣや
、外部ＩＣに様々の問題すなわち性能の劣化やはなはだ
しくは誤動作を引き起す。
第２図は、第１図の出力バッファが内部ＩＣおよび外部
ＩＣに接続された系の概略ブロック図である。第２図に
おいて、半導体装＠Ｉｃ、の出力バッファＯＵＴは接地
線ＶＳＳ、電源線ｖＣＣ１入力端りおよびＤをそれぞれ
介して内部のＩ Ｃ１ｏに接続されている。出力端Ｏ１
は外部の工Ｃ２の入力バッファに接続されている。ＩＣ
２の入力バッファは、ｒｃ。
ＩＣに接続された系の概略ブロック図である。第２図に
おいて、半導体装＠Ｉｃ、の出力バッファＯＵＴは接地
線ＶＳＳ、電源線ｖＣＣ１入力端りおよびＤをそれぞれ
介して内部のＩ Ｃ１ｏに接続されている。出力端Ｏ１
は外部の工Ｃ２の入力バッファに接続されている。ＩＣ
２の入力バッファは、ｒｃ。
の電源線ＶＣｃおよび接地線Ｖｓｓと異なる電源線ＶＣ
ｃ’および接地線ＶＳＳ’の間に直列に接続されたトラ
ンジスタＱ、およびＱ２からなっており、０２はこの人
力バッファの出力端である。ＯｌがＨおよびＬに応じて
０２はそれぞれＬおよびＨになる。
ｃ’および接地線ＶＳＳ’の間に直列に接続されたトラ
ンジスタＱ、およびＱ２からなっており、０２はこの人
力バッファの出力端である。ＯｌがＨおよびＬに応じて
０２はそれぞれＬおよびＨになる。
第３図は第２図の出力バッファＯＵＴの出力端ＯＪの電
位レベルと外部ＩＣ２の入力バッファの出力端０２の電
位レベルの関係を示すグラフである。第３図かられかる
ように、出力端０．のＬからＨへの遷移に応じて出力端
Ｏ１はＨからＬに遷移する。今、出力端Ｏ１がＨレベル
の点Ａにあるとする。この時、電源線ＶＣＣに瞬時大電
流が流れて電源線電位が低下すると、これに伴って出力
端Ｏ１のレベルも低下し、点Ｂのレベルになった場合、
外部のＩＣ２の入力バッファの出力端０２はＬからＨに
反転してしまう。このように、出力端ＯＬが完全に反転
していないにもかかわらず、外部ＩＣ２の人力バッファ
の出力が反転するという誤動作が生ずる。
位レベルと外部ＩＣ２の入力バッファの出力端０２の電
位レベルの関係を示すグラフである。第３図かられかる
ように、出力端０．のＬからＨへの遷移に応じて出力端
Ｏ１はＨからＬに遷移する。今、出力端Ｏ１がＨレベル
の点Ａにあるとする。この時、電源線ＶＣＣに瞬時大電
流が流れて電源線電位が低下すると、これに伴って出力
端Ｏ１のレベルも低下し、点Ｂのレベルになった場合、
外部のＩＣ２の入力バッファの出力端０２はＬからＨに
反転してしまう。このように、出力端ＯＬが完全に反転
していないにもかかわらず、外部ＩＣ２の人力バッファ
の出力が反転するという誤動作が生ずる。
接地線Ｖｓｓの電位変動は内部のＩ Ｃ＋ ｏの動作に
も影響を与える。第４図は第３図のＩＣ１が周知の半導
体記憶装置である場合の要部回路図である。第 ４図
において、工Ｃ１である半導体記憶装置は、メモリセル
ＭＣ，このメモリセルＭＣの出力を増幅するセンスアン
プＳＡおよびセンスアンプ８Ａの出力を増幅出力する出
力バッファ０ＵＴ２ｉｉ−備えている。センスアンプ８
Ａは、メモリセルＭＣの出力を検出する検出部８ＥＮ、
ＨとＬの中間レベル（７） の信号を出力する基準部Ｉ（ｇＦ、および８ＥＮとＲＢ
Ｆの差を増幅する差動増幅器ＤＢＦからなっている。ｓ
ＥＮはＭｏｓトランジスタＴｌｏＩＴＩＩＩＴ＋２およ
びＴ１３から構成されている。ＲＥＦＨＭＯＳトランジ
スタＴ！ｏ、 Ｔ２． 、 Ｔ２□、 Ｔ２３およびＴ
’２４とフローティングゲートトランジスタＴ２Ｂから
構成されている。周知の如く７０−テイングゲートトラ
ンジスタＴ２Ｉｌの、９１１を他のトランジスタのそれ
の半分にしておけば、上記中間レベルがＲｇＦの出力に
得られる。ＤＥＦはＭＯＳ）ランジスタＴＩＳ ＊ Ｔ
、６＋Ｔ、、 、 Ｔ１．およびＴ’＋ｅから構成され
ている。ＤＥＦはトランジスタＴ１６のゲートに５ｔ（
Ｎの出力を受は取り、トランジスタＴ１８のゲートにＲ
ＥＦ’の出力を受は取り、これらの比較により、出力バ
ッファＯＵＴの入力ｉＤ、ＤｉＣＨまたはＬのレベルの
信号を与える。
も影響を与える。第４図は第３図のＩＣ１が周知の半導
体記憶装置である場合の要部回路図である。第 ４図
において、工Ｃ１である半導体記憶装置は、メモリセル
ＭＣ，このメモリセルＭＣの出力を増幅するセンスアン
プＳＡおよびセンスアンプ８Ａの出力を増幅出力する出
力バッファ０ＵＴ２ｉｉ−備えている。センスアンプ８
Ａは、メモリセルＭＣの出力を検出する検出部８ＥＮ、
ＨとＬの中間レベル（７） の信号を出力する基準部Ｉ（ｇＦ、および８ＥＮとＲＢ
Ｆの差を増幅する差動増幅器ＤＢＦからなっている。ｓ
ＥＮはＭｏｓトランジスタＴｌｏＩＴＩＩＩＴ＋２およ
びＴ１３から構成されている。ＲＥＦＨＭＯＳトランジ
スタＴ！ｏ、 Ｔ２． 、 Ｔ２□、 Ｔ２３およびＴ
’２４とフローティングゲートトランジスタＴ２Ｂから
構成されている。周知の如く７０−テイングゲートトラ
ンジスタＴ２Ｉｌの、９１１を他のトランジスタのそれ
の半分にしておけば、上記中間レベルがＲｇＦの出力に
得られる。ＤＥＦはＭＯＳ）ランジスタＴＩＳ ＊ Ｔ
、６＋Ｔ、、 、 Ｔ１．およびＴ’＋ｅから構成され
ている。ＤＥＦはトランジスタＴ１６のゲートに５ｔ（
Ｎの出力を受は取り、トランジスタＴ１８のゲートにＲ
ＥＦ’の出力を受は取り、これらの比較により、出力バ
ッファＯＵＴの入力ｉＤ、ＤｉＣＨまたはＬのレベルの
信号を与える。
今、出力バッファＯＵＴの動作ＭＯ８）ランジスタＴａ
（第１図）に瞬時大電流が流れて出力バッ７アＯＵＴ
の近傍の接地線ＶＣＣの電位が上昇したとする。出力バ
ッファＯＵＴの近傍にはセンスア（８） ンブＳＡの基準部ＦＬｇｐが配置されていたとすると、
この基準部の接地電位はＳＥＮ 、ＤｇＦあるいはメモ
リセルＭＣのそれより高くなり中間レベルの電位が上昇
する。この結果、差動増幅器ＤＥＦの動作トランジスタ
Ｔ１６のゲートの電位が、本来ならばＨレベルであるに
もかかわらず、上昇した中間レベルより低いという事態
が発生し、出力バッファＯＵＴの入力端り、ＤＫ誤った
信号が伝達される。
（第１図）に瞬時大電流が流れて出力バッ７アＯＵＴ
の近傍の接地線ＶＣＣの電位が上昇したとする。出力バ
ッファＯＵＴの近傍にはセンスア（８） ンブＳＡの基準部ＦＬｇｐが配置されていたとすると、
この基準部の接地電位はＳＥＮ 、ＤｇＦあるいはメモ
リセルＭＣのそれより高くなり中間レベルの電位が上昇
する。この結果、差動増幅器ＤＥＦの動作トランジスタ
Ｔ１６のゲートの電位が、本来ならばＨレベルであるに
もかかわらず、上昇した中間レベルより低いという事態
が発生し、出力バッファＯＵＴの入力端り、ＤＫ誤った
信号が伝達される。
出力バッファＯＵＴの近傍に配置されたものが、ＤＥＦ
やＳＥＮである場合、あるいはメモリセルＭＣである場
合も、同様に接地線電位の変動の影響を受ける。
やＳＥＮである場合、あるいはメモリセルＭＣである場
合も、同様に接地線電位の変動の影響を受ける。
第５図を参照すれば接地線電位の変動が各回路に及ぼす
影響が一層よく理解できる。第５図は周知の１チツプ半
導体記憶装置の平面図である。第５図において接地線Ｖ
ＳＳは縦横に延伸して配置されており、横方向の接地線
Ｖｓｓｈ にはｎ個のセンスアンプｓＡ、 、 Ｓｋ
ｔ 、・・・・・・、 ＳＡｎおよび各センスアンプ近
傍の出力バッファＯＵＴ、 、 （ＪＵＴ２．・・・・
・・。
影響が一層よく理解できる。第５図は周知の１チツプ半
導体記憶装置の平面図である。第５図において接地線Ｖ
ＳＳは縦横に延伸して配置されており、横方向の接地線
Ｖｓｓｈ にはｎ個のセンスアンプｓＡ、 、 Ｓｋ
ｔ 、・・・・・・、 ＳＡｎおよび各センスアンプ近
傍の出力バッファＯＵＴ、 、 （ＪＵＴ２．・・・・
・・。
０ＵＴｎが接続されている。縦方同の接地線ＶＳＳＶに
はメモリセルＭＱが接続されている。接地線ＶＳＳはバ
ッドＰにおいて、リード線Ｅに接続され、リード線７４
−介して外部電源（図示せず儂の負端子に接続されてい
る。
はメモリセルＭＱが接続されている。接地線ＶＳＳはバ
ッドＰにおいて、リード線Ｅに接続され、リード線７４
−介して外部電源（図示せず儂の負端子に接続されてい
る。
今、出力バッファＯＵＴ、に２いて出力の動作トランジ
スタを介して瞬時大電流が接地線に流れ込んだとする。
スタを介して瞬時大電流が接地線に流れ込んだとする。
この瞬時大電流に横方向の接地線Ｖｓｓｈからリード線
ＡＩを介してｙ（部に流れるため接地線電位が上昇する
のは王に出力バッ７アＯＵＴ。
ＡＩを介してｙ（部に流れるため接地線電位が上昇する
のは王に出力バッ７アＯＵＴ。
の近傍のみでるる。従って、接地電位の変動の影響を最
も強く受けるのはこの場合センスアンプＳＡ、である。
も強く受けるのはこの場合センスアンプＳＡ、である。
以上、第２図ないし第５図について述べて米たように、
出力バッファの出力トランジスタに瞬時大電流が流れる
ことにより、この出力バッファに接続される回路に種々
の悪影響を及はす。
出力バッファの出力トランジスタに瞬時大電流が流れる
ことにより、この出力バッファに接続される回路に種々
の悪影響を及はす。
本発明は出力バッファの出力トランジスタを流れる瞬時
大電流を極力抑えようとするものであり、次に第６図に
ついて本発明の冥施例ヲ貌明する。
大電流を極力抑えようとするものであり、次に第６図に
ついて本発明の冥施例ヲ貌明する。
第６図は半導体装置における本発明による出力バッファ
の１実施例を示す回路図である。第６図において、第１
図と同一部分には同一符号を付してあり、第１図と異な
るところは、出力段インバータの負荷ＭＯ８）ランジス
タＴｓおよび動作ＭＯＳトランジスタＴ６のゲートと接
地線ＶＳＳの間に、それぞれ、’Ｉ’ａｔ〜Ｔ３４およ
び’ｒ４．％Ｔ、、からなるクランプ回路を接続したこ
とである。クランプ回路は本実施例においては４個のＭ
ＯＳ）ランジスタの各各のドレインとゲートヲ短絡して
ダイオードと等価にし、これらを厘列接続して構成され
ている。
の１実施例を示す回路図である。第６図において、第１
図と同一部分には同一符号を付してあり、第１図と異な
るところは、出力段インバータの負荷ＭＯ８）ランジス
タＴｓおよび動作ＭＯＳトランジスタＴ６のゲートと接
地線ＶＳＳの間に、それぞれ、’Ｉ’ａｔ〜Ｔ３４およ
び’ｒ４．％Ｔ、、からなるクランプ回路を接続したこ
とである。クランプ回路は本実施例においては４個のＭ
ＯＳ）ランジスタの各各のドレインとゲートヲ短絡して
ダイオードと等価にし、これらを厘列接続して構成され
ている。
前述したようにＩＣの電源電圧は５Ｖ±５％の範囲で使
用される。この範囲で電源電圧が高いとトランジスタの
ゲートに印加される電圧も高くなり、従って、出力トラ
ンジスタを流れる瞬時大電流も大きくなるが、第６図に
示した構成により、ゲート電圧は所定電圧にクランプさ
れるので、出カドランジス４１’Ｉ’、およびＴ４を流
れる１を流は制限される。
用される。この範囲で電源電圧が高いとトランジスタの
ゲートに印加される電圧も高くなり、従って、出力トラ
ンジスタを流れる瞬時大電流も大きくなるが、第６図に
示した構成により、ゲート電圧は所定電圧にクランプさ
れるので、出カドランジス４１’Ｉ’、およびＴ４を流
れる１を流は制限される。
クランプされる上記所定電圧は、瞬時大電流による電源
線電位や接地線電位の変動が他の回路の動１１１） 作に悪影響を及ぼさない範囲で量大値となるように、ト
ランジスタＴ３．〜Ｔ３４ ＋ ’ｌ”４１〜Ｔ４４の
個数を選定して設定すれば、出力トランジスタＴ、およ
びｌ１１４の動作速度をそれ程犠牲にすることなく、Ｖ
ＳＳおよびＶＣＣの電位の変動を抑えることができる。
線電位や接地線電位の変動が他の回路の動１１１） 作に悪影響を及ぼさない範囲で量大値となるように、ト
ランジスタＴ３．〜Ｔ３４ ＋ ’ｌ”４１〜Ｔ４４の
個数を選定して設定すれば、出力トランジスタＴ、およ
びｌ１１４の動作速度をそれ程犠牲にすることなく、Ｖ
ＳＳおよびＶＣＣの電位の変動を抑えることができる。
より具体的にハ醒源電圧の範囲が５ｖ±５憾の場合、メ
モリとしてのアクセスタイム等Ｈｊ１４低いレベルであ
る５ ’Ｖ −５１と基準にして規格されるので、クラ
ンプ電圧は５Ｖ−５’６、すなわち４．７５Ｖになるよ
うにする。こうすればゲートに印加される’１ｆＥＥは
ｏＶ〜電源ＶＣＣまでの間をフルスイングすることがで
き、しかも５Ｖ＋５１という高いＶＣＣになることもな
い。従って特に瞬時大電流が大となる要因であるところ
のＶＣＣが規格内であれ高くなることが防止される。
モリとしてのアクセスタイム等Ｈｊ１４低いレベルであ
る５ ’Ｖ −５１と基準にして規格されるので、クラ
ンプ電圧は５Ｖ−５’６、すなわち４．７５Ｖになるよ
うにする。こうすればゲートに印加される’１ｆＥＥは
ｏＶ〜電源ＶＣＣまでの間をフルスイングすることがで
き、しかも５Ｖ＋５１という高いＶＣＣになることもな
い。従って特に瞬時大電流が大となる要因であるところ
のＶＣＣが規格内であれ高くなることが防止される。
第７図は本発明の他の実施例を示すバッファ回路である
。本実施例では出力トランジスタＩｌｌ、 、 ｒ［６
のゲートに印加される電位が前述したように５Ｖ−５係
以内にクランプされるよう、トランジスタＴ１〜Ｔ６の
出力バッファの電源ＶＣＣＯが高くならないよう制御し
ている。
。本実施例では出力トランジスタＩｌｌ、 、 ｒ［６
のゲートに印加される電位が前述したように５Ｖ−５係
以内にクランプされるよう、トランジスタＴ１〜Ｔ６の
出力バッファの電源ＶＣＣＯが高くならないよう制御し
ている。
この制御はトランジスタＴ！ＩＩＩＴ５２＼抵抗Ｒ，、
几２９ｆＬ３よりなる回路で行なわれ、Ｔ５１は電源Ｖ
ＣＣとＶｃｃ。
几２９ｆＬ３よりなる回路で行なわれ、Ｔ５１は電源Ｖ
ＣＣとＶｃｃ。
との間に設けられている。その動作は次のと９９である
。
。
すなわちＶｃｃは抵抗比１．Ｒ２により分割されてＴｆ
ｉ２とＲ３よりなるインバータに印加される。Ｒ３は抵
抗であるため、Ｔ、のゲート電圧に対してこのインバー
タの出力ＩＶはリニアに変化する。そこでこの出力をト
ランジスタＴ６１のゲートに印加する。このためＶｃｃ
がより高くなろうとすると１恥２のゲートが高くナリ、
ＩＶが低くな、 Ｉｌｌ、、のｇｙ＋＋ＪＸ小となり、
Ｖｃｃｏは低いレベルにクランプされる。その結果ＴＳ
、 Ｔ６のゲート電位は前述の実施例同様所定値にクラ
ンプされる。
ｉ２とＲ３よりなるインバータに印加される。Ｒ３は抵
抗であるため、Ｔ、のゲート電圧に対してこのインバー
タの出力ＩＶはリニアに変化する。そこでこの出力をト
ランジスタＴ６１のゲートに印加する。このためＶｃｃ
がより高くなろうとすると１恥２のゲートが高くナリ、
ＩＶが低くな、 Ｉｌｌ、、のｇｙ＋＋ＪＸ小となり、
Ｖｃｃｏは低いレベルにクランプされる。その結果ＴＳ
、 Ｔ６のゲート電位は前述の実施例同様所定値にクラ
ンプされる。
以上の説明から明らかなように、本発明に工り半導体装
置の電源線および接地線の電位変動幅は減少されるので
、半導体装置内部にｐける誤動作やこれに接続される外
部回路への悪影響全防止することが可能となる。
置の電源線および接地線の電位変動幅は減少されるので
、半導体装置内部にｐける誤動作やこれに接続される外
部回路への悪影響全防止することが可能となる。
（１２）
第１図は半導体装置における従来の出力バッファを示す
回路図、第２図ないし第５図は第１図の回路の問題点を
説明するための図であって第２図は第１図の出力バッフ
ァが内部ＩＣおよび外部ＩＣに接続された系の概略ブロ
ック図、第３図は纂２図の出力バッファの出力端Ｏ１の
電位レベルと外部ＩＣの入力バッファの出力端０２の電
位レベルの関係を示すグラフ、第４図は第３図のＩＣ，
が周知の半導体記憶装置である場合の要部回路図、第５
図は周知の１チツプ半導体記憶装置の平面図、そして第
６．７図は本発明の実施例による出力バッファを示す回
路図である。 ＯＵＴ・・・・・・出力バッファ、ｖｃｃ・・・・・・
電源線、ＶＳＳ・・・・・・接地線、Ｔ、・・・・・・
人力段インバータの負荷ＭＯＳトランジスタ、Ｔ２・・
・・・・入力段インバータの動作ＭＯＳトランジスタ、
′Ｐ３・・・・・・出力段インバータの負荷ＭＯＳトラ
ンジスタ、Ｔ４・・・・・・出力段インバータの動作Ｍ
（ＪＳ）ランジスタ、Ｃ・・・・・・負荷容量、Ｒ・・
・・・・抵抗、Ｌ・・・・・・インダクタンス、Ｔ３、
〜Ｔ、４． Ｔ４． ％’ｒ４４・・・・・・クランプ
回路を構成するトランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （１５）
回路図、第２図ないし第５図は第１図の回路の問題点を
説明するための図であって第２図は第１図の出力バッフ
ァが内部ＩＣおよび外部ＩＣに接続された系の概略ブロ
ック図、第３図は纂２図の出力バッファの出力端Ｏ１の
電位レベルと外部ＩＣの入力バッファの出力端０２の電
位レベルの関係を示すグラフ、第４図は第３図のＩＣ，
が周知の半導体記憶装置である場合の要部回路図、第５
図は周知の１チツプ半導体記憶装置の平面図、そして第
６．７図は本発明の実施例による出力バッファを示す回
路図である。 ＯＵＴ・・・・・・出力バッファ、ｖｃｃ・・・・・・
電源線、ＶＳＳ・・・・・・接地線、Ｔ、・・・・・・
人力段インバータの負荷ＭＯＳトランジスタ、Ｔ２・・
・・・・入力段インバータの動作ＭＯＳトランジスタ、
′Ｐ３・・・・・・出力段インバータの負荷ＭＯＳトラ
ンジスタ、Ｔ４・・・・・・出力段インバータの動作Ｍ
（ＪＳ）ランジスタ、Ｃ・・・・・・負荷容量、Ｒ・・
・・・・抵抗、Ｌ・・・・・・インダクタンス、Ｔ３、
〜Ｔ、４． Ｔ４． ％’ｒ４４・・・・・・クランプ
回路を構成するトランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （１５）
Claims (1)
- 電源線と接地線の間に接続された出力回路を構成するＭ
ＯＳ）ランジスタを具備する半導体装置において、該Ｍ
Ｏ８）ランジスタのゲートの電位を所定値にクランプす
る回路を具備しそれにより、該ゲートに印加された電圧
が該電源線の電位変動により所定値以上になったとき該
ＭＯ８）ランジスタを速断して、該接地線および該電源
線の電位変動幅を減少するようにしたことｔ″特徴する
半導体装置の出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100509A JPS583183A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の出力回路 |
| EP82303393A EP0068884B1 (en) | 1981-06-30 | 1982-06-29 | An output circuit of a semiconductor device |
| DE8282303393T DE3277489D1 (en) | 1981-06-30 | 1982-06-29 | An output circuit of a semiconductor device |
| US06/393,551 US4527077A (en) | 1981-06-30 | 1982-06-30 | Output circuit of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100509A JPS583183A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の出力回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131087A Division JPS621190A (ja) | 1986-06-07 | 1986-06-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583183A true JPS583183A (ja) | 1983-01-08 |
| JPS6153799B2 JPS6153799B2 (ja) | 1986-11-19 |
Family
ID=14275912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100509A Granted JPS583183A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4527077A (ja) |
| EP (1) | EP0068884B1 (ja) |
| JP (1) | JPS583183A (ja) |
| DE (1) | DE3277489D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041908A (ja) * | 1983-08-19 | 1985-03-05 | 松下電器産業株式会社 | ジユーサ |
| JPS621190A (ja) * | 1986-06-07 | 1987-01-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH01160214A (ja) * | 1987-12-17 | 1989-06-23 | Sanyo Electric Co Ltd | 出力バッファ回路 |
| CN110601687A (zh) * | 2019-09-16 | 2019-12-20 | 深圳青铜剑科技股份有限公司 | 一种驱动保护电路及其保护方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8303835A (nl) * | 1983-11-08 | 1985-06-03 | Philips Nv | Digitale signaalomkeerschakeling. |
| IT1218845B (it) * | 1984-03-30 | 1990-04-24 | Ates Componenti Elettron | Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte |
| US4609834A (en) * | 1984-12-24 | 1986-09-02 | Burroughs Corporation | Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise |
| US4682047A (en) * | 1985-08-29 | 1987-07-21 | Siemens Aktiengesellschaft | Complementary metal-oxide-semiconductor input circuit |
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| JPH0611109B2 (ja) * | 1986-12-09 | 1994-02-09 | 株式会社東芝 | 半導体集積回路 |
| US4743785A (en) * | 1987-03-04 | 1988-05-10 | Westinghouse Electric Corp. | FET pulse control apparatus with fast rise time and constant pulse level |
| US4820942A (en) * | 1988-01-27 | 1989-04-11 | Advanced Micro Devices, Inc. | High-speed, high-drive output buffer circuits with reduced ground bounce |
| JPH0626309B2 (ja) * | 1988-07-22 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| IT1236534B (it) * | 1989-10-09 | 1993-03-11 | Sgs Thomson Microelectronics | Circuito di protezione da sovratensioni negative, in particolare per stadi di uscita. |
| US5115151A (en) * | 1990-06-08 | 1992-05-19 | Western Digital Corporation | Triple comparator circuit |
| US5041741A (en) * | 1990-09-14 | 1991-08-20 | Ncr Corporation | Transient immune input buffer |
| JPH04291814A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | レベル変換回路 |
| KR940005509B1 (ko) * | 1992-02-14 | 1994-06-20 | 삼성전자 주식회사 | 승압단속회로및이를구비하는출력버퍼회로 |
| US5321319A (en) * | 1992-06-08 | 1994-06-14 | Advanced Micro Devices, Inc. | High speed CMOS bus driver circuit that provides minimum output signal oscillation |
| US5274276A (en) * | 1992-06-26 | 1993-12-28 | Micron Technology, Inc. | Output driver circuit comprising a programmable circuit for determining the potential at the output node and the method of implementing the circuit |
| US5537065A (en) * | 1994-09-15 | 1996-07-16 | Lsi Logic Corporation | Programmable voltage detection system |
| US5786720A (en) * | 1994-09-22 | 1998-07-28 | Lsi Logic Corporation | 5 volt CMOS driver circuit for driving 3.3 volt line |
| US5534789A (en) * | 1995-08-07 | 1996-07-09 | Etron Technology, Inc. | Mixed mode output buffer circuit for CMOSIC |
| US6208171B1 (en) * | 1998-04-20 | 2001-03-27 | Nec Corporation | Semiconductor integrated circuit device with low power consumption and simple manufacturing steps |
| JP2000134068A (ja) * | 1998-10-22 | 2000-05-12 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| US8154320B1 (en) * | 2009-03-24 | 2012-04-10 | Lockheed Martin Corporation | Voltage level shifter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2853630A (en) * | 1954-06-08 | 1958-09-23 | Hughes Aircraft Co | Circuits for clamping voltage levels in gating matrices |
| US3508084A (en) * | 1967-10-06 | 1970-04-21 | Texas Instruments Inc | Enhancement-mode mos circuitry |
| US3723759A (en) * | 1971-04-26 | 1973-03-27 | I Giguere | Interface circuit |
| US4065678A (en) * | 1976-07-02 | 1977-12-27 | Motorola, Inc. | Clamped push-pull driver circuit with output feedback |
| DE2740763A1 (de) * | 1977-09-09 | 1979-03-29 | Siemens Ag | Integrierte stromversorgungsschaltung |
-
1981
- 1981-06-30 JP JP56100509A patent/JPS583183A/ja active Granted
-
1982
- 1982-06-29 EP EP82303393A patent/EP0068884B1/en not_active Expired
- 1982-06-29 DE DE8282303393T patent/DE3277489D1/de not_active Expired
- 1982-06-30 US US06/393,551 patent/US4527077A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041908A (ja) * | 1983-08-19 | 1985-03-05 | 松下電器産業株式会社 | ジユーサ |
| JPS6134825B2 (ja) * | 1983-08-19 | 1986-08-09 | Matsushita Electric Ind Co Ltd | |
| JPS621190A (ja) * | 1986-06-07 | 1987-01-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH057798B2 (ja) * | 1986-06-07 | 1993-01-29 | Fujitsu Ltd | |
| JPH01160214A (ja) * | 1987-12-17 | 1989-06-23 | Sanyo Electric Co Ltd | 出力バッファ回路 |
| CN110601687A (zh) * | 2019-09-16 | 2019-12-20 | 深圳青铜剑科技股份有限公司 | 一种驱动保护电路及其保护方法 |
| CN110601687B (zh) * | 2019-09-16 | 2023-09-22 | 深圳青铜剑技术有限公司 | 一种驱动保护电路及其保护方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3277489D1 (en) | 1987-11-19 |
| EP0068884B1 (en) | 1987-10-14 |
| EP0068884A2 (en) | 1983-01-05 |
| US4527077A (en) | 1985-07-02 |
| EP0068884A3 (en) | 1984-05-16 |
| JPS6153799B2 (ja) | 1986-11-19 |
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