JPH0611109B2

JPH0611109B2 - 半導体集積回路

Info

Publication number: JPH0611109B2
Application number: JP61292770A
Authority: JP
Inventors: 貴康桜井; 一孝野上
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1986-12-09
Filing date: 1986-12-09
Publication date: 1994-02-09
Anticipated expiration: 2009-02-09
Also published as: EP0271331A2; JPS63144621A; EP0271331A3

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体集積回路に係り、特にＭＯＳトランジス
タ（絶縁ゲート型トランジスタ）を用いてなる出力回路
に関する。

（従来の技術）従来の半導体集積回路の出力回路は第７図中に示すよう
に構成されている。即ち、チップ内部における高電位側
のＶ_DD1電源ノードと定電位（接地電位）側のＶ_SS1電源
ノードとの間に、ＰチャネルトランジスタＰ_PとＮチャ
ネルトランジスタＴ_Nとが直列に接続されてなる最終段
の出力バッファ７１が接続され、それぞれのゲート（ノ
ードＮ１，Ｎ２）に相異なる駆動信号が与えられる。Co
utは出力ノードＮ３（上記トランジスタＴ_P，Ｔ_Nのドレ
イン相互接続点）に接続される出力配線Ｂと接地端との
間に存在する出力容量、Ｌ１は前記Ｖ_DD1電源ノードと
チップ外部Ｖ_DD電源との間に存在するインダクタ、Ｌ２
は前記Ｖ_SS1電源ノードとチップ外部のＶ_SS電源との間
に存在するインダクタ、７２は入力回路である。また、
７３は上記集積回路の出力端子からの出力信号が入力す
る別の半導体装置である。

上記出力回路の動作を第８図を参照して説明する。時刻
Ｔ１で最終段の出力バッファ７１まで出力データが到達
したとする。まず、出力ノードＮ１の出力を第８図中に
実線で示すように高論理レベル“１”から低論理レベル
“０”に駆動する場合を説明する。前記Ｐチャネルトラ
ンジスタＴ_Pを時刻Ｔ１にオフさせ、時刻Ｔ２にＮチャ
ネルトランジスタＴ_Ｎをオンさせる。これは、前記ノー
ドＮ１，Ｎ２の駆動波形のタイミングを少しずらせるこ
とによって達成できる。もし、上記２つの駆動波形のタ
イミングが合っていると、両トランジスタＴ_P，Ｔ_Ｎが
同時にオンしている瞬間が生じ、その際、両トランジス
タＴ_P，Ｔ_Nを通してＶ_DD電源、Ｖ_SS電源間に多大な貫通
電流が流れてしまい、低消費電力性が失なわれるので好
ましくない。前記ノードＮ２が“１”になり、Ｎチャネ
ルトランジスタＴ_Nがオンすると、出力ノードＮ３は
“０”に向って引き落される。そして、出力の電位が
０．８Ｖになった時刻Ｔ３で前記別の半導体装置７３に
よって、“０”を出力したと認められる。したがって、
上記集積回路がアクセスされてから上記時刻Ｔ３までの
時間が上記集積回路の遅延時間とされる。なお、上述の
０．８Ｖとは、ＴＴＬ（Transistor-Transistor-Logi
c）コンパチブルな仕様において、低論理レベル出力と
して集積回路が保証している最大の電圧であり、Ｖ_OLと
称されている。

次に、出力を第８図中に点線で示すように“０”から
“１”に駆動する場合を説明する。時刻Ｔ１にＮチャネ
ルトランジスタＴ_Nをオフさせ、時刻Ｔ２にＰチャネル
トランジスタＴ_Pをオンさせる。この時刻Ｔ２から出力
ノードＮ３は“１”に向って動き始め、出力の電位が
２．２Ｖになった時刻Ｔ３で前記別の半導体装置７３に
よって“１”を出力したと認められる。ここで、上記
２．２ＶとはＴＴＬコンパチブルな仕様において、高論
理レベル出力として集積回路が保証している最低の電圧
であり、Ｖ_OHと称されている。そして、前記出力の電位
は２．２Ｖに達したのちも電源電圧Ｖ_DDに向って上昇す
る。このＶ_DD電圧はＴＴＬコンパチブルな仕様では、通
常、最大５．５Ｖまで許されている。このようにＶ_DD電
圧まで出力を持ち上げる理由は、集積回路のスタンバイ
時、別の半導体装置７３の入力部で電源間に貫通電流パ
スが生じないようにするためであり、上記集積回路や別
の半導体装置７３を用いたシステムの低消費電力性を達
成することを目的とする。通常、上記出力をＶ_OHからＶ
_DDまで持ち上げる動作には余り高速性は要求されない。

以上の説明から分かるように、出力が“１”から“０”
に変化するときには出力電圧は５．５Ｖから０．８Ｖま
での４．７Ｖの変化を時刻Ｔ２からＴ３までの間に行な
われなければならない。これに対し、出力が“０”から
“１”に変化するときには出力電圧は０Ｖから２．２Ｖ
までの２．２Ｖだけ時刻Ｔ２からＴ３までの間に変化す
ればよい。従って、“０”出力時の方が“１”出力時よ
りも２倍以上高速に電圧を変化させなければならない。
このためには、出力配線Ｂに付加されている容量Coutか
ら電荷を高速に放電させる必要がある。即ち、Ｎチャネ
ルトランジスタＴ_Nを介して多大な電流ｉを流す必要が
ある。この場合、時刻Ｔ２以前には出力配線ＢおよびＶ
_SS電源線の電流は零であるので、上記放電電流ｉの時間
変化率di／dtも当然大きい。

ところで、このようにdi／dtが大きいと次に述べるよう
な問題が起こる。通常，第９図に示すように集積回路チ
ップ９１がパッケージ９２により封止されて集積回路デ
バイス９０となり、このデバイス９０がシステム製品の
回路ボード９３上に実装されて使用される。この回路ボ
ード９３のＶ_DD電源線やＶ_SS電源線とチップ内部のＶ_DD
電源線やＶ_SS電源線との間にはデバイス９０のリードピ
ン９４やボンディングワイヤ９５が存在しており、これ
らには１０_nH程度のインダクタＬ１，Ｌ２が存在してい
る。したがって、前記di／dtが大きいと、上記インダク
タＬ２の両端にＬ２’・di／dt（Ｌ２’はインダクタＬ
２のインダクタンス）という電圧が現われ、チップ内部
のＶ_SS1電位が接地電位より浮く、つまり電源線雑音が
発生することが知られている。一方、上記集積回路の入
力回路７２は、入力電圧Ｖ_INがたとえば２．５Ｖのとき
には集積回路がＴＴＬコンパチブルな仕様であるために
は“１”と感知しなくてはならない。しかし、前述した
ようにチップ内部のＶ_SS1電位が２Ｖ浮くと、Ｖ_iN−Ｖ
_SS1＝０．３Ｖが入力回路７２で感知する電圧となり、
これを“０”と感知してしまうので誤動作が生じ、集積
回路動作の信頼性が低下する。

上記したような問題が生じる原因は、di／dtが大きい、
換言すれば高速に出力配線Ｂの電位を変化させたからで
あり、もし、この変化をゆっくり行なわせるようにすれ
ば当然に集積回路の動作遅延が増加することになり、高
速性が失なわれることになる。

特に、データ出力が複数本ある集積回路（たとえば語単
位でのリード／ライトを行なうメモリ集積回路）では、
データ出力が１本の場合に比べて、第１０図に示すよう
に複数個の出力回路７１_１〜７１_nに各対応する出力配
線Ｂ₁〜Ｂ_nそれぞれの出力容量Coutの放電電流ｉ’がＶ
_SS電源側に存在するインダクタＬ３に共通に流れるの
で、チップ内部のＶ_SS2電位により大きな雑音信号が発
生し、前記したような問題は更に深刻になる。

以上説明したように、従来の集積回路の出力回路では、
高速動作、電源電位の低雑音性、集積回路動作の信頼性
を同時に達成することは困難であった。この問題を解決
するために、集積回路がアクセスされてから出力を出す
までの間に、出力電圧を１Ｖや１．５Ｖ程度にプリチャ
ージして出力電圧の変化幅を小さくすることが考えられ
るが、このようにすると、アクセスされると直ぐに出力
電圧の論理レベルが変化してしまうので、出力ホールド
時間to_Hが極めて短かくなり、ユーザは出力を素早く読
み取る必要が生じるので使い勝手が悪くなってしまう。

また、出力電圧を“０”から“１”に変化させるとき
に、出力電圧をＶ_DD電圧まで持ち上げずに前記Ｖ_OHより
少し上で止めておいて出力電圧の変化幅を小さくする対
策も考えられるが、出力配線Ｂが別の回路とも共用され
ている場合に、それによって出力配線ＢをＶ_DD電位まで
持ち上げてしまうことがあると、上記対策による効果が
得られない。

（発明が解決しようとする問題点）本発明は、上記したように高速性、低雑音性、高信頼性
を同時に達成することが困難であるという問題点を解決
すべくなされたもので、出力ホールド時間の減少による
使い勝手の悪化をまねくことなく、高速性、電源電位の
低雑音性，集積回路動作の高信頼性を合わせ持つ半導体
集積回路を提供することを目的とする。

〔発明の達成〕

（問題点を解決するための手段）本発明の半導体集積回路は、Ｖ_DD1電動ノードとＶ_SS1電
動ノードの間に接続されるデータ出力バッファ回路と、
上記データ出力バッファ回路の出力ノードと上記Ｖ_SS1
電源ノードとの間に接続され、上記データ出力バッファ
回路の出力ノードの電位を高論理出力として保証してい
る電位Ｖ_OH以下とならない所定の電位まで引き下げ得る
電圧引き下げ回路とを備えている。そして、半導体集積
回路がアクセスされたときに上記データ出力バッファ回
路の出力ノードの電位が上記Ｖ_DD1電源ノードの電位で
ある場合には、上記電圧引き下げ回路は、所定の駆動信
号の入力に基づいて、上記アクセスされてから上記デー
タ出力バッファ回路がデータを出力するまでの間に、上
記データ出力バッファ回路の出力ノードの電位を上記所
定の電位まで引き下げる。

（作用）このように出力配線を設定電圧に引き下げておくことに
より、データ出力の“１”から“０”への変化に際して
高速出力性を失なうことなく出力容量の放電電流の時間
変化を小さくすることが可能になり、チップ内部のＶ_SS
電源電圧の変動（雑音）が小さく、入力回路等の誤動作
が生じなくなり、回路動作の信頼性が高くなる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はＴＴＬコンパチブル仕様の半導体集積回路
の一部、およびこの集積回路の出力信号が入力する別の
半導体装置10を示している。上記集積回路において、１
１は出力回路、１２は入力回路、Ｌ１はＶ_DD電源とチッ
プ内部のＶ_DD1電源ノードとの間に存在するインダク
タ、Ｌ２はＶ_SS電源とチップ内部のＶ_SS1電源ノードと
の間に存在するインダクタである。上記出力回路１１に
おいては、Ｖ_DD1電源ノードとＶ_SS1電源ノードとの間に
ＰチャネルトランジスタＴ_ＰとＮチャネルトランジスタ
Ｔ_Nとが直列に接続されてなる最終段のデータ出力バッ
ファ１３が接続され、それぞれのゲート（ノードＮ１，
Ｎ２）に相異なる駆動信号が与えられるようになってい
る。また、上記出力バッファ１３の出力ノード（前記両
トランジスタＴ_Ｐ，Ｔ_Nのドレイン相互接続点）Ｎ３と
Ｖ_SS1電源ノードとの間に電圧引き下げ回路１４が接続
され、上記出力ノードＮ３に接続されている出力配線Ｂ
には出力容量Coutが存在する。上記電圧引き下げ回路１
４は、たとえばＮチャネルトランジスタのゲート（ノー
ドＮ４）に後述するタイミングでスイッチ駆動信号が与
えられるスイッチ用トランジスタＴ_Ｓと、それぞれドレ
イン・ゲート相互が接続された複数個（本例では３個）
のＮチャネルトランジスタＴ_N1，Ｔ_N2，Ｔ_N3が直列に接
続されてなる定電圧回路１５とが直列に接続されてい
る。

次に、上記集積回路における動作を第２図を参照して説
明する。

時刻Ｔ１１でチップイネーブル信号ＣＥがアクティブ
（低レベル）になり、集積回路がアクセスされたとす
る。まず、出力ノードＮ３の出力を第２図中に実線で示
すように“１”から“０”に駆動する場合を説明する。
時刻Ｔ１２からＴ１３の間、ノードＮ４にパルス状のス
イッチ駆動信号が加わり、ＮチャネルトランジスタＴ_S
がオンする。低電圧回路１５の３個のＮチャネルトラン
ジスタＴ_N1，Ｔ_N2，Ｔ_N3はダイオード接続になっている
ので、それぞれの閾値電圧の３倍より少し高い電圧（た
とえば２．５Ｖ）が定電圧出力として現われる。する
と、出力ノードＮ３の電圧は上記２．５Ｖまで徐々に下
がってくる。出力が２．５ＶになってもＶ_OH電位よりは
高いので別の半導体装置10は“１”として感知する。

従って、このときは出力が変化したことにはならないの
で出力ボールド時間は悪化しない。そして、実際のデー
タを出力し如める時刻Ｔ１４のときには、出力電圧はす
でに２．５Ｖになっているので、ここからＶ_OL＝０．８
Ｖに向って１．７Ｖ変化させるだけで、別の半導体装置
10は“０”データが出力されたものとして感知する。従
って、従来例に比べて１／３程度の速度でゆっくりと出
力電圧を低下させても出力遅延は変わらない。そのと
き、Ｖ_SS1電源線のインダクタＬ２によって生じるチッ
プ内部のＶ_SS1電源ノードの０Ｖからの浮き、即ち電源
線の雑音発生は０．７Ｖ程度で済む。この場合、入力回
路１２の入力電圧Ｖ_inが２．５Ｖであれば、入力回路１
２のＭＯＳトラジスタが感じる電圧は２．５Ｖ−０．７
Ｖ＝１．８Ｖであり、これなら十分に“１”として感知
するので、誤動作の心配はない。

なお、上記動作のとき、電圧引き下げ回路１４がオン状
態の間、出力バッファ１３のＰチャネルトランジスタＴ
_Ｐをオフさせておくことによって、電源間の貫通電流パ
スが生じないで低消費電力化が可能になるので、本例で
は時刻Ｔ１１から時刻Ｔ１２までノードＮ１の電位を一
度“１”レベルにしている。

一方、出力を“０”から“１”に駆動する場合には、第
２図中に点線で示すように出力電位は実際のデータを出
力し始める時刻Ｔ１４までは０Ｖのままであり、出力ホ
ールド時間は悪化しない。そして、上記時刻Ｔ１４から
出力電位をＶ_OH＝２．２Ｖに向って変化させれば、別の
半導体装置10は“１”データが出力されたものとして感
知する。

上述したように本実施例の集積回路によれば、アクセス
されてからデータを出力するまでの間に、もし出力配線
Ｂの電位がＶ_OH以上であれば、この電位をＶ_DDより小さ
く、かつＶ_OH以上の電位に引き下げるようにしている。
したがって、高速出力が可能であるにも拘らず、出力時
に電源線に発生する雑音が極めて小さく、その雑音に起
因する集積回路の誤動作を防止することができる。そし
て、集積回路がアクセスされたとき、直ぐには論理出力
は変化せず、従前のデータが残っているので、出力ホー
ルド時間が短かくなるという問題はなく、コーザの使い
勝手が損なわれることはない。

次に、上記実施例におけるスイッチ駆動信号の発生回路
の一例として、チップイネーブル信号によってアクセス
され、出力イネーブル信号ＯＥを使用する、たとえばメ
モリ集積回路に設けられるものを例にとって第３図を参
照して説明する。なお、もしアドレス信号や出力イネー
ブル信号ＯＥを使用しないような集積回路の場合には、
これらの信号が“１”レベルに固定されていればよい。
第３図において、３０はアドレス変化検知回路であり、
アドレス信号が変化したときを検知して正のパルスを発
生するものであり、この検知出力は第１のアンドゲート
３１の一方の入力となる。ＣＥ信号は、直接に第２のア
ンドゲート３２の一方の入力となると共に、三段のイン
バータ３３，３４，３５を経て遅延，反転されたのち上
記第２のアンドゲート３２の他方の入力となり、この第
２のアンドゲート３２の出力は前記第１のアンドゲート
３１の他方の入力となる。この第１のアンドゲート３１
の出力およびＯＥ信号は第３のアンドゲート３６の入力
となり、前記ＣＥ信号および集積回路内部のデータ信号
Doutは第１のオアゲート３７の入力となり、この第１の
オアゲート３７の出力および前記第３のアンドゲート３
６の出力は第２のオアゲート３８の入力となり、この第
２のオアゲート３８の出力は前記Ｐチャネルトランジス
タＴ_Pのゲート（ノードＮ１）に与えられる。また、前
記第３のアンドゲート３６の出力は、タイミング調整回
路３９により適切なタイミングに調整されて前記電圧引
き下げ回路１４のノードＮ４にスイッチ駆動信号として
与えられる。

第４図は本発明の他の実施例に係る出力回路４０を示し
ており、最終段出力バッファのプルアップ側トランジス
タとしては、大きな駆動力を有するＮチャネルトランジ
スタＴ_N4（ゲートがノードＮ４１に接続されるている）
と駆動能力の小さいＰチャネルトランジスタＴ_Ｐ１とが
並列接続されてなり、プルダウン側トランジスタとして
は、駆動能力の大きいＮチャネルトランジスタT_N5（ゲ
ートがノードＮ４２に接続されている）が用いられてお
り、出力ノードＮ３に接続される電圧引き下げ回路４１
は、Ｎチャネルトランジスタからなるスイッチ用トラン
ジスタＴ_Ｓと定電圧発生用の直列接続された４個のダイ
オードＤ１〜Ｄ４とからなり、前記Ｎチャネルトラジス
タＴ_N4のゲートとＰチャネルトランジスタＴ_Ｐ１のゲー
トとの間にインバータ４２が挿入されている。

上記第４図の出力回路において、出力が“１”から
“０”に変化するときの動作および“０”から“１”に
変化するときの動作を第５図中に実線および点線で示し
ている。この回路においては、出力を“１”から“０”
に変化させる場合にアクセスされてからデータが出力す
るまでの間（時刻Ｔ１１から時刻Ｔ１４まで）“１”レ
ベルになるパルス信号をノードＮ４１に与えている。し
たがって、このパルス信号期間には、Ｎチャネルトラン
ジスタＴ_N4およびＰチャネルトランジスタＰ_P1をオンさ
せるが、ＮチャネルトランジスタＴ_N4は出力電位をＶ_DD
−Ｖ_th’＝３．５Ｖ程度までしか上げない。ここで、Ｖ
_th’は上記ＮチャネルトランジスタＴ_N4の基板バイアス
効果を受けた閾値電圧である。従って、上記Ｎチャネル
トランジスタＴ_N4と電圧引き下げ回路４１のスイッチ用
トランジスタＴ_Ｓとが同時にオンしていても電源間の貫
通電流は殆んど生じないので、上記スイッチ用トランジ
スタＴ_Sをオンさせたときにプルアップ用の前記Ｎチャ
ネルトランジスタＴ_N4を必らずしもオフさせなくてもよ
くなり、プルアップ用トラジスタのゲート電位制御のタ
イミング設計が多少は楽になる。なお、プルアップ用の
ＰチャネルトランジスタＴ_P1は出力を前記３．５Ｖから
Ｖ_DD電位に持ち上げる作用を有し、これによってスタン
バイ時に別の半導体装置（第１図10）の入力回路で電源
間に貫通電流パスが生じることを防いでいる。

第６図は、さらに他の実施例に係る出力回路を示してお
り、最終段出力バッファ６１がＮＭＯＳ構成であり、そ
の出力ノードＮ３に電圧引き下げ回路６２が接続され、
チップ内部のＶ_DD１電源ノードと上記出力ノードＮ３と
の間にゲートがチップ内部のＶ_SS1電源ノードに接続さ
れた通常オン型のＰチャネルトランジスタＴ_Ｐ２が接続
されている。上記最終段出力バッファ６１は、プルアッ
プ用のＮチャネルトランジスタＴ_PのソースとＶ_SS1電源
ノードとの間にプルダウン用のＮチャネルトランジスタ
Ｔ_Nとが接続されており、上記プルアップ用トランジス
タＴ_ＰのドレインとＶ_DD1電源ノードとの間にパッド６
３から所定の基準電圧Ｖ_refがゲートに与えられるＮチ
ャネルトランジスタＴ_Ｎ６が挿入されている。

また、前記電圧引き下げ回路６２においては、前記出力
ノードＮ３とＶ_SS1電源ノードとの間にＮチャネルトラ
ンジスタからなるトランジスタからなるスイッチ用トラ
ンジスタＴ_SとＰチャネルトランジスタＴ_P3とが直列に
接続されている。そして、Ｖ_DD1電源ノードとＶ_SS1電源
ノードとの間に、ゲートに前記基準電圧Ｖ_refが与えら
れるＮチャネルトランジスタＴ_N7とゲート・ドレイン相
互が接続されたＰチャネルトランジスタＴ_P4とゲートが
Ｖ_DD1電源ノードに接続されたＮチャネルトランジスタ
Ｔ_N3とが直列に接続されており、このＮチャネルトラン
ジスタＴ_N3のドレインが前記ＰチャネルトランジスタＴ
_P3のゲートに接続されている。なお、６４は出力パッ
ド、Doutはデータ出力、Ｎ１，Ｎ２，Ｎ４は第１図と同
様のノードである。

次に、上記出力回路の動作を説明する。電圧引き下げ回
路６２において、ＮチャネルトランジスタＴ_N7のオン抵
抗をＮチャネルトランジスタＴ_N3のオン抵抗よりも格段
に小さく設定しておけば、上記トランジスタＴ_N7のソー
ス（ノードＮ６１）の電圧はＶ_ref−Ｖ_TN（Ｖ_TNはＮチ
ャネルトランジスタの閾値）に設定される。Ｐチャネル
トランジスタＴ_N4のオン抵抗もＮチャネルトランジスタ
Ｔ_N3のオン抵抗よりも格段に小さく設定しておけば、上
記トランジスタＴ_P4のドレイン（ノードＮ６２）の電圧
はＶ_ref−Ｖ_TP（Ｖ_TPはＰチャネルトランジスタの閾
値）に設定される。この電圧がゲートに与えられるＰチ
ャネルトランジスタＴ_P3は、そのソース（ノードＮ６
３）の電位がＶ_ref−Ｖ_TNよりも高い場合にはオン状態
になるので、出力を“１”から“０”に変化させるとき
にスイッチ用トランジスタＴ_Sがスイッチ駆動されてオ
ン状態になると、そのソース（ノードＮ６３）の電圧が
Ｖ_ref−Ｖ_TNに低下するまでの間は前記Ｐチャネルトラ
ンジスタＴ_P3がオンになって電流が流れる。そして、上
記ノードＮ６３の電圧がＶ_ref−Ｖ_TNよりも低くなる
と、上記ＰチャネルトランジスタＴ_P3がオフになり、ノ
ードＮ６３の電圧は変化しない。従って、基準電圧Ｖ
_refの設定により、データ“０”の出力に先んじて出力
電圧をＶ_DD電圧から低下させようとするＶ_OH以上の所定
値に設定することができる。また、出力バッファ６１に
ＮチャネルトランジスタＴ_N6が挿入されているので、出
力電圧の高論理レベルを前記電圧引き下げ回路６２によ
る設定電圧と同一にすることができ、出力バッファ６１
から電圧引き下げ回路６２を通して流れる貫通電流が生
じないようにすることができる。また、出力バッファ６
１が長時間駆動されない場合には、出力配線ＢをＭＯＳ
レベルに設定することによって、別の半導体装置（第１
図10）に貫通電流が生じないようにし、消費電流を低下
させることが望ましい。このために、通常オン型のＰチ
ャンネルトランジスタＴ_P2を設けている。

〔発明の効果〕

上述したように本発明の半導体集積回路によれば、高速
出力性、出力時における電源電圧の低雑音性、回路動作
の高信頼性を有し、出力ホールド時間の減少、使い勝手
の悪化をきたすこともない。

したがって、高速アクセスを必要とする半導体メモリ
や、多数の出力ピンを有する論理型集積回路などに対す
る本発明の適用は極めて効果的である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体集積回路の一部
および別の半導体装置との接続状態を示す回路図、第２
図は第１図の集積回路における出力動作を示すタイミン
グ波形図、第３図は第１図中のスイッチ駆動信号を発生
する回路の一具体例を示す論理回路図、第４図は第１図
中の出力バッファおよび電圧引き下げ回路の他の実施例
を示す回路図、第５図は第４図の回路の動作を示すタイ
ミング波形図、第６図はさらに他の実施例に係る出力バ
ッファおよび電圧引き下げ回路を示す回路図、第７図は
従来の集積回路の一部および別の半導体装置との接続状
態を示す回路図、第８図は第７図の集積回路における出
力動作を示すタイミング波形図、第９図は集積回路デバ
イスの回路ボードへの実装状態を簡略的に示す一部透視
斜視図、第１０図は多数の出力バッファを有する集積回
路の一部を示す回路図である。１３，６１……データ出力バッファ、１５，４１，６２
……電圧引き下げ回路、Ｂ……出力配線、Ｔ_P……Ｐチ
ャネルトランジスタ（プルアップ側）、Ｔ_N……Ｎチャ
ネルトランジスタ（プルダウン側）。

Claims

【特許請求の範囲】

【請求項１】Ｖ_DD1電源ノードとＶ_SS1電源ノードの間に
接続されるデータ出力バッファ回路と、上記データ出力バッファ回路の出力ノードの電位を、上
記Ｖ_DD1電源ノードの電位未満、高論理出力として保証
される電位Ｖ_OHを越える所定の電位に設定し得る定電圧
回路と、上記データ出力バッファ回路の出力ノードと上記定電圧
回路の間に接続されるスイッチ素子と、半導体集積回路がアクセスされたとき、上記データ出力
バッファ回路の出力ノードの電位が上記Ｖ_DD1電源ノー
ドの電位である場合には、上記アクセスされてから実際
に上記データ出力バッファ回路がデータを出力するまで
の間に、上記スイッチ素子をオン状態に制御して、予め
上記データ出力バッファ回路の出力ノードの電位を、上
記Ｖ_DD1電源ノードの電位から上記所定の電位まで引き
下げる手段とを具備することを特徴とする半導体集積回路。
【請求項２】上記データ出力バッファ回路は、各ゲート
にそれぞれ異なる駆動信号が与えられるプルアップ側Ｍ
ＯＳトランジスタとプルダウン側ＭＯＳトランジスタと
から構成され、上記手段により上記データ出力バッファ
回路の出力ノードの電位を引き下げるとき、上記プルア
ップ側ＭＯＳトランジスタはオフ状態に制御されること
を特徴とする特許請求の範囲第１項に記載の半導体集積
回路。
【請求項３】上記スイッチ素子は、ゲートに駆動信号が
入力されるＭＯＳトランジスタであり、上記定電圧回路
は、ゲートとドレインが相互に接続される複数個のＭＯ
Ｓトランジスタが直列に接続されたものであることを特
徴とする特許請求の範囲第１項に記載の半導体集積回
路。
【請求項４】上記データ出力バッファ回路、上記定電回
路及び上記スイッチ素子からなる出力回路が複数個形成
されてなる特許請求の範囲第１項に記載の半導体集積回
路。