JPS58137331A - インバ−タ回路 - Google Patents

インバ−タ回路

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JPS58137331A
JPS58137331A JP57019914A JP1991482A JPS58137331A JP S58137331 A JPS58137331 A JP S58137331A JP 57019914 A JP57019914 A JP 57019914A JP 1991482 A JP1991482 A JP 1991482A JP S58137331 A JPS58137331 A JP S58137331A
Authority
JP
Japan
Prior art keywords
transistor
type
inverter
enhancement
load
Prior art date
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Pending
Application number
JP57019914A
Other languages
English (en)
Inventor
Kitoku Murotani
室谷　樹徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Priority to US06/465,392 priority patent/US4553045A/en
Priority to EP83101284A priority patent/EP0085991A3/en
Publication of JPS58137331A publication Critical patent/JPS58137331A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
    • H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はインバータ回路に関する。
論理回路においては入力信号に対するノイズマージ７を
大きくする九めに、入力に対して出力がヒステリシス特
性を持つインバータ回路が用いられることがある。以下
の説明はすべてへチャンネルＭＯ８）ランジスタを用い
て行なうが、ＰチャンネルＭＵＳ）う／ジスタを用いる
場合も同様である。
デプレ、シ、／型Ｍ０８トランジスタ金負荷とし、エン
ハンスメント型ＭＵ８）ランジスタを駆動トランジスタ
とするＥ／Ｌ）型インバ艷夕においてヒステリシス特性
を持たせる最・ち簡単な従来例を第１図にまたその入出
力伝達特性を第２図に示す。第１図の例では通常のＢｙ
Ｄ型インバータの駆動トランジスタ２と並列にエンハン
スメント型ＭＵＤ）ランジスタ３を接続し、これをイン
バータ４の反転信号で駆動することによってヒステリシ
ス特性を持たせている。次に動作原理を説明する。入力
がエンハンスメントトランジスタのスレ、シ、ルド電圧
以下の低レベルにあるときはトランジスタ２及び３は共
にオフ状態にあり１ノード５はハイレベルとなっている
。入力レベルが上昇してエンハンスメントトランジスタ
のスレ、シ。
ルド電圧を越えるとトランジスタ２がＯＮ状態となり、
ノード５の電位は下がり始める。更に入力レベルが高く
なり、ノード５の電位がインバータ４のスレ、シ、ルド
′絨圧以下になると、今までオフ状態にあったトランジ
スタ３がオン状態となり。
ノード５の電位は急激に下が９始め、インバータの出力
は完全な低レベルとなる。入力信号が高レベルから低レ
ベルへと変化する場合には、ノード５のレベルは徐々に
上昇して行くが、インバータ４のスレ、シ、ルドを越え
ない間はトランジスタ３がオン状態にあるため、なかな
かハイレベルにはならず、スレッシ、ルドを越えた時点
で急激にハイレベルとなる０以上の説明を一言で述べる
ならば入力が上昇する場合にはトランジスタ２のみが駆
動トランジスタとして働き下降する場合にはトランジス
タ２と３の両方が働きその差がヒステリシス特性になっ
ていると言うことができる。
一般にＭ　ｒ−）　８　）ランジスタはそのスレ、シ、
ルド電圧及び電流増幅率の特性バラツキが大きく、マタ
エンハンスメント型、デプレ、ジョン型の２種類のトラ
ンジスタを用いる場合には各々が独立にバラツキを持つ
ため、Ｅ／Ｄ型インバータの特性バラツキはかなり大き
くなってしまう。このため従来例の様なヒステリシス回
路ではトランジスタ特性のバラツキの影響を受は易く最
適設計が困難であった。
本発明は上記を鑑みてなされたもので、トランジスタ特
性のバラツキの影響を受けにくいヒステリシス特性を持
つインバータを提供するものである。
本発明によれば第１のデプレッション型Ｍ０８トランジ
スタを負荷とし、第１のエンハンスメント型ＭＯＳトラ
ンジスタを駆動トランジスタとするＥ／Ｄ型インバータ
において、該インバータの出力端に第２のエンハンスメ
ント型ＭＯ８）ランジスタのドレインを接続し、そのソ
ースを第２のデプレッション型ＭＵＤ）ランジスタを通
して接地し、第２のエンハンスメント型ＭＬ）Ｓ）ラン
ジスタを該インバータ出力より作られた反転信号で駆動
するインバータ回路が得られる。
以下本発明を実施例を用いて説明する。
第３図は第１の実施例で従来型と比較して次の特徴があ
る。帰還信号を受けて動作するエンハンスメントトラン
ジスタ３のソースをデプＶ、ジョントランジスタ６を通
じて接地することによってデプレ、シ、ントランジスタ
の特性変動の影響を受けＫくくしている。インバータの
ヒステリシス特性は前述の様にインバータの彫勤トラン
ジスタが２のみであるか、２．３の両方であるかの差に
よって生じている。つｔｐ負荷トランジスタと駆動トラ
ンジスタとの能力比の異なる２台のインバータ特性を合
わせ持っているわけである。
第４図に前記能力比をパラメータにしてインバータ特性
を示すが、負荷トランジスタの能力が小さい程インバー
タ特性の差が小さくなっている。
つまり、駆動トランジスタの特性を一定とする場合、負
荷トランジスタであるデプレッショントランジスタの特
性が能力の高い方向へパラつくとヒステリシス特性は大
きくなり、逆の場合には小さくなってしまう。本実施例
ではテプレッシ、ントランジスタ５がエンハンスメント
トランジスタ３に直列に接続されているため、帰還信号
を受けて動作する駆動側の能力本負荷僻の能力に比例し
て変化するため、負荷側と駆動側の能力比は一定に保た
れデブレ、ジョントランジスタの特性変動の影響を小さ
くすることができる。
第５図は第２の実施例であるが、第１の実施例に更にエ
ンハンスメントトランジスタ８がカロわ９゜これはイン
バータ４を入力とするインバータ７で駆動されている。
このトランジスタの作用は第１の実施例でのテプレッシ
ョントランジスタ５と同様の原理で駆動側エンハンスメ
ントトランジスタの特性バラツキに対応して負荷−の能
力を変化させ、エンハンスメントトランジスタの特性変
動の影響を吸収している。
以上述べた様に本発明によればトランジスタ特性のバラ
ツキによる影響を受けにくいヒステリシス特性を持つイ
ンバータを構成することができる。
【図面の簡単な説明】
第１図は従来型のヒステリシス特性を持つインバータの
回路図であり、第２図はその入出力伝達特性である。第
３図は本発明の第１の実施例の回路図である。第４図は
負荷トランジスタと駆動トランジスタの能力比を変えた
インバータの伝達特性である。第５図は本発明の第２の
実施例の回路図である。回路図中ゲート部分に斜線を施
したのはデプレ、シ、ン型ＭＯ８）ランジスタでその他
はエンハ１スメント型ＭＯＳトランジスタである。 １．２，３．６　　・・・・・・ＭＵＳ）ランジスタ、
４・・・・・・インバータ。 Ｘカ

Claims (2)

    【特許請求の範囲】
  1. （１）第１のデプレ、シ、ン型ＭＯ８）ランジスタを負
    荷とし、第１のエンハンスメント型ＭＵ８トランジスタ
    を駆動トランジスタとするインバータにおいて、該イン
    バータの出力端に第２のエンハンスメント型ＭＯ８）ラ
    ンジスタのドレインを接続し、そのソースを第２のデブ
    レ、シ、ン型Ｍ０８）ランジスタを通して接地し、第２
    のエンハンスメント型ＭＵＳ）ランジスタを該インバー
    タ出力より作られ九反転信号で駆動することｅ％徴とす
    るインバータ回路。
  2. （２）　　インバータ出力端にドレインを電源に接続し
    た第３のエンハンスメント型トランジスタのソースを接
    続し、そのゲートを該インバータ出力より作られた同相
    信号で駆動することを特徴とする特許請求の範囲第１項
    記載のインバータ回路。
JP57019914A 1982-02-10 1982-02-10 インバ−タ回路 Pending JPS58137331A (ja)

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JP57019914A JPS58137331A (ja) 1982-02-10 1982-02-10 インバ−タ回路
US06/465,392 US4553045A (en) 1982-02-10 1983-02-10 Logic circuit with improved hysteresis characteristics
EP83101284A EP0085991A3 (en) 1982-02-10 1983-02-10 Logic circuit

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JP57019914A JPS58137331A (ja) 1982-02-10 1982-02-10 インバ−タ回路

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JPS58137331A true JPS58137331A (ja) 1983-08-15

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ID=12012477

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JP57019914A Pending JPS58137331A (ja) 1982-02-10 1982-02-10 インバ−タ回路

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US (1) US4553045A (ja)
EP (1) EP0085991A3 (ja)
JP (1) JPS58137331A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61161823A (ja) * 1985-01-10 1986-07-22 Nec Corp 入力回路
JP2022083085A (ja) * 2020-11-24 2022-06-03 株式会社東芝 半導体集積回路

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767947A (en) * 1983-08-31 1988-08-30 Texas Instruments Incorporated Constant pulse width generator
JPH0720060B2 (ja) * 1985-08-14 1995-03-06 株式会社東芝 出力回路装置
US4728827A (en) * 1986-12-03 1988-03-01 Advanced Micro Devices, Inc. Static PLA or ROM circuit with self-generated precharge
JPH0611109B2 (ja) * 1986-12-09 1994-02-09 株式会社東芝 半導体集積回路
JP2628942B2 (ja) * 1990-11-06 1997-07-09 三菱電機株式会社 プルアップ抵抗コントロール入力回路及び出力回路
JP2583684B2 (ja) * 1990-11-06 1997-02-19 三菱電機株式会社 プルダウン抵抗コントロール入力回路及び出力回路
US5554942A (en) * 1995-03-13 1996-09-10 Motorola Inc. Integrated circuit memory having a power supply independent input buffer
US5656957A (en) * 1995-10-19 1997-08-12 Sgs-Thomson Microelectronics, Inc. Comparator circuit with hysteresis
US5945852A (en) * 1998-03-31 1999-08-31 Motorola, Inc. CMOS comparator output circuit with high gain and hysteresis
US7187227B2 (en) * 2002-08-07 2007-03-06 Nippon Telegraph And Telephone Corporation Driver circuit
NL1028142C2 (nl) * 2005-01-28 2006-07-31 Stork Pmt Transportinrichting voor geslacht gevogelte.
US7683655B2 (en) 2007-01-16 2010-03-23 Atmel Automotive Gmbh Integrated circuit
EP3080845B1 (en) 2013-11-15 2021-12-22 Texas Instruments Incorporated Method and circuitry for controlling a depletion-mode transistor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4080539A (en) * 1976-11-10 1978-03-21 Rca Corporation Level shift circuit
US4071784A (en) * 1976-11-12 1978-01-31 Motorola, Inc. MOS input buffer with hysteresis
US4097772A (en) * 1977-06-06 1978-06-27 Motorola, Inc. MOS switch with hysteresis
US4268764A (en) * 1979-05-01 1981-05-19 Motorola, Inc. Zero crossover detector
JPS5679522A (en) * 1979-11-30 1981-06-30 Seiko Epson Corp Cmos schmitt trigger circuit
JPS5783930A (en) * 1980-11-12 1982-05-26 Fujitsu Ltd Buffer circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61161823A (ja) * 1985-01-10 1986-07-22 Nec Corp 入力回路
JP2022083085A (ja) * 2020-11-24 2022-06-03 株式会社東芝 半導体集積回路

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Publication number Publication date
EP0085991A3 (en) 1984-06-20
US4553045A (en) 1985-11-12
EP0085991A2 (en) 1983-08-17

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