JPH0133050B2 - - Google Patents
Info
- Publication number
- JPH0133050B2 JPH0133050B2 JP56137434A JP13743481A JPH0133050B2 JP H0133050 B2 JPH0133050 B2 JP H0133050B2 JP 56137434 A JP56137434 A JP 56137434A JP 13743481 A JP13743481 A JP 13743481A JP H0133050 B2 JPH0133050 B2 JP H0133050B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- transistors
- level shifter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はレベルシフターに関し、特に絶縁ゲー
ト型電界効果トランジスタで構成されたレベルシ
フターに関する。
ト型電界効果トランジスタで構成されたレベルシ
フターに関する。
従来、MOS集積回路等で用いられるレベルシ
フターには、例えば第１図に示すようなものがあ
る。第１図に示されたレベルシフターではMOS
トランジスタのしきい値電圧（以下VTと記す）
が変動すると、インバータ回路の論理しきい値電
圧（以下VLTと記す）も変動する為、入出力特性
がかなり変動するという欠点があつた。
フターには、例えば第１図に示すようなものがあ
る。第１図に示されたレベルシフターではMOS
トランジスタのしきい値電圧（以下VTと記す）
が変動すると、インバータ回路の論理しきい値電
圧（以下VLTと記す）も変動する為、入出力特性
がかなり変動するという欠点があつた。
本発明の目的は、VTの変動によるVLTの変動を
相殺するような回路構成をとり、VTが変動して
も安定な入出力特性が得られるレベルシフターを
提供することにある。
相殺するような回路構成をとり、VTが変動して
も安定な入出力特性が得られるレベルシフターを
提供することにある。
本発明の特徴は、ドレイン電極とゲート電極が
第一の電圧供給端子に接続された第一の絶縁ゲー
ト型電界効果トランジスタ及び前記第一の絶縁ゲ
ート型電界効果トランジスタのソース電極と第二
の電圧供給端子間に接続された高抵抗の負荷素子
により構成された第一の直列回路と、ドレイン電
極とゲート電極が入力端子に接続された第二の絶
縁ゲート型電界効果トランジスタ及び、前記第二
の絶縁ゲート型電界効果トランジスタのソース電
極と前記第二の電圧供給端子間にそのドレイン電
極とソース電極が接続されゲート電極が前記第一
の直列回路の中間接続点に接続された第三の絶縁
ゲート型電界効果トランジスタにより構成された
第二の直列回路と、その入力が前記第二の直列回
路の中間接続点に接続されたインバータ回路から
成り、インバータ回路の出力を出力端子としたレ
ベルシフターにある。
第一の電圧供給端子に接続された第一の絶縁ゲー
ト型電界効果トランジスタ及び前記第一の絶縁ゲ
ート型電界効果トランジスタのソース電極と第二
の電圧供給端子間に接続された高抵抗の負荷素子
により構成された第一の直列回路と、ドレイン電
極とゲート電極が入力端子に接続された第二の絶
縁ゲート型電界効果トランジスタ及び、前記第二
の絶縁ゲート型電界効果トランジスタのソース電
極と前記第二の電圧供給端子間にそのドレイン電
極とソース電極が接続されゲート電極が前記第一
の直列回路の中間接続点に接続された第三の絶縁
ゲート型電界効果トランジスタにより構成された
第二の直列回路と、その入力が前記第二の直列回
路の中間接続点に接続されたインバータ回路から
成り、インバータ回路の出力を出力端子としたレ
ベルシフターにある。
そして本発明によれば、VTの変動に対して極
めて安定な入出力特性をもつレベルシフターが構
成できる。
めて安定な入出力特性をもつレベルシフターが構
成できる。
以下本発明に依る第一の実施例を第２図に、そ
の入出力特性を第３図に示し詳細に説明する。本
実施例に依るレベルシフターは第２図に示す如く
トランジスタTr1及びTr2で構成された第一の直
列回路、トランジスタTr3及びTr4で構成された
第二の直列回路とトランジスタTr5及びTr6で構
成されたインバータ回路から成り、トランジスタ
Tr4のゲート電極は第一の直列回路の中間接続点
（節点）に、トランジスタTr6のゲート電極
（インバータ回路の入力）は第二の直列回路の中
間接続点（節点）にそれぞれ接続されている。
ここでトランジスタTr1，Tr3，Tr4及びTr6はエ
ンハンスメント型MOSトランジスタ、トランジ
スタTr2及びTr5はデプレツシヨン型MOSトラン
ジスタであり、特にトランジスタTr2は高抵抗に
する為コンダクタンス（以下gmと記す）が非常
に小さくなるように設定してある。
の入出力特性を第３図に示し詳細に説明する。本
実施例に依るレベルシフターは第２図に示す如く
トランジスタTr1及びTr2で構成された第一の直
列回路、トランジスタTr3及びTr4で構成された
第二の直列回路とトランジスタTr5及びTr6で構
成されたインバータ回路から成り、トランジスタ
Tr4のゲート電極は第一の直列回路の中間接続点
（節点）に、トランジスタTr6のゲート電極
（インバータ回路の入力）は第二の直列回路の中
間接続点（節点）にそれぞれ接続されている。
ここでトランジスタTr1，Tr3，Tr4及びTr6はエ
ンハンスメント型MOSトランジスタ、トランジ
スタTr2及びTr5はデプレツシヨン型MOSトラン
ジスタであり、特にトランジスタTr2は高抵抗に
する為コンダクタンス（以下gmと記す）が非常
に小さくなるように設定してある。
次に第３図も参照しながら動作について説明す
る。本実施例によるレベルシフターにおいて、ト
ランジスタTr2は高抵抗として動作する為、節点
の電位はVDD−VT（VDD：電源電圧）となり、ト
ランジスタTr4はVDD−2VT＞０で導通状態にあ
る。一方入力端子に入力電圧（以下VINと記す）
を印加すると、VIN−VT＞０でトランジスタTr3
も導通状態になり、節点はトランジスタTr3と
Tr4に流れる電流が等しくなるような電位をと
り、VINの上昇と共に節点の電位も上昇してい
く。
る。本実施例によるレベルシフターにおいて、ト
ランジスタTr2は高抵抗として動作する為、節点
の電位はVDD−VT（VDD：電源電圧）となり、ト
ランジスタTr4はVDD−2VT＞０で導通状態にあ
る。一方入力端子に入力電圧（以下VINと記す）
を印加すると、VIN−VT＞０でトランジスタTr3
も導通状態になり、節点はトランジスタTr3と
Tr4に流れる電流が等しくなるような電位をと
り、VINの上昇と共に節点の電位も上昇してい
く。
そして節点の電位がインバータ回路の論理し
きい値：VLTを超えるとインバータ回路の出力が
反転する。
きい値：VLTを超えるとインバータ回路の出力が
反転する。
ここでVTが変動した場合を考える。VTが高く
（低く）なつた場合、それに共なつてVLTも高く
（低く）なつてしまうが、同時に節点の電位が
VTの変動分だけ低く（高く）なる。この為、同
じ入力電圧：VINが印加されていても節点の電
位も高く（低く）なつてVLTの変動を相殺するよ
うに働く。このようにしてVTの変動に対して安
定な入出力特性を有するレベルシフターを実現す
ることができる。
（低く）なつた場合、それに共なつてVLTも高く
（低く）なつてしまうが、同時に節点の電位が
VTの変動分だけ低く（高く）なる。この為、同
じ入力電圧：VINが印加されていても節点の電
位も高く（低く）なつてVLTの変動を相殺するよ
うに働く。このようにしてVTの変動に対して安
定な入出力特性を有するレベルシフターを実現す
ることができる。
また第２図で、トランジスタTr1及びTr2はそ
れぞれ一段のMOSトランジスタで構成されてい
るが、ドレイン電極とゲート電極を接続した
MOSトランジスタを複数個直列に接続し、トラ
ンジスタTr1かTr3もしくはトランジスタTr1と
Tr3のかわりに前述の複数個直列接続したMOS
トランジスタを接続した構成としても同様にVT
の変動に対して安定な入出力特性が得られる。
れぞれ一段のMOSトランジスタで構成されてい
るが、ドレイン電極とゲート電極を接続した
MOSトランジスタを複数個直列に接続し、トラ
ンジスタTr1かTr3もしくはトランジスタTr1と
Tr3のかわりに前述の複数個直列接続したMOS
トランジスタを接続した構成としても同様にVT
の変動に対して安定な入出力特性が得られる。
第４図に各々１段のMOSトランジスタのかわ
りに２段に直列接続されたＭトランジスタで
構成された第二の実施例を示す。第４図に示した
構成にすると、節点の電位はVDD−2VTとなつ
て、VTの変動に対する節点の電位変動も１段
の場合の２倍となる。つまりVTの変動に対する
帰還の利得が増大している。また、トランジスタ
Tr14，Tr15も２段に直列接続されている為、VIN
＞2VTでトランジスタTr14，Tr15共に導通する
が、VIN＜2VTではトランジスタTr14，Tr15，
Tr16には電流が流れず、従つて入力端子に電流
が流れ始める入力電圧を高くすることができる。
インバータ回路を反転させるべき入力電圧が高い
場合、入力端子と節点の間のMOSトランジス
タの縦積段数をさらに増すことも可能である。
りに２段に直列接続されたＭトランジスタで
構成された第二の実施例を示す。第４図に示した
構成にすると、節点の電位はVDD−2VTとなつ
て、VTの変動に対する節点の電位変動も１段
の場合の２倍となる。つまりVTの変動に対する
帰還の利得が増大している。また、トランジスタ
Tr14，Tr15も２段に直列接続されている為、VIN
＞2VTでトランジスタTr14，Tr15共に導通する
が、VIN＜2VTではトランジスタTr14，Tr15，
Tr16には電流が流れず、従つて入力端子に電流
が流れ始める入力電圧を高くすることができる。
インバータ回路を反転させるべき入力電圧が高い
場合、入力端子と節点の間のMOSトランジス
タの縦積段数をさらに増すことも可能である。
さらに第４図においてトランジスタTr17及び
Tr18が接続してあるが、VDD＜3VTでトランジス
タTr16は非導通状態となるため、節点がフロ
ーテイングとならないよう接続されている。トラ
ンジスタTr17は節点の電位に影響を与えない
程度の高抵抗リークパスとして動作し、Tr18は
入力端子に高い電圧が印加されている状態から低
い電圧まで急に下降した場合、節点の電位を
VIN＋VT′まで引き下げ、一方入力電圧が上昇中は
無関係となる。ここでVT′はTr18のしきい値電圧
であり他のトランジスタのしきい値電圧と同一で
ある必要はない。第４図において、VDD＜3VTで
のインバータ回路の反転入力電圧は、ほぼ2VT＋
VLTである。
Tr18が接続してあるが、VDD＜3VTでトランジス
タTr16は非導通状態となるため、節点がフロ
ーテイングとならないよう接続されている。トラ
ンジスタTr17は節点の電位に影響を与えない
程度の高抵抗リークパスとして動作し、Tr18は
入力端子に高い電圧が印加されている状態から低
い電圧まで急に下降した場合、節点の電位を
VIN＋VT′まで引き下げ、一方入力電圧が上昇中は
無関係となる。ここでVT′はTr18のしきい値電圧
であり他のトランジスタのしきい値電圧と同一で
ある必要はない。第４図において、VDD＜3VTで
のインバータ回路の反転入力電圧は、ほぼ2VT＋
VLTである。
以上に述べたように本発明によれば、VTの変
動に対して安定な入出力特性を有するレベルシフ
ターを実現することができる。
動に対して安定な入出力特性を有するレベルシフ
ターを実現することができる。
第１図は従来のレベルシフターを示す回路図、
第２図及び第４図は本発明による第一及び第二の
実施例によるレベルシフターを示す回路図、第３
図は第２図に示された回路のDC特性を示す図で
ある。 なお図において、Tr1，Tr3，Tr4，Tr6，
Tr11，Tr12，Tr14，Tr15，Tr16，Tr18，Tr20…
…エンハンスメント型MOSトランジスタ、Tr2，
Tr5，Tr13，Tr17，Tr19……デプレツシヨン型
MOSトランジスタである。
第２図及び第４図は本発明による第一及び第二の
実施例によるレベルシフターを示す回路図、第３
図は第２図に示された回路のDC特性を示す図で
ある。 なお図において、Tr1，Tr3，Tr4，Tr6，
Tr11，Tr12，Tr14，Tr15，Tr16，Tr18，Tr20…
…エンハンスメント型MOSトランジスタ、Tr2，
Tr5，Tr13，Tr17，Tr19……デプレツシヨン型
MOSトランジスタである。
Claims (1)
- １ 一端とゲート入力端とが共通接続された少な
くとも１個の第１のトランジスタを入力端子と第
１の節点との間に接続し、前記第１の節点と第１
の電圧供給端との間に第２のトランジスタを接続
し、前記第１の節点の電位でインバータ回路を制
御したレベルシフターにおいて、一端とゲート入
力端とが共通接続された少なくとも１個の第３の
トランジスタを第２の電圧供給端と第２の節点と
の間に接続し、抵抗性素子を前記第２の節点と前
記第１の電圧供給端との間に接続し、前記第２の
節点を前記第２のトランジスタのゲート入力端に
接続し、前記インバータ回路は前記第１の節点に
ゲート入力端が接続され前記第１の電圧供給端に
ソースが接続された第４のトランジスタを有する
ことを特徴とするレベルシフター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137434A JPS5839115A (ja) | 1981-09-01 | 1981-09-01 | レベルシフタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137434A JPS5839115A (ja) | 1981-09-01 | 1981-09-01 | レベルシフタ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839115A JPS5839115A (ja) | 1983-03-07 |
| JPH0133050B2 true JPH0133050B2 (ja) | 1989-07-11 |
Family
ID=15198525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137434A Granted JPS5839115A (ja) | 1981-09-01 | 1981-09-01 | レベルシフタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839115A (ja) |
-
1981
- 1981-09-01 JP JP56137434A patent/JPS5839115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839115A (ja) | 1983-03-07 |
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