JP2979627B2 - 差動回路 - Google Patents
差動回路Info
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- JP2979627B2 JP2979627B2 JP2291568A JP29156890A JP2979627B2 JP 2979627 B2 JP2979627 B2 JP 2979627B2 JP 2291568 A JP2291568 A JP 2291568A JP 29156890 A JP29156890 A JP 29156890A JP 2979627 B2 JP2979627 B2 JP 2979627B2
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- Japan
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- dfet
- differential circuit
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- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動回路に係り、特に化合物半導体集積回路
からなる差動回路に関する。
からなる差動回路に関する。
従来、この種の差動回路は、負荷用トランジスタがＤ
（ディプレッション型）FET,入力用トランジスタがDFET
で構成され、差動回路の出力振幅は負荷用のDFETと入力
用DEFTとの能力の差によって決定されていた。以下、図
面を用いて説明する。第２図は従来のこのような差動回
路の回路図である。第２図において、トランジスタQ20,
21は負荷用DFET,トランジスタQ22,23は入力用DFET,トラ
ンジスタQ24は定電流源用DFET,VDD,VSSは電源,IN,▲
▼は相補となる入力,OUT,▲▼は相補となる出
力である。第３図は第２図の差動回路の動作を示す波形
図である。
（ディプレッション型）FET,入力用トランジスタがDFET
で構成され、差動回路の出力振幅は負荷用のDFETと入力
用DEFTとの能力の差によって決定されていた。以下、図
面を用いて説明する。第２図は従来のこのような差動回
路の回路図である。第２図において、トランジスタQ20,
21は負荷用DFET,トランジスタQ22,23は入力用DFET,トラ
ンジスタQ24は定電流源用DFET,VDD,VSSは電源,IN,▲
▼は相補となる入力,OUT,▲▼は相補となる出
力である。第３図は第２図の差動回路の動作を示す波形
図である。
以下、第３図を用いて第２図の差動回路の動作説明を
する。第３図において、時刻t1で入力▲▼が“L"→
“H"と遷移すると、トランジスタQ23は次第にON状態と
なり、出力OUT2は“H"→“L"と変化する。同様にして、
時刻t1で入力INが“H"→“L"と遷移すると、トランジス
タQ22は次第にOFF状態となり、負荷用DFET Q20で出力▲
▼がプルアップされて、出力▲▼は
“L"→“H"と変化し、入力IN,▲▼の反転から時間t
W2後に出力OUT2,▲▼が反転する。ここで、負
荷用DFET Q20,Q21は、それぞれゲートとソースが共通接
続されているため、負荷用DFET Q20,Q21のそれぞれのゲ
ート・ソース間電圧は0Vである。
する。第３図において、時刻t1で入力▲▼が“L"→
“H"と遷移すると、トランジスタQ23は次第にON状態と
なり、出力OUT2は“H"→“L"と変化する。同様にして、
時刻t1で入力INが“H"→“L"と遷移すると、トランジス
タQ22は次第にOFF状態となり、負荷用DFET Q20で出力▲
▼がプルアップされて、出力▲▼は
“L"→“H"と変化し、入力IN,▲▼の反転から時間t
W2後に出力OUT2,▲▼が反転する。ここで、負
荷用DFET Q20,Q21は、それぞれゲートとソースが共通接
続されているため、負荷用DFET Q20,Q21のそれぞれのゲ
ート・ソース間電圧は0Vである。
この従来の化合物半導体のMESFETで構成される差動回
路は、出力OUT2,▲▼に大きな配線容量や次段
のゲート容量等が負荷された場合、入力IN,▲▼が
反転してから出力OUT2,▲▼が反転するまでの
時間tW2が著しく遅れる。また、この時間tW2を遅らせな
い様にするためには、出力OUT2,▲▼に接続さ
れる負荷容量を十分充放電できるだけの差動回路全体の
サイズアップが必要となり、チップサイズの増大、及び
消費電力の増加を招くという問題点があった。
路は、出力OUT2,▲▼に大きな配線容量や次段
のゲート容量等が負荷された場合、入力IN,▲▼が
反転してから出力OUT2,▲▼が反転するまでの
時間tW2が著しく遅れる。また、この時間tW2を遅らせな
い様にするためには、出力OUT2,▲▼に接続さ
れる負荷容量を十分充放電できるだけの差動回路全体の
サイズアップが必要となり、チップサイズの増大、及び
消費電力の増加を招くという問題点があった。
本発明の目的は、前記問題点を解決し、入力に対する
出力の反転遅延時間を小さくした差動回路を提供するこ
とにある。
出力の反転遅延時間を小さくした差動回路を提供するこ
とにある。
本発明の差動回路の構成は、第1,第２のトランジスタ
の直列体と第3,第４のトランジスタの直列体とを並列接
続して第５のトランジスタ又は抵抗と直列接続してなる
第１の差動回路部分と、第6,7,8,9のトランジスタが前
記第１の差動回路部分と同様な回路構成を有する第２の
差動回路部分と、前記第2,第９のトランジスタのゲート
を第１の入力とし、前記第4,第７のトランジスタのゲー
トを前記第２の入力の反転した第２の入力とし、前記第
1,第２のトランジスタの共通接続点を前記第８のトラン
ジスタのゲート入力とし、前記第6,第７のトランジスタ
の共通接続点を前記第３のトランジスタのゲート入力と
し、前記第3,第４のトランジスタの共通接続点を第１の
出力とし、前記第8,第９のトランジスタの共通接続点を
前記第１の出力の反転した第２の出力とし、前記第1,第
６のトランジスタのゲートと主電極とをそれぞれ短絡し
たことを特徴とする。
の直列体と第3,第４のトランジスタの直列体とを並列接
続して第５のトランジスタ又は抵抗と直列接続してなる
第１の差動回路部分と、第6,7,8,9のトランジスタが前
記第１の差動回路部分と同様な回路構成を有する第２の
差動回路部分と、前記第2,第９のトランジスタのゲート
を第１の入力とし、前記第4,第７のトランジスタのゲー
トを前記第２の入力の反転した第２の入力とし、前記第
1,第２のトランジスタの共通接続点を前記第８のトラン
ジスタのゲート入力とし、前記第6,第７のトランジスタ
の共通接続点を前記第３のトランジスタのゲート入力と
し、前記第3,第４のトランジスタの共通接続点を第１の
出力とし、前記第8,第９のトランジスタの共通接続点を
前記第１の出力の反転した第２の出力とし、前記第1,第
６のトランジスタのゲートと主電極とをそれぞれ短絡し
たことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の差動回路の回路図であ
る。
る。
第１図において、本実施例は、負荷用DFET Q10,Q11,Q
15,Q16と、入力用DFET Q12,Q13,Q17,Q18と、定電流源用
DFET Q14,Q19と、第１の電源VDD,第２の電源VSSの端子
と、相補となる入力IN,▲▼の端子と、相補となる
出力OUT1,▲▼の端子とを備えている。従来の
差動回路に対し、本実施例では、入力IN,▲▼がそ
れぞれ２組の差動回路で構成されている。入力INは入力
用EFET Q12のゲートに入力され、入力▲▼は入力用
DFET Q13のゲートに入力され、入力用DFET Q12,Q13のソ
ースは定電流源用DFET Q14のドレインに共通接続され、
定電流源用DFET Q14のゲートとソースは電源VSSに共通
接続されている。ここで、負荷用DFET Q10のゲートとソ
ースは入力用DFET Q12のドレインである接点N10に共通
接続され、DFET Q10のドレインは電源VDDに接続され
る。負荷用DFET Q11のゲートは接点N11に接続されソー
スは入力用DFET Q13のドレインである出力OUT1に接続さ
れ、DFET Q11のドレインは電源VDDに接続される。ま
た、同様にして、入力INは入力用DFET Q17のゲートに入
力され、入力▲▼は入力用DFET Q18のゲートに入力
され、入力用DFET Q17,Q18のソースは定電流源用DFET Q
19のドレインに共通接続され、定電流源用DFET Q19のゲ
ートとソースは電源VSSに共通接続されている。ここ
で、負荷用DFET Q16のゲートとソースは入力用DFET Q18
のドレインである接点N11に共通接続され、DFET Q16の
ドレインは電源VDDに接続される。負荷用DFET Q15のゲ
ートは接点N10に接続され、ソースは入力用DFET Q17の
ドレインである出力▲▼に接続され、DFET Q15
のドレインは電源VDDに接続される。
15,Q16と、入力用DFET Q12,Q13,Q17,Q18と、定電流源用
DFET Q14,Q19と、第１の電源VDD,第２の電源VSSの端子
と、相補となる入力IN,▲▼の端子と、相補となる
出力OUT1,▲▼の端子とを備えている。従来の
差動回路に対し、本実施例では、入力IN,▲▼がそ
れぞれ２組の差動回路で構成されている。入力INは入力
用EFET Q12のゲートに入力され、入力▲▼は入力用
DFET Q13のゲートに入力され、入力用DFET Q12,Q13のソ
ースは定電流源用DFET Q14のドレインに共通接続され、
定電流源用DFET Q14のゲートとソースは電源VSSに共通
接続されている。ここで、負荷用DFET Q10のゲートとソ
ースは入力用DFET Q12のドレインである接点N10に共通
接続され、DFET Q10のドレインは電源VDDに接続され
る。負荷用DFET Q11のゲートは接点N11に接続されソー
スは入力用DFET Q13のドレインである出力OUT1に接続さ
れ、DFET Q11のドレインは電源VDDに接続される。ま
た、同様にして、入力INは入力用DFET Q17のゲートに入
力され、入力▲▼は入力用DFET Q18のゲートに入力
され、入力用DFET Q17,Q18のソースは定電流源用DFET Q
19のドレインに共通接続され、定電流源用DFET Q19のゲ
ートとソースは電源VSSに共通接続されている。ここ
で、負荷用DFET Q16のゲートとソースは入力用DFET Q18
のドレインである接点N11に共通接続され、DFET Q16の
ドレインは電源VDDに接続される。負荷用DFET Q15のゲ
ートは接点N10に接続され、ソースは入力用DFET Q17の
ドレインである出力▲▼に接続され、DFET Q15
のドレインは電源VDDに接続される。
第３図の上部の出力OUT1,▲▼の波形は、本
実施例の差動回路の動作波形である。
実施例の差動回路の動作波形である。
以下、第３図を参照して第１図の差動回路の動作を説
明する。第３図において、時刻t1で入力▲▼が“L"
→“H"と遷移すると、入力用DFET Q18がON状態となる接
点N11が“H"→“L"と変化する。この時、入力用DFET Q1
3もON状態となり出力OUT1も“H"→“L"と変化する。こ
こで、出力OUT1には図示しない配線の容量あるいは次段
に接続される回路のゲート容量等が接続されているが、
接点N11に接続される負荷容量は小さな値であれので、
接点N11は出力OUT1よりも先に“H"→“L"と変化する。
その結果、負荷用DFET Q11のゲートである接点N11の電
位の方が出力OUT1の電位より過渡的に低くなる。つま
り、負荷用DFET Q11のゲート・ソース間電圧が過渡的に
小さくなり、負荷用DFET Q11の電流能力が過渡的に減少
し、出力OUT1は従来の差動回路の出力よりも約20％速く
“H"→“L"と変化する。同様にして、時刻t1で入力INが
“H"→“L"と遷移すると、入力用DFET Q12がOFF状態と
なり、接点N10が“L"→“H"と変化する。この時、入力
用DFET Q17もOFF状態となり、出力▲▼も“L"
→“H"と変化する。ここで、出力▲▼には図示
しない配線を容量，あるいは次段に接続される回路のゲ
ート容量等が接続されているが、接点N10に接続される
負荷容量は小さな値であるので、接点N10は出力▲
▼よりも先に“L"→“H"と変化する。その結果、負
荷用DFET Q15のゲートである接点N10の電位の方が出力
▲▼の電位より過渡的に高くなる。つまり、負
荷用DFET Q15のゲート・ソース間電圧が過渡的に大きく
なり、負荷用DFET Q15の電流能力が過渡的に増加し、出
力▲▼は従来の差動回路の出力よりも約20％速
く“L"→“H"と変化する。
明する。第３図において、時刻t1で入力▲▼が“L"
→“H"と遷移すると、入力用DFET Q18がON状態となる接
点N11が“H"→“L"と変化する。この時、入力用DFET Q1
3もON状態となり出力OUT1も“H"→“L"と変化する。こ
こで、出力OUT1には図示しない配線の容量あるいは次段
に接続される回路のゲート容量等が接続されているが、
接点N11に接続される負荷容量は小さな値であれので、
接点N11は出力OUT1よりも先に“H"→“L"と変化する。
その結果、負荷用DFET Q11のゲートである接点N11の電
位の方が出力OUT1の電位より過渡的に低くなる。つま
り、負荷用DFET Q11のゲート・ソース間電圧が過渡的に
小さくなり、負荷用DFET Q11の電流能力が過渡的に減少
し、出力OUT1は従来の差動回路の出力よりも約20％速く
“H"→“L"と変化する。同様にして、時刻t1で入力INが
“H"→“L"と遷移すると、入力用DFET Q12がOFF状態と
なり、接点N10が“L"→“H"と変化する。この時、入力
用DFET Q17もOFF状態となり、出力▲▼も“L"
→“H"と変化する。ここで、出力▲▼には図示
しない配線を容量，あるいは次段に接続される回路のゲ
ート容量等が接続されているが、接点N10に接続される
負荷容量は小さな値であるので、接点N10は出力▲
▼よりも先に“L"→“H"と変化する。その結果、負
荷用DFET Q15のゲートである接点N10の電位の方が出力
▲▼の電位より過渡的に高くなる。つまり、負
荷用DFET Q15のゲート・ソース間電圧が過渡的に大きく
なり、負荷用DFET Q15の電流能力が過渡的に増加し、出
力▲▼は従来の差動回路の出力よりも約20％速
く“L"→“H"と変化する。
以上より、入力IN,▲▼が反転してから出力OUT1,
▲▼が反転するまでの時間tW1は、従来の差動
回路の入力IN,▲▼が反転してからOUT2,▲
▼が反転するまでの時間tW2に比べて、約20％短縮でき
る。また、本実施例の差動回路の負荷用DFET,入力用DFE
T,定電流源用DFETのトランジスタサイズの比は従来の差
動回路の負荷用DFET,入力用DFET,定電流源用DFETのトラ
ンジスタサイズの比と同じである。さらに、本実施例の
差動回路を構成するトランジスタのサイズは従来の差動
回路を構成するトランジスタのサイズの1/2であり、よ
って、本発明の実施例の差動回路のマスク面積は従来の
差動回路マスク面積よりも約３％大きくなる程度で、消
費電力の増大はなく、入力IN,▲▼の遅延もない。
▲▼が反転するまでの時間tW1は、従来の差動
回路の入力IN,▲▼が反転してからOUT2,▲
▼が反転するまでの時間tW2に比べて、約20％短縮でき
る。また、本実施例の差動回路の負荷用DFET,入力用DFE
T,定電流源用DFETのトランジスタサイズの比は従来の差
動回路の負荷用DFET,入力用DFET,定電流源用DFETのトラ
ンジスタサイズの比と同じである。さらに、本実施例の
差動回路を構成するトランジスタのサイズは従来の差動
回路を構成するトランジスタのサイズの1/2であり、よ
って、本発明の実施例の差動回路のマスク面積は従来の
差動回路マスク面積よりも約３％大きくなる程度で、消
費電力の増大はなく、入力IN,▲▼の遅延もない。
第４図は本発明の他の実施例の差動回路の回路図であ
る。第４図において、本実施例が、第１図の実施例と異
なる点は、第１図の定電流源用DFET Q14,Q19が抵抗R40,
R41になっている点である。本実施例では、定電流源に
抵抗R40,R41を使用しているため、製造プロセス、また
は使用環境温度によるVthの変動に関係なく定電流源に
流れる電流は一定であるので、安定に動作するという利
点がある。また、負荷用DFET,入力用DFETは各々対照的
に接続されているため、Vthの変動の影響は受けにく
い。動作は第１の実施例とほとんど同一であり動作説明
は省略する。
る。第４図において、本実施例が、第１図の実施例と異
なる点は、第１図の定電流源用DFET Q14,Q19が抵抗R40,
R41になっている点である。本実施例では、定電流源に
抵抗R40,R41を使用しているため、製造プロセス、また
は使用環境温度によるVthの変動に関係なく定電流源に
流れる電流は一定であるので、安定に動作するという利
点がある。また、負荷用DFET,入力用DFETは各々対照的
に接続されているため、Vthの変動の影響は受けにく
い。動作は第１の実施例とほとんど同一であり動作説明
は省略する。
以上説明したように、本発明は、大きな負荷容量が接
続されない、出力と同相の接点の電位を、対照的に接続
された２組の差動回路の相対する負荷用DFETのゲートに
入力して、負荷用DFETの電流能力を過渡的に変化させる
ことによって、入力が反転してから出力が反転するまで
の時間を約20％短縮できるという効果がある。
続されない、出力と同相の接点の電位を、対照的に接続
された２組の差動回路の相対する負荷用DFETのゲートに
入力して、負荷用DFETの電流能力を過渡的に変化させる
ことによって、入力が反転してから出力が反転するまで
の時間を約20％短縮できるという効果がある。
第１図は本発明の一実施例の差動回路の回路図、第２図
は従来の差動回路の回路図、第３図は第１図及び従来の
差動回路の動作波形図、第４図は本発明の他の実施例の
差動回路の回路図である。 Q10〜Q19,Q20〜Q24……Ｄ（ディプレッション型）FET
（電界効果トランジスタ）、R40,R41……抵抗、VDD……
第１の電源、VSS……第２の電源、IN,▲▼……入
力、OUT1,▲▼,OUT2,▲▼……出力。
は従来の差動回路の回路図、第３図は第１図及び従来の
差動回路の動作波形図、第４図は本発明の他の実施例の
差動回路の回路図である。 Q10〜Q19,Q20〜Q24……Ｄ（ディプレッション型）FET
（電界効果トランジスタ）、R40,R41……抵抗、VDD……
第１の電源、VSS……第２の電源、IN,▲▼……入
力、OUT1,▲▼,OUT2,▲▼……出力。
Claims (1)
- 【請求項１】第1,第２のトランジスタの直列体と第3,第
４のトランジスタの直列体とを並列接続して第５のトラ
ンジスタ又は抵抗と直列接続してなる第１の差動回路部
分と、第6,7,8,9のトランジスタが前記第１の差動回路
部分と同様な回路構成を有する第２の差動回路部分と、
前記第2,第９のトランジスタのゲートを第１の入力と
し、前記第4,第７のトランジスタのゲートを前記第２の
入力の反転した第２の入力とし、前記第1,第２のトラン
ジスタの共通接続点を前記第８のトランジスタのゲート
入力とし、前記第6,第７のトランジスタの共通接続点を
前記第３のトランジスタのゲート入力とし、前記第3,第
４のトランジスタの共通接続点を第１の出力とし、前記
第8,第９のトランジスタの共通接続点を前記第１の出力
の反転して第２の出力とし、前記第1,第６のトランジス
タのゲートと主電極とをそれぞれ短絡したことを特徴と
する差動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291568A JP2979627B2 (ja) | 1990-10-29 | 1990-10-29 | 差動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291568A JP2979627B2 (ja) | 1990-10-29 | 1990-10-29 | 差動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165715A JPH04165715A (ja) | 1992-06-11 |
| JP2979627B2 true JP2979627B2 (ja) | 1999-11-15 |
Family
ID=17770609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291568A Expired - Lifetime JP2979627B2 (ja) | 1990-10-29 | 1990-10-29 | 差動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979627B2 (ja) |
-
1990
- 1990-10-29 JP JP2291568A patent/JP2979627B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04165715A (ja) | 1992-06-11 |
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