JP2944255B2

JP2944255B2 - 論理回路

Info

Publication number: JP2944255B2
Application number: JP3129916A
Authority: JP
Inventors: 晋司田辺
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-05-31
Filing date: 1991-05-31
Publication date: 1999-08-30
Anticipated expiration: 2014-08-30
Also published as: JPH04354417A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、バイポーラト
ランジスタ（Ｂｉ）とＣＭＯＳ（相補型ＭＯＳトランジ
スタ）とで構成されるインバータ回路、ナンド回路（Ｎ
ＡＮＤ回路）、ノア回路（ＮＯＲ回路）、排他的論理和
回路（ＥｘＯＲ回路）等の高速化を計ったＢｉ−ＣＭＯ
Ｓ論理回路等の論理回路に関するものである。

【０００２】

【従来の技術】論理回路として、例えばインバータ回路
は、バイポーラトランジスタあるいはＭＯＳトランジス
タのみで構成された回路が知られているが、近年、高速
化及び低消費電力化を計るため、バイポーラトランジス
タとＣＭＯＳとを複合させた回路が種々提案されてい
る。この回路をＢｉ−ＣＭＯＳ論理回路と呼んでいる。
その一例を、図２に示す。

【０００３】図２は、従来のＢｉ−ＣＭＯＳインバータ
回路の構成例を示す回路図である。このインバータ回路
は、入力信号である入力電圧Ｖｉｎを入力する入力端子
１を有し、その入力端子１には、入力回路１０を介して
出力回路２０が接続されている。

【０００４】入力回路１０は、入力電圧Ｖｉｎを反転し
て相補的な第１及び第２のベース電流ＩＢ１，ＩＢ２を
出力する回路であり、Ｐチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳという）１１、及びＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという）１２，１３，
１４からなるＣＭＯＳで構成されている。ＰＭＯＳ１１
及びＮＭＯＳ１２は電源電圧ＶＣＣ（例えば、５Ｖ）と
接地電位ＶＳＳとの間に直列接続され、それらのゲート
が入力端子１に共通接続されている。さらに、ＮＭＯＳ
１３，１４が出力端子２と接地電位ＶＳＳとの間に直列
接続され、それらのゲートが入力端子１に共通接続され
ている。

【０００５】入力回路１０の出力側に接続された出力回
路２０は、第１及び第２のベース電流ＩＢ１，ＩＢ２を
増幅して、出力端子２に接続される負荷回路３０の容量
を充放電する回路である。この出力回路２０は、トーテ
ムポール型の回路であり、電源電圧ＶＣＣと出力端子２
との間に接続されたＮＰＮ型の第１のバイポーラトラン
ジスタ２１と、出力端子２と接地電位ＶＳＳとの間に接
続されたＮＰＮ型の第２のバイポーラトランジスタ２２
とで構成されている。図２中のＶＢは、バイポーラトラ
ンジスタ２１のベース電圧である。

【０００６】出力端子２に接続される負荷回路３０は、
例えば抵抗３１及び容量３２より構成されている。

【０００７】次に、動作を説明する。

【０００８】まず、初期的に入力電圧Ｖｉｎが論理
“Ｌ”、出力電圧Ｖｏｕｔが論理“Ｈ”であるとする。
そして、入力電圧Ｖｉｎが“Ｌ”→“Ｈ”になると、Ｎ
ＭＯＳ１２，１３，１４がオン状態となり、出力端子２
に接続された負荷回路３０の電荷がＮＭＯＳ１３を通し
て引き出される。この電流は、ＮＭＯＳ１４のドレイン
電流、及び第２のバイポーラトランジスタ２２のベース
電流ＩＢ２として流れていく。ベース電流ＩＢ２は、第
２のバイポーラトランジスタ２２を駆動し、該ベース電
流ＩＢ２のβ（エミッタ接地電流増幅率）倍の電流で負
荷回路３０から急速に電荷を引き抜いていく。

【０００９】出力電圧Ｖｏｕｔが下がり、バイポーラト
ランジスタ２２のベース・エミッタ間電圧Ｖｂｅまで下
がると、トランジスタ２２が駆動できなくなってしまう
が、ＮＭＯＳ１４が引き続きオン状態であるため、最終
的に出力電圧Ｖｏｕｔはほぼ０Ｖとなる。

【００１０】次に、入力電圧Ｖｉｎが“Ｈ”→“Ｌ”に
なると、ＮＭＯＳ１２，１３，１４及びバイポーラトラ
ンジスタ２２が全てオフ状態になると共に、ＰＭＯＳ１
１がオン状態となる。ＰＭＯＳ１１がオン状態となる
と、該ＰＭＯＳのドレイン電流が第１のベース電流ＩＢ
１として第１のバイポーラトランジスタ２１のベース側
へ流れる。このバイポーラトランジスタ２１は、そのβ
倍の電流で負荷回路３０内の容量３２を充電する。

【００１１】このように、Ｂｉ−ＣＭＯＳインバータ回
路は、一般的なＣＭＯＳインバータの供給できる電流の
β倍の電流を制御できるため、高速動作に適している。
しかも、入力電圧Ｖｉｎが入力されない待期時の消費電
流は、同一デイメンジョンを持つ一般的なＣＭＯＳイン
バータとほぼ同一になる。従って、このＢｉ−ＣＭＯＳ
インバータ回路は、従来のようにバイポーラトランジス
タあるいはＭＯＳトランジスタのみで構成されていた回
路の長所を維持しながら、それらの欠点を除去すること
ができる理想的な素子といえる。

【００１２】ところが、図２のＢｉ−ＣＭＯＳインバー
タ回路では、出力電圧Ｖｏｕｔが“Ｈ”になる時、バイ
ポーラトランジスタ２１のベース・エミッタ間電圧Ｖｂ
ｅが存在するため、“Ｈ”の出力電圧ＶｏｕｔがＶＣＣ
−Ｖｂｅで止まってしまうという欠点がある。この欠点
を、図３に示す。

【００１３】図３は、図２のＢｉ−ＣＭＯＳインバータ
回路におけるシミュレーションに基づく入出力特性図で
ある。この図に示すように、電源電圧ＶＣＣ＝５Ｖの
時、“Ｈ”の出力電圧Ｖｏｕｔがほぼ４．４Ｖ付近で止
まっている。

【００１４】この欠点を解決するため、従来の他のＢｉ
−ＣＭＯＳインバータ回路の回路図を示す図４では、バ
イポーラトランジスタ２１のベース・エミッタ間にノー
マリオン型のＰＭＯＳ２３を接続している。

【００１５】このＢｉ−ＣＭＯＳインバータ回路では、
ＰＭＯＳ２３のベースが接地電位ＶＳＳに接続されてい
るため、抵抗として働く。そのため、出力電圧Ｖｏｕｔ
がＶＣＣ−Ｖｂｅまで上昇してバイポーラトランジスタ
２１が動作不能となっても、ＰＭＯＳ２３により、そこ
に電流ＩＰが流れてチャージアップが続き、最終的には
“Ｈ”の出力電圧ＶｏｕｔがＶＣＣの値となる。

【００１６】

【発明が解決しようとする課題】しかしながら、従来の
図４の回路でも、次のような課題があった。

【００１７】図５は、図４の回路のシミュレーションに
よる入出力特性図である。

【００１８】図４の回路において、ＰＭＯＳ１１がオン
状態となって第１のベース電流ＩＢ１が第１のバイポー
ラトランジスタ２１のベースに供給される時、ＰＭＯＳ
２３にも電流ＩＰが流れ、該バイポーラトランジスタ２
１のベース電圧ＶＢが下がり、該バイポーラトランジス
タ２１の駆動能力が低下する。そのため、図４の回路で
は、出力電圧Ｖｏｕｔがフルスイングするものの、イン
バータの入出力遅延という点で見ると、図２の回路より
も遅延特性が落ちており、該図２の回路より精度が低い
という問題があり、それを解決することが困難であっ
た。

【００１９】本発明は、前記従来技術が持っていた課題
として、遅延によって入出力特性が低下するという点に
ついて解決した論理回路を提供するものである。

【００２０】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、論理回路において、
出力端子を有し、入力信号によりオン，オフ動作して該
入力信号の論理をとり、その論理結果を該出力端子から
出力すると共にその論理結果に応じた逆位相の第１及び
第２の電流を出力する入力回路と、前記第１の電流を入
力する入力ノードを有し、前記入力回路の出力端子に接
続され、該入力ノードから入力される第１の電流を増幅
して該出力端子側を充電する第１の電流増幅手段と、前
記出力端子に接続され、前記第２の電流を増幅して前記
出力端子側を放電する第２の電流増幅手段と、前記第１
の電流増幅手段の入力ノードと前記出力端子との間に接
続されたスイッチ手段と、前記第１の電流によって前記
第１の電流増幅手段が駆動される時に前記入力信号を所
定時間遅らせて前記スイッチ手段をオン状態にする遅延
回路とを、備えている。

【００２１】第２の発明は、論理回路において、出力端
子を有し、入力信号によりオン，オフ動作して該入力信
号の論理をとり、その論理結果を該出力端子から出力す
ると共にその論理結果に応じた逆位相の第１及び第２の
電流を出力するＣＭＯＳ構成の入力回路と、前記入力回
路の出力端子に接続され、ベースから入力される前記第
１の電流を増幅して該出力端子側を充電する第１のバイ
ポーラトランジスタと、前記出力端子に接続され、前記
第２の電流を増幅して前記出力端子側を放電する第２の
バイポーラトランジスタと、前記第１のバイポーラトラ
ンジスタのベースと前記出力端子との間に接続されたＭ
ＯＳトランジスタと、前記第１の電流によって前記第１
のバイポーラトランジスタが駆動される時に前記入力信
号を所定時間遅らせて前記ＭＯＳトランジスタをオン状
態にする遅延回路とを、備えている。

【００２２】

【作用】本発明によれば、以上のように論理回路を構成
したので、例えば、入力信号が“Ｈ”→“Ｌ”となった
時、スイッチ手段（ＭＯＳトランジスタ）が所定時間オ
フ状態となる。その間、入力回路から出力される第１の
電流が全て第１の電流増幅手段（バイポーラトランジス
タ）の駆動に用いられる。そして、遅延回路による遅延
時間の経過後、該遅延回路によってスイッチ手段（ＭＯ
Ｓトランジスタ）がオン状態となり、出力端子上の電圧
がフルスイングする。

【００２３】このように、遅延回路により、スイッチ手
段（ＭＯＳトランジスタ）のオン動作を遅らせ、出力端
子が“Ｈ”になる時、その前半を第１の電流増幅手段
（バイポーラトランジスタ）の駆動のみとし、後半でス
イッチ手段（ＭＯＳトランジスタ）を駆動させることに
より、入出力特性の向上が図れる。従って、前記課題を
解決できるのである。

【００２４】

【実施例】図１は、本発明の第１の実施例を示す論理回
路（例えば、Ｂｉ−ＣＭＯＳインバータ回路）の回路図
である。

【００２５】このＢｉ−ＣＭＯＳインバータ回路は、入
力電圧Ｖｉｎを入力する入力端子４１と、出力電圧Ｖｏ
ｕｔを出力する出力端子４２とを有している。入力端子
４１には、入力電圧Ｖｉｎを反転して相補的な第１及び
第２の電流（例えば、第１及び第２のベース電流）ＩＢ
１，ＩＢ２を出力する入力回路５０が接続されている。

【００２６】入力回路５０は、ＰＭＯＳ５１及びＮＭＯ
Ｓ５２，５３，５４を有し、電源電圧ＶＣＣ（例えば、
５Ｖ）と接地電位ＶＳＳとの間にＰＭＯＳ５１及びＮＭ
ＯＳ５２が直列接続され、それらのゲートが入力端子４
１に共通接続されている。さらに、出力端子４２と接地
電位ＶＳＳとの間に、ＮＭＯＳ５３，５４が直列接続さ
れ、それらのゲートが入力端子４１に共通接続されてい
る。この入力回路５０の出力側には、トーテムポール型
の出力回路６０が接続されている。

【００２７】トーテムポール型出力回路６０は、第１及
び第２のベース電流ＩＢ１，ＩＢ２を増幅して、出力端
子４２に接続される負荷回路７０の容量を充放電する機
能を有している。この出力回路６０は、第１及び第２の
電流増幅手段（例えば、ＮＰＮ型の第１及び第２のバイ
ポーラトランジスタ）６１，６２を有している。第１の
バイポーラトランジスタ６１の入力ノード（例えば、ゲ
ート）はＰＭＯＳ５１及びＮＭＯＳ５２のドレインに、
コレクタが電源電圧ＶＣＣに、エミッタが出力端子４２
に、それぞれ接続されている。第２のバイポーラトラン
ジスタ６２のゲートはＮＭＯＳ５３のソース及びＮＭＯ
Ｓ５４のドレインに、コレクタが出力端子４２に、エミ
ッタが接地電位ＶＳＳに、それぞれ接続されている。

【００２８】出力端子４２に接続される負荷回路７０
は、例えば抵抗７１及び容量７２より構成されている。

【００２９】また、第１のバイポーラトランジスタ６１
のベースとエミッタには、スイッチ手段（例えば、ＰＭ
ＯＳ）６３のソース及びドレインがそれぞれ接続されて
いる。さらに、入力端子４１とＰＭＯＳ６３のゲートと
の間には、入力電圧Ｖｉｎを所定時間遅らせる遅延回路
６４が接続されている。遅延回路６４は、例えば２段の
ＣＭＯＳインバータ６４ａ，６４ｂより構成されてい
る。

【００３０】次に動作を説明する。

【００３１】まず、入力端子４１の入力電圧Ｖｉｎが
“Ｌ”の時、出力端子４２の出力電圧Ｖｏｕｔが“Ｈ”
となっている。ここで、入力電圧Ｖｉｎを“Ｌ”→
“Ｈ”にすると、ＮＭＯＳ５２，５３，５４がオン状態
となる。これにより、負荷回路７０内の容量７２の蓄積
電荷が、ＮＭＯＳ５３を通して引き出され、ＮＭＯＳ５
４のドレイン電流とバイポーラトランジスタ６２の第２
のベース電流ＩＢ２とに分流する。すると、バイポーラ
トランジスタ６２が駆動され、負荷回路７０の蓄積電荷
をベース電流ＩＢ２のβ倍の電流値で引き抜く。

【００３２】この時、ＰＭＯＳ５１がオフ状態でバイポ
ーラトランジスタ６１のベース電圧ＶＢが“Ｌ”となっ
ているため、該バイポーラトランジスタ６１がオフ状態
である。さらに、遅延回路６４内のインバータ６４ａの
出力電圧が“Ｌ”、インバータ６４ｂの出力電圧ＶＰが
“Ｈ”となるため、ＰＭＯＳ６３もオフ状態となってい
る。

【００３３】出力電圧Ｖｏｕｔが徐々に下がり、バイポ
ーラトランジスタ６１，６２のベース・エミッタ間電圧
Ｖｂｅ以下になると、バイポーラトランジスタ６２がオ
フ状態になるが、ＮＭＯＳ５４がオン状態になっている
ので、最終的に出力電圧Ｖｏｕｔが０Ｖとなる。

【００３４】次に、入力電圧Ｖｉｎが“Ｈ”→“Ｌ”に
なった直後、ＮＭＯＳ５２，５３，５４及びバイポーラ
トランジスタ６２がオフ状態となるが、ＰＭＯＳ５１が
オン状態となる。この時、インバータ６４ａの出力電圧
も“Ｌ”→“Ｈ”となるが、インバータ６４ｂの出力電
圧ＶＰが未だ変化していない。この期間では、ＰＭＯＳ
５１のオン状態によって供給される第１のベース電流Ｉ
Ｂ１が、全てバイポーラトランジスタ６１のベースへ流
れ込むため、ベース電圧ＶＢの低下も少ない。それゆ
え、早期に第１のベース電流ＩＢ１が流れ始め、電流値
も高くなる。従って、バイポーラトランジスタ６１はよ
り強く駆動され、負荷回路７０を大きなコレクタ電流Ｉ
Ｃで充電していく。

【００３５】出力電圧Ｖｏｕｔが上昇し、ＶＣＣ−Ｖｂ
ｅ付近まで上昇すると、バイポーラトランジスタ６１の
駆動能力が低下するが、この時点で、インバータ６４ｂ
の出力電圧ＶＰが“Ｈ”→“Ｌ”となり、ＰＭＯＳ６３
をオン状態にする。ＰＭＯＳ６３がオン状態になると、
該ＰＭＯＳ６３に電流ＩＰが流れ、負荷回路７０を電源
電圧ＶＣＣまでチャージアップしていく。

【００３６】この第１の実施例の利点を、図６〜図８を
参照しつつ説明する。

【００３７】図６は図１の回路のシミュレーションによ
る入出力特性図、図７は従来の図４の回路のシミュレー
ションによる電流特性図、及び図８は図１の回路のシミ
ュレーションによる電流特性図である。なお、図６中の
ＶＰはＰＭＯＳ６３のベース電圧、図７及び図８のＩＣ
は第１のバイポーラトランジスタ２１，６１のコレクタ
電流である。

【００３８】出力電圧Ｖｏｕｔの立上がり時間を入力５
０％、出力５０％で見ると、従来の図５の時間を１とし
た場合、図６は０．８８２と向上している。出力９０％
の点で見ると、１→０．９３９→０．８２７と２０％前
後向上しているのがわかる。また、電流値で比較する
と、従来の図７に対して本実施例の図８は、立上がりの
前半で第１のベース電流ＩＢ１が急速に立上がり、しか
も第１のバイポーラトランジスタ６１に流れるコレクタ
電流ＩＣも大きく、ＰＭＯＳ６３に流れる電流ＩＰが後
半で立上がっているのがわかる。従って、本実施例のＢ
ｉ−ＣＭＯＳインバータ回路では、従来の図４の回路に
比べて入出力特性が向上している。

【００３９】図９は、本発明の第２の実施例を示す論理
回路（例えば、Ｂｉ−ＣＭＯＳインバータ回路）の回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。

【００４０】このＢｉ−ＣＭＯＳインバータ回路が第１
の実施例と異なる点は、図１の入力回路５０に代えて、
回路構成の異なる入力回路５０Ａが設けられている点で
ある。この入力回路５０Ａでは、図１の入力回路５０中
のＮＭＯＳ５２を削除した回路構成になっている。

【００４１】このＢｉ−ＣＭＯＳインバータ回路では、
入力電圧Ｖｉｎが“Ｈ”→“Ｌ”に遷移する時、図１に
おけるＰＭＯＳ５１からＮＭＯＳ５２へ流れる貫通電流
も、いち早く図９の第１のバイポーラトランジスタ６１
のベース電流ＩＢ１として利用できる。そのため、出力
電圧Ｖｏｕｔが“Ｈ”に立上がる時間が早くなり、図１
よりも高速性が向上する。

【００４２】この第２の実施例の利点を、図１０及び図
１１を参照しつつ説明する。

【００４３】図１０は図９の回路のシミュレーションに
よる入出力特性図、及び図１１は図９の回路のシミュレ
ーションによる電流特性図である。

【００４４】第１の実施例と同様に、出力の立上がり時
間を入力５０％、出力５０％で見ると、従来の図５の時
間を１とした場合、本実施例の図１０では０．７９６と
向上している。出力９０％の点で見ると、第１の実施例
と同様に、１→０．９３９→０．８２７と２０％前後向
上しているのがわかる。

【００４５】また、電流値で比較すると、従来の図７に
対して本実施例の図１１では、第１の実施例と同様、立
上がりの前半で第１のベース電流ＩＢ１が急速に立上が
り、しかも第１のバイポーラトランジスタ６１に流れる
コレクタ電流ＩＣも大きく、ＮＭＯＳ６３に流れる電流
ＩＰが後半で立上がっているのがわかる。従って、第１
の実施例に比べ、より高速性が向上する。

【００４６】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。

【００４７】（ａ）上記実施例では、論理回路として
Ｂｉ−ＣＭＯＳインバータ回路の例を挙げたが、入力回
路５０，５０Ａの回路を変更することにより、ＮＡＮＤ
回路、ＮＯＲ回路、ＥｘＯＲ回路等といった他の論理回
路に、上記実施例のＮＭＯＳ６３及び遅延回路６４を適
応することも可能である。

【００４８】（ｂ）遅延回路６４はＣＭＯＳインバー
タ２段で構成したが、キャパシタ等といった他の遅延手
段で構成することも可能である。

【００４９】（ｃ）第１及び第２のバイポーラトラン
ジスタ６１，６２をＰＮＰ型トランジスタで構成した
り、あるいはそれに接続されるＮＭＯＳ６３をＰＭＯＳ
で構成することも可能である。

【００５０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、遅延回路により、第１の電流増幅手段（バイポー
ラトランジスタ）の入力電流に対して所定時間遅延させ
て、該第１の電流増幅手段（バイポーラトランジスタ）
に接続されたスイッチ手段（ＭＯＳトランジスタ）をオ
ン状態にするようにしたので、入力信号に対する出力端
子上の電圧変化の追従時間が早くなり、入出力特性が向
上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＢｉ−ＣＭＯＳイ
ンバータ回路の回路図である。

【図２】従来のＢｉ−ＣＭＯＳインバータ回路の回路図
である。

【図３】図２の入出力特性図である。

【図４】従来の他のＢｉ−ＣＭＯＳインバータ回路の回
路図である。

【図５】図４の入出力特性図である。

【図６】図１の入出力特性図である。

【図７】図４の電流特性図である。

【図８】図１の電流特性図である。

【図９】本発明の第２の実施例を示すＢｉ−ＣＭＯＳイ
ンバータ回路の回路図である。

【図１０】図９の入出力特性図である。

【図１１】図９の電流特性図である。

【符号の説明】

４１入力端子４２出力端子５０，５０Ａ入力回路５１ＰＭＯＳ５２，５３，５４ＮＭＯＳ６０出力回路６１，６２第１，第２のバイポーラトランジス
タ６３ＰＭＯＳ６４遅延回路７０負荷回路

Claims

(57)【特許請求の範囲】

【請求項１】出力端子を有し、入力信号によりオン，
オフ動作して該入力信号の論理をとり、その論理結果を
該出力端子から出力すると共にその論理結果に応じた逆
位相の第１及び第２の電流を出力する入力回路と、前記第１の電流を入力する入力ノードを有し、前記入力
回路の出力端子に接続され、該入力ノードから入力され
る第１の電流を増幅して該出力端子側を充電する第１の
電流増幅手段と、前記出力端子に接続され、前記第２の電流を増幅して前
記出力端子側を放電する第２の電流増幅手段と、前記第１の電流増幅手段の入力ノードと前記出力端子と
の間に接続されたスイッチ手段と、前記第１の電流によって前記第１の電流増幅手段が駆動
される時に前記入力信号を所定時間遅らせて前記スイッ
チ手段をオン状態にする遅延回路とを、備えたことを特
徴とする論理回路。
【請求項２】出力端子を有し、入力信号によりオン，
オフ動作して該入力信号の論理をとり、その論理結果を
該出力端子から出力すると共にその論理結果に応じた逆
位相の第１及び第２の電流を出力するＣＭＯＳ構成の入
力回路と、前記入力回路の出力端子に接続され、ベースから入力さ
れる前記第１の電流を増幅して該出力端子側を充電する
第１のバイポーラトランジスタと、前記出力端子に接続され、前記第２の電流を増幅して前
記出力端子側を放電する第２のバイポーラトランジスタ
と、前記第１のバイポーラトランジスタのベースと前記出力
端子との間に接続されたＭＯＳトランジスタと、前記第１の電流によって前記第１のバイポーラトランジ
スタが駆動される時に前記入力信号を所定時間遅らせて
前記ＭＯＳトランジスタをオン状態にする遅延回路と
を、備えたことを特徴とする論理回路。