JP3193218B2 - 半導体論理回路 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Description
【０００１】
【産業上の利用分野】本発明は、低電源電圧のもとで使
用されるＢｉＣＭＯＳゲート等の半導体論理回路に関す
るものである。
用されるＢｉＣＭＯＳゲート等の半導体論理回路に関す
るものである。
【０００２】
【従来の技術】従来より、同一半導体基板上にバイポー
ラトランジスタとＭＯＳトランジスタを混載させたＢｉ
ＣＭＯＳタイプの論理ゲートは駆動力の大きな論理ゲー
トとして、高速化を必要とする素子に使用されている。
ラトランジスタとＭＯＳトランジスタを混載させたＢｉ
ＣＭＯＳタイプの論理ゲートは駆動力の大きな論理ゲー
トとして、高速化を必要とする素子に使用されている。
【０００３】図９は、従来のＢｉＣＭＯＳインバータの
回路図である。
回路図である。
【０００４】同図に示すように、このＢｉＣＭＯＳイン
バータは、負荷を駆動するプルアップ及びプルダウンの
出力部がそれぞれバイポーラ（ＮＰＮ）トランジスタ１
０１，１０２で構成されている。そして、そのバイポー
ラトランジスタ１０１，１０２の各ベースがＰチャネル
ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳという）１０３
とＮチャネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと
いう）１０４のドレイン電流でそれぞれ駆動されるよう
になっている。さらに、入力信号ＶINの“Ｈ”→“Ｌ”
レベル及び“Ｌ”→“Ｈ”レベルの遷移時におけるベー
ス電流の引き抜きをそれぞれＮ−ＭＯＳ１０５，１０６
で行っている。
バータは、負荷を駆動するプルアップ及びプルダウンの
出力部がそれぞれバイポーラ（ＮＰＮ）トランジスタ１
０１，１０２で構成されている。そして、そのバイポー
ラトランジスタ１０１，１０２の各ベースがＰチャネル
ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳという）１０３
とＮチャネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと
いう）１０４のドレイン電流でそれぞれ駆動されるよう
になっている。さらに、入力信号ＶINの“Ｈ”→“Ｌ”
レベル及び“Ｌ”→“Ｈ”レベルの遷移時におけるベー
ス電流の引き抜きをそれぞれＮ−ＭＯＳ１０５，１０６
で行っている。
【０００５】このＢｉＣＭＯＳインバータによれば、入
力ノードＮ１に供給される入力信号ＶINが“Ｌ”レベル
のときには、Ｐ−ＭＯＳ１０３がオンし、バイポーラト
ランジスタ１０１のベースが電源電圧ＶCCまで充電され
る。これによって、該バイポーラトランジスタ１０１は
オンして出力ノードＮ２が充電される。この時、Ｎ−Ｍ
ＯＳ１０４はオフするので、バイポーラトランジスタ１
０２もオフとなる。従って、出力ノートＮ２には“Ｈ”
レベルの出力ＶOUT が得られる。
力ノードＮ１に供給される入力信号ＶINが“Ｌ”レベル
のときには、Ｐ−ＭＯＳ１０３がオンし、バイポーラト
ランジスタ１０１のベースが電源電圧ＶCCまで充電され
る。これによって、該バイポーラトランジスタ１０１は
オンして出力ノードＮ２が充電される。この時、Ｎ−Ｍ
ＯＳ１０４はオフするので、バイポーラトランジスタ１
０２もオフとなる。従って、出力ノートＮ２には“Ｈ”
レベルの出力ＶOUT が得られる。
【０００６】また、入力信号ＶINが“Ｈ”レベルのとき
には、Ｎ−ＭＯＳ１０４がオンし、バイポーラトランジ
スタ１０２のベースを充電する。その結果、該バイポー
ラトランジスタ１０２はオンして出力ノードＮ２が放電
される。この時、Ｐ−ＭＯＳ１０３はオフするので、バ
イポーラトランジスタ１０１もオフとなる。従って、出
力ノートＮ２には“Ｌ”レベルの出力ＶOUT が得られ
る。
には、Ｎ−ＭＯＳ１０４がオンし、バイポーラトランジ
スタ１０２のベースを充電する。その結果、該バイポー
ラトランジスタ１０２はオンして出力ノードＮ２が放電
される。この時、Ｐ−ＭＯＳ１０３はオフするので、バ
イポーラトランジスタ１０１もオフとなる。従って、出
力ノートＮ２には“Ｌ”レベルの出力ＶOUT が得られ
る。
【０００７】このように、ＢｉＣＭＯＳゲートは、プル
アップとプルダウンの出力の駆動に、駆動力の大きなバ
イポーラトランジスタをそれぞれ用いているため、出力
負荷の大きな回路部分では、図１０に示すようなＰ−Ｍ
ＯＳ１１１とＮ−ＭＯＳ１１２が相補的に接続されたＣ
ＭＯＳゲートよりも高速性に優れている。
アップとプルダウンの出力の駆動に、駆動力の大きなバ
イポーラトランジスタをそれぞれ用いているため、出力
負荷の大きな回路部分では、図１０に示すようなＰ−Ｍ
ＯＳ１１１とＮ−ＭＯＳ１１２が相補的に接続されたＣ
ＭＯＳゲートよりも高速性に優れている。
【０００８】ところが、近年のＭＯＳトランジスタの微
細化に伴い、電源電圧ＶCCを下げようとする傾向があ
る。例えば図９のＢｉＣＭＯＳインバータの動作時にお
いて、Ｐ−ＭＯＳ１０３のゲート・ソース間にかかる電
位ＶGS１は、「ＶGS１＝ＶIN−ＶCC」となり、また、プ
ルダウン出力用のバイポーラトランジスタ１０２を駆動
するＮ−ＭＯＳ１０４のゲート・ソース間にかかる電位
ＶGS２は、「ＶGS２＝ＶIN−ＶSS−ＶBE」（但し、ＶB
E：バイポーラトランジスタ１０２のベース・エミッタ
間電圧）となる。ここで、電源電圧ＶCC＝３．３ｖの低
電圧動作を行うことを考えた場合は、電源電圧ＶCC＝５
ｖの比較的高電圧動作のときと比べて、前記ゲート・ソ
ース電圧ＶGS´に占める前記トランジスタ１０２のベー
ス・エミッタ電圧ＶBE（約０．８ｖ）の割合が大きくな
ってくる。
細化に伴い、電源電圧ＶCCを下げようとする傾向があ
る。例えば図９のＢｉＣＭＯＳインバータの動作時にお
いて、Ｐ−ＭＯＳ１０３のゲート・ソース間にかかる電
位ＶGS１は、「ＶGS１＝ＶIN−ＶCC」となり、また、プ
ルダウン出力用のバイポーラトランジスタ１０２を駆動
するＮ−ＭＯＳ１０４のゲート・ソース間にかかる電位
ＶGS２は、「ＶGS２＝ＶIN−ＶSS−ＶBE」（但し、ＶB
E：バイポーラトランジスタ１０２のベース・エミッタ
間電圧）となる。ここで、電源電圧ＶCC＝３．３ｖの低
電圧動作を行うことを考えた場合は、電源電圧ＶCC＝５
ｖの比較的高電圧動作のときと比べて、前記ゲート・ソ
ース電圧ＶGS´に占める前記トランジスタ１０２のベー
ス・エミッタ電圧ＶBE（約０．８ｖ）の割合が大きくな
ってくる。
【０００９】これにより、上記ＢｉＣＭＯＳゲートで
は、プルダウン出力用のバイポーラトランジスタ１０２
を駆動するＮ−ＭＯＳ１０４のドレイン電流が非常に小
さくなる結果、プルダウン出力の駆動力が急減してゲー
ト速度が低下するという問題があった。
は、プルダウン出力用のバイポーラトランジスタ１０２
を駆動するＮ−ＭＯＳ１０４のドレイン電流が非常に小
さくなる結果、プルダウン出力の駆動力が急減してゲー
ト速度が低下するという問題があった。
【００１０】そこで、このような問題を解決するものと
して、図１１に示すようなバイポーラトランジスタとＮ
−ＭＯＳとで出力部を構成したＢｉＮＭＯＳゲートが知
られている。図１１にそのＢｉＮＭＯＳインバータの一
例を示す。
して、図１１に示すようなバイポーラトランジスタとＮ
−ＭＯＳとで出力部を構成したＢｉＮＭＯＳゲートが知
られている。図１１にそのＢｉＮＭＯＳインバータの一
例を示す。
【００１１】同図に示すように、このＢｉＮＭＯＳイン
バータのプルアップ出力側は、ＢｉＣＭＯＳインバータ
と同様にバイポーラトランジスタ１２１を有し、そのベ
ースがＰ−ＭＯＳ１２２のドレイン電流で駆動され、入
力信号ＶINの“Ｈ”→“Ｌ”レベルの遷移時におけるベ
ース電流の引き抜きをＮ−ＭＯＳ１２３で行っている。
また、プルダウン出力側はゲートが入力ノードＮ１に直
結されたＮ−ＭＯＳ１２４のみで構成されている。すな
わち、このＢｉＮＭＯＳゲートは、上述したように電源
電圧ＶCCの低電圧化に伴ってＢｉＣＭＯＳゲートのプル
ダウン出力の駆動力が低下するので、これを解消するた
めにプルダウン側をＮ−ＭＯＳ１２４のみで構成するよ
うにしたものである。
バータのプルアップ出力側は、ＢｉＣＭＯＳインバータ
と同様にバイポーラトランジスタ１２１を有し、そのベ
ースがＰ−ＭＯＳ１２２のドレイン電流で駆動され、入
力信号ＶINの“Ｈ”→“Ｌ”レベルの遷移時におけるベ
ース電流の引き抜きをＮ−ＭＯＳ１２３で行っている。
また、プルダウン出力側はゲートが入力ノードＮ１に直
結されたＮ−ＭＯＳ１２４のみで構成されている。すな
わち、このＢｉＮＭＯＳゲートは、上述したように電源
電圧ＶCCの低電圧化に伴ってＢｉＣＭＯＳゲートのプル
ダウン出力の駆動力が低下するので、これを解消するた
めにプルダウン側をＮ−ＭＯＳ１２４のみで構成するよ
うにしたものである。
【００１２】このＢｉＮＭＯＳインバータの動作時に
は、Ｐ−ＭＯＳ１２２のゲート・ソース間にかかる電位
ＶGS３は、「ＶGS３＝ＶIN−ＶCC」となるが、プルダウ
ン出力側のＮ−ＭＯＳ１２４のゲート・ソース間にかか
る電位ＶGS４は、「ＶGS４＝ＶIN−ＶSS」となる。これ
により、上述したＢｉＣＭＯＳゲートのように、駆動力
の大きさが電源電圧ＶCCとベース・エミッタ電圧ＶBEと
の相対的な大きさに左右されない。従って、ＢｉＮＭＯ
Ｓゲートによれば、電源電圧ＶCCの低電圧化に伴うゲー
ト速度の低下をＢｉＣＭＯＳゲートよりも軽減すること
ができる。
は、Ｐ−ＭＯＳ１２２のゲート・ソース間にかかる電位
ＶGS３は、「ＶGS３＝ＶIN−ＶCC」となるが、プルダウ
ン出力側のＮ−ＭＯＳ１２４のゲート・ソース間にかか
る電位ＶGS４は、「ＶGS４＝ＶIN−ＶSS」となる。これ
により、上述したＢｉＣＭＯＳゲートのように、駆動力
の大きさが電源電圧ＶCCとベース・エミッタ電圧ＶBEと
の相対的な大きさに左右されない。従って、ＢｉＮＭＯ
Ｓゲートによれば、電源電圧ＶCCの低電圧化に伴うゲー
ト速度の低下をＢｉＣＭＯＳゲートよりも軽減すること
ができる。
【００１３】しかしながら、以上に述べた図９及び図１
１の回路構成では、出力ＶOUT が電源電位（またはグラ
ンド電位）まで充（放）電されない、つまりフルスイン
グ動作が行われないという問題があった。
１の回路構成では、出力ＶOUT が電源電位（またはグラ
ンド電位）まで充（放）電されない、つまりフルスイン
グ動作が行われないという問題があった。
【００１４】より具体的に説明すると、図９に示すＢｉ
ＣＭＯＳゲートでは、入力信号ＶINが“Ｌ”レベルのと
きに、バイポーラトランジスタ１０１のベースは電源電
圧ＶCCまで充電されるが、出力ＶOUT は「ＶOUT ＝ＶCC
−ＶBE」までしか充電されない。また、入力信号ＶINが
“Ｈ”レベルのときには、バイポーラトランジスタ１０
２により、出力ＶＯＵＴ はバイポーラトランジスタ１
０２のベースと同電位になるまで放電されるが、グラン
ドレベルまでは放電されない。
ＣＭＯＳゲートでは、入力信号ＶINが“Ｌ”レベルのと
きに、バイポーラトランジスタ１０１のベースは電源電
圧ＶCCまで充電されるが、出力ＶOUT は「ＶOUT ＝ＶCC
−ＶBE」までしか充電されない。また、入力信号ＶINが
“Ｈ”レベルのときには、バイポーラトランジスタ１０
２により、出力ＶＯＵＴ はバイポーラトランジスタ１
０２のベースと同電位になるまで放電されるが、グラン
ドレベルまでは放電されない。
【００１５】一方、図１１に示すＢｉＮＭＯＳゲートで
は、プルダウン側はフルスイングするが、プルアップ側
はＢｉＣＭＯＳゲートと同様に「ＶOUT ＝ＶCC−ＶBE」
までしか充電しない。
は、プルダウン側はフルスイングするが、プルアップ側
はＢｉＣＭＯＳゲートと同様に「ＶOUT ＝ＶCC−ＶBE」
までしか充電しない。
【００１６】このように、フルスイング動作が行われな
い上述のＢｉＣＭＯＳゲート（図９）及びＢｉＮＭＯＳ
ゲート（図１１）の改良型を図１２、図１３及び図１５
に示す。
い上述のＢｉＣＭＯＳゲート（図９）及びＢｉＮＭＯＳ
ゲート（図１１）の改良型を図１２、図１３及び図１５
に示す。
【００１７】図１２は、従来の他のＢｉＣＭＯＳゲート
を示す回路図であり、図９と共通の要素には同一の符号
が付されている。
を示す回路図であり、図９と共通の要素には同一の符号
が付されている。
【００１８】このＢｉＣＭＯＳゲートは、上記図９のＢ
ｉＣＭＯＳゲートをフルスイングするように改良したも
のである。すなわち、図９に示したＢｉＣＭＯＳゲート
にＣＯＳインバータ１３１を並列接続し、このインバー
タ１３１の働きにより、プルアップ側は電源電圧ＶCCま
で、プルダウン側はグランド電位までフルスイングする
ようになる。
ｉＣＭＯＳゲートをフルスイングするように改良したも
のである。すなわち、図９に示したＢｉＣＭＯＳゲート
にＣＯＳインバータ１３１を並列接続し、このインバー
タ１３１の働きにより、プルアップ側は電源電圧ＶCCま
で、プルダウン側はグランド電位までフルスイングする
ようになる。
【００１９】また、このような構成のＢｉＣＭＯＳゲー
トは、図１３に示すように変形したものも提案されてい
る。すなわち、プルダウン側のバイポーラトランジスタ
をＰＮＰトランジスタ１４１に置き換え、このＰＮＰト
ランジスタ１４１のベースに、プルアップ側と同様の接
続構成でＰ−ＭＯＳ１４２とＮ−ＭＯＳ１４３を接続し
たものである。
トは、図１３に示すように変形したものも提案されてい
る。すなわち、プルダウン側のバイポーラトランジスタ
をＰＮＰトランジスタ１４１に置き換え、このＰＮＰト
ランジスタ１４１のベースに、プルアップ側と同様の接
続構成でＰ−ＭＯＳ１４２とＮ−ＭＯＳ１４３を接続し
たものである。
【００２０】上記図１２及び図１３に示したＢｉＣＭＯ
Ｓインバータを３段縦続接続したインバータゲートチェ
ーンの各段の出力ＶOUT1，ＶOUT2，ＶOUT3の波形を図１
４に示す。なお、ゲートの動作条件として、電源電圧Ｖ
CC＝３．３ｖとしたものである。
Ｓインバータを３段縦続接続したインバータゲートチェ
ーンの各段の出力ＶOUT1，ＶOUT2，ＶOUT3の波形を図１
４に示す。なお、ゲートの動作条件として、電源電圧Ｖ
CC＝３．３ｖとしたものである。
【００２１】同図から明らかなように、プルアップ波形
の出力ＶOUT1，ＶOUT3及びプルダウン波形のＶOUT2は、
安定レベルから急激に立上がりまたは立ち下がり、その
後はなまりながらＭＯＳトランジスタによりゆっくりフ
ルスイングする。
の出力ＶOUT1，ＶOUT3及びプルダウン波形のＶOUT2は、
安定レベルから急激に立上がりまたは立ち下がり、その
後はなまりながらＭＯＳトランジスタによりゆっくりフ
ルスイングする。
【００２２】図１５は、従来の他のＢｉＮＮＯＳゲート
を示す回路図であり、図１１と共通の要素には同一の符
号が付されている。
を示す回路図であり、図１１と共通の要素には同一の符
号が付されている。
【００２３】このＢｉＮＭＯＳゲートは、上記図１１の
ＢｉＮＭＯＳインバータのプルアップ側もフルスイング
するように改良したものである。すなわち、図１１のＢ
ｉＮＭＯＳインバータにプルアップサポート用のＰ−Ｍ
ＯＳ１５１を付加したものである。このＰ−ＭＯＳ１５
１の働きにより、プルアップ側は、電源電圧ＶCCまでス
イングするようになる。
ＢｉＮＭＯＳインバータのプルアップ側もフルスイング
するように改良したものである。すなわち、図１１のＢ
ｉＮＭＯＳインバータにプルアップサポート用のＰ−Ｍ
ＯＳ１５１を付加したものである。このＰ−ＭＯＳ１５
１の働きにより、プルアップ側は、電源電圧ＶCCまでス
イングするようになる。
【００２４】上記図１５に示したＢｉＮＭＯＳインバー
タを３段縦続接続したインバータゲートチェーンの各段
の出力ＶOUT1，ＶOUT2，ＶOUT3の波形を図１６に示す。
なお、ゲートの動作条件として、電源電圧ＶCC＝３．３
ｖとしたものである。
タを３段縦続接続したインバータゲートチェーンの各段
の出力ＶOUT1，ＶOUT2，ＶOUT3の波形を図１６に示す。
なお、ゲートの動作条件として、電源電圧ＶCC＝３．３
ｖとしたものである。
【００２５】図１６において、同図より明らかなよう
に、プルアップ波形である出力ＶOUT1，ＶOU3 は、安定
レベルから急激に立上がり、その後はなまりながらＰ−
ＭＯＳ１５１によりゆっくり電源電圧ＶCCまで充電され
る。また、プルダウン波形である出力ＶOUT2はＮ−ＭＯ
Ｓ１２４で駆動するため、上記図１４に示すものと比べ
て劣化が少なくなっている。
に、プルアップ波形である出力ＶOUT1，ＶOU3 は、安定
レベルから急激に立上がり、その後はなまりながらＰ−
ＭＯＳ１５１によりゆっくり電源電圧ＶCCまで充電され
る。また、プルダウン波形である出力ＶOUT2はＮ−ＭＯ
Ｓ１２４で駆動するため、上記図１４に示すものと比べ
て劣化が少なくなっている。
【００２６】
【発明が解決しようとする課題】しかしながら、図１２
〜図１６を用いて説明した上述のＢｉＣＭＯＳゲート及
びＢｉＮＭＯＳゲートでは、次のような問題点があっ
た。
〜図１６を用いて説明した上述のＢｉＣＭＯＳゲート及
びＢｉＮＭＯＳゲートでは、次のような問題点があっ
た。
【００２７】例えば図１６のＶB で示す電圧範囲は、バ
イポーラトランジスタで高速に充電されるが、ＶC で示
す電圧範囲はＭＯＳトランジスタによりゆっくりと充電
される。電源電圧ＶCCが比較的に高電圧（３．３ｖ〜
５．０ｖ）のときには、ＶC の占める部分が電源電圧Ｖ
CCに比べて小さいため、このＶC の範囲での電位変化に
起因するゲート速度の劣化は無視できる程度である。
イポーラトランジスタで高速に充電されるが、ＶC で示
す電圧範囲はＭＯＳトランジスタによりゆっくりと充電
される。電源電圧ＶCCが比較的に高電圧（３．３ｖ〜
５．０ｖ）のときには、ＶC の占める部分が電源電圧Ｖ
CCに比べて小さいため、このＶC の範囲での電位変化に
起因するゲート速度の劣化は無視できる程度である。
【００２８】ところが、ＭＯＳトランジスタの微細加工
がさらに進み、これに伴って電源電圧ＶCCがより一層低
電圧化（３．３ｖ〜２．５ｖ）されたときには、これに
対応して前記ＶC の値は小さくならず、従ってＶC の占
める部分は電源電圧ＶCCに比べて相対的に大きくなる。
その結果、ゲート速度が急激に劣化するという問題があ
った。
がさらに進み、これに伴って電源電圧ＶCCがより一層低
電圧化（３．３ｖ〜２．５ｖ）されたときには、これに
対応して前記ＶC の値は小さくならず、従ってＶC の占
める部分は電源電圧ＶCCに比べて相対的に大きくなる。
その結果、ゲート速度が急激に劣化するという問題があ
った。
【００２９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、低電源電圧化
に伴うゲート速度の劣化を低減することができる半導体
論理回路を提供することである。
するためになされたもので、その目的は、低電源電圧化
に伴うゲート速度の劣化を低減することができる半導体
論理回路を提供することである。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、第１の電源と出力ノードとの間に
コレクタ・エミッタ間を接続した第１のバイポーラトラ
ンジスタと、少なくとも１つの入力ノードに印加される
入力信号に基づいて、前記第１のバイポーラトランジス
タのベースと第２の電源との間にドレイン・ソース電流
路を形成する少なくとも１つの第１のＰ型電界効果トラ
ンジスタ群とを含み、前記第２の電源は前記第１の電源
よりも高い電位に設定することにある。
に、本発明の特徴は、第１の電源と出力ノードとの間に
コレクタ・エミッタ間を接続した第１のバイポーラトラ
ンジスタと、少なくとも１つの入力ノードに印加される
入力信号に基づいて、前記第１のバイポーラトランジス
タのベースと第２の電源との間にドレイン・ソース電流
路を形成する少なくとも１つの第１のＰ型電界効果トラ
ンジスタ群とを含み、前記第２の電源は前記第１の電源
よりも高い電位に設定することにある。
【００３１】好ましくは、前記出力ノードからフィード
バックされた信号が、前記第１のＰ型電界効果トランジ
スタ群と直列に接続された第２のＰ型電界効果トランジ
スタのゲートと、前記第１のバイポーラトランジスタの
ベースと第３の電源との間にドレイン・ソース電流路を
形成する第１のＮ型電界効果トランジスタのゲートとに
印加され、少なくとも１つの入力ノードに印加される入
力信号に基づいて、前記第１のバイポーラトランジスタ
のベースと第３の電源との間にドレイン・ソース電流路
を形成する少なくとも１つの第２のＮ型電界効果トラン
ジスタ群を有するようにする。
バックされた信号が、前記第１のＰ型電界効果トランジ
スタ群と直列に接続された第２のＰ型電界効果トランジ
スタのゲートと、前記第１のバイポーラトランジスタの
ベースと第３の電源との間にドレイン・ソース電流路を
形成する第１のＮ型電界効果トランジスタのゲートとに
印加され、少なくとも１つの入力ノードに印加される入
力信号に基づいて、前記第１のバイポーラトランジスタ
のベースと第３の電源との間にドレイン・ソース電流路
を形成する少なくとも１つの第２のＮ型電界効果トラン
ジスタ群を有するようにする。
【００３２】好ましくは、前記第３の電源と前記出力ノ
ードとの間にコレクタ・エミッタ間を接続した第２のバ
イポーラトランジスタと、少なくとも１つの入力ノード
に印加される入力信号に基づいて、前記第２のバイポー
ラトランジスタのベースと第４の電源との間にドレイン
・ソース電流路を形成する少なくとも１つの第３のＮ型
電界効果トランジスタ群とを含み、前記第４の電源は前
記第３の電源よりも低い電位に設定する。
ードとの間にコレクタ・エミッタ間を接続した第２のバ
イポーラトランジスタと、少なくとも１つの入力ノード
に印加される入力信号に基づいて、前記第２のバイポー
ラトランジスタのベースと第４の電源との間にドレイン
・ソース電流路を形成する少なくとも１つの第３のＮ型
電界効果トランジスタ群とを含み、前記第４の電源は前
記第３の電源よりも低い電位に設定する。
【００３３】好ましくは、前記出力ノードからフィード
バックされた信号が、前記第３のＮ型電界効果トランジ
スタ群と直列に接続された第４のＮ型電界効果トランジ
スタのゲートと、前記第２のバイポーラトランジスタの
ベースと前記第１の電源との間にドレイン・ソース電流
路を形成する第３のＰ型電界効果トランジスタのゲート
とに印加され、少なくとも１つの入力ノードに印加され
る入力信号に基づいて、前記第２のバイポーラトランジ
スタのベースと前記第１の電源との間にドレイン・ソー
ス電流路を形成する少なくとも１つの第４のＰ型電界効
果トランジスタ群を有するようにする。
バックされた信号が、前記第３のＮ型電界効果トランジ
スタ群と直列に接続された第４のＮ型電界効果トランジ
スタのゲートと、前記第２のバイポーラトランジスタの
ベースと前記第１の電源との間にドレイン・ソース電流
路を形成する第３のＰ型電界効果トランジスタのゲート
とに印加され、少なくとも１つの入力ノードに印加され
る入力信号に基づいて、前記第２のバイポーラトランジ
スタのベースと前記第１の電源との間にドレイン・ソー
ス電流路を形成する少なくとも１つの第４のＰ型電界効
果トランジスタ群を有するようにする。
【００３４】
【作用】上述の如き構成によれば、プルアップ出力駆動
用の第１のバイポーラトランジスタのベースを充電する
第１のＰ型電界効果トランジスタ群のソース電位には第
１の電源よりも高い電位の第２の電源が供給される。あ
るいは、これを前提として、プルダウン出力駆動用の第
２のバイポーラトランジスタのベースを充電する第３の
Ｐ型電界効果トランジスタ群のソース電位には第３の電
源よりも低い電位の第４の電源が供給される。これによ
り、低電源電圧化に伴うゲート速度の劣化が低減され
る。
用の第１のバイポーラトランジスタのベースを充電する
第１のＰ型電界効果トランジスタ群のソース電位には第
１の電源よりも高い電位の第２の電源が供給される。あ
るいは、これを前提として、プルダウン出力駆動用の第
２のバイポーラトランジスタのベースを充電する第３の
Ｐ型電界効果トランジスタ群のソース電位には第３の電
源よりも低い電位の第４の電源が供給される。これによ
り、低電源電圧化に伴うゲート速度の劣化が低減され
る。
【００３５】また、出力ノードからフィードバックされ
た信号を、第２のＰ型電界効果トランジスタのゲートと
第１のＮ型電界効果トランジスタのゲートとに印加す
る、あるいは、第４のＮ型電界効果トランジスタのゲー
トと第３のＰ型電界効果トランジスタのゲートとに印加
することにより、第１または第２のバイポーラトランジ
スタの飽和状態となる期間は、入力信号が遷移した直後
の一定時間のみに限定される。
た信号を、第２のＰ型電界効果トランジスタのゲートと
第１のＮ型電界効果トランジスタのゲートとに印加す
る、あるいは、第４のＮ型電界効果トランジスタのゲー
トと第３のＰ型電界効果トランジスタのゲートとに印加
することにより、第１または第２のバイポーラトランジ
スタの飽和状態となる期間は、入力信号が遷移した直後
の一定時間のみに限定される。
【００３６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００３７】図１は、本発明に係る半導体論理回路の第
１実施例を示す回路図であり、図１５に共通する要素に
は同一の符号が付されている。
１実施例を示す回路図であり、図１５に共通する要素に
は同一の符号が付されている。
【００３８】この半導体論理回路は、上記図１５に示す
従来のＢｉＮＭＯＳゲートにおいて、バイポーラトラン
ジスタ（第１のバイポーラトランジスタ）１２１のコレ
クタ側の電源電圧（第１の電源）ＶCC、及びプルアップ
サポート用のＰ−ＭＯＳ１５１のソース側の電源電圧Ｖ
CCに対して、バイポーラトランジスタ１２１のベースを
充電するＰ−ＭＯＳ１２２（第１のＰ型電界効果トラン
ジスタ）のソース電位をＶCC+ （第２の電源）とし、そ
のソース電位ＶCC+ は、「ＶCC+ ＞ＶCC」の関係が成立
するように設定されたものである。
従来のＢｉＮＭＯＳゲートにおいて、バイポーラトラン
ジスタ（第１のバイポーラトランジスタ）１２１のコレ
クタ側の電源電圧（第１の電源）ＶCC、及びプルアップ
サポート用のＰ−ＭＯＳ１５１のソース側の電源電圧Ｖ
CCに対して、バイポーラトランジスタ１２１のベースを
充電するＰ−ＭＯＳ１２２（第１のＰ型電界効果トラン
ジスタ）のソース電位をＶCC+ （第２の電源）とし、そ
のソース電位ＶCC+ は、「ＶCC+ ＞ＶCC」の関係が成立
するように設定されたものである。
【００３９】このＢｉＮＭＯＳインバータによれば、入
力ノードＮ１に入力信号ＶINが“Ｌ”レベルのときに
は、Ｐ−ＭＯＳ１２２がオンし、Ｎ−ＭＯＳ１２４はオ
フするので、バイポーラトランジスタ１２１のベースは
電位ＶCC+ まで充電され、バイポーラトランジスタ１２
１がオンする。この時、Ｎ−ＭＯＳ１２４はオフするの
で、出力ノードＮ２は、「ＶOUT ＝ＶCC+ −ＶBE」まで
バイポーラトランジスタ１２１の動作により迅速に充電
され、“Ｈ”レベルの出力ＶＯＵＴが得られる。
力ノードＮ１に入力信号ＶINが“Ｌ”レベルのときに
は、Ｐ−ＭＯＳ１２２がオンし、Ｎ−ＭＯＳ１２４はオ
フするので、バイポーラトランジスタ１２１のベースは
電位ＶCC+ まで充電され、バイポーラトランジスタ１２
１がオンする。この時、Ｎ−ＭＯＳ１２４はオフするの
で、出力ノードＮ２は、「ＶOUT ＝ＶCC+ −ＶBE」まで
バイポーラトランジスタ１２１の動作により迅速に充電
され、“Ｈ”レベルの出力ＶＯＵＴが得られる。
【００４０】入力信号ＶINが“Ｌ”レベルから“Ｈ”レ
ベルになると、Ｎ−ＭＯＳ１２２はオフし、ベース電荷
引き抜き用のＮ−ＭＯＳ（第２の第１のＮ型電界効果ト
ランジスタ）１２３がオンする。その結果、バイポーラ
トランジスタ１２１がオフし、同時にＮ−ＭＯＳ１２４
はオンする。これによって“Ｌ”レベルの出力ＶＯＵＴ
が得られる。
ベルになると、Ｎ−ＭＯＳ１２２はオフし、ベース電荷
引き抜き用のＮ−ＭＯＳ（第２の第１のＮ型電界効果ト
ランジスタ）１２３がオンする。その結果、バイポーラ
トランジスタ１２１がオフし、同時にＮ−ＭＯＳ１２４
はオンする。これによって“Ｌ”レベルの出力ＶＯＵＴ
が得られる。
【００４１】本実施例によれば、電源電圧ＶCCの低電圧
化が進められても、出力ノードＮ１は、「ＶOUT ＝ＶCC
+ −ＶBE」までバイポーラトランジスタ１２１の動作に
より迅速に充電されるので、プルアップ波形が従来のＢ
ｉＮＭＯＳゲート（図１５）のプルアップ波形よりも、
より高い電圧まで急峻に立上がる。これにより、電源電
圧ＶCCの低電圧化に伴うゲート速度劣化を回避すること
ができる。
化が進められても、出力ノードＮ１は、「ＶOUT ＝ＶCC
+ −ＶBE」までバイポーラトランジスタ１２１の動作に
より迅速に充電されるので、プルアップ波形が従来のＢ
ｉＮＭＯＳゲート（図１５）のプルアップ波形よりも、
より高い電圧まで急峻に立上がる。これにより、電源電
圧ＶCCの低電圧化に伴うゲート速度劣化を回避すること
ができる。
【００４２】図２は、本発明に係る半導体論理回路の第
２実施例を示す回路図であり、図１に共通する要素には
同一の符号が付されている。
２実施例を示す回路図であり、図１に共通する要素には
同一の符号が付されている。
【００４３】上記第１実施例のＢｉＮＭＯＳインバータ
は、上述したように入力ノードＮ１に“Ｌ”レベルの入
力信号ＶINが印加されたときに、バイポーラトランジス
タ１２１のベースは電位ＶCC+ まで充電される。ところ
が、この時、バイポーラトランジスタ１２１のコレクタ
には電源電圧ＶCCが加わっているため、バイポーラトラ
ンジスタ１２１は飽和状態にある。バイポーラトランジ
スタ１２１が飽和すると基板電流が流れ、バイポーラト
ランジスタ１２１の動作を悪化させることになり、第１
実施例のＢｉＮＭＯＳゲートは、この状態が入力信号Ｖ
IN＝“Ｌ”レベルの間に亘って継続され、好ましくな
い。
は、上述したように入力ノードＮ１に“Ｌ”レベルの入
力信号ＶINが印加されたときに、バイポーラトランジス
タ１２１のベースは電位ＶCC+ まで充電される。ところ
が、この時、バイポーラトランジスタ１２１のコレクタ
には電源電圧ＶCCが加わっているため、バイポーラトラ
ンジスタ１２１は飽和状態にある。バイポーラトランジ
スタ１２１が飽和すると基板電流が流れ、バイポーラト
ランジスタ１２１の動作を悪化させることになり、第１
実施例のＢｉＮＭＯＳゲートは、この状態が入力信号Ｖ
IN＝“Ｌ”レベルの間に亘って継続され、好ましくな
い。
【００４４】そこで、本実施例のＢｉＮＭＯＳインバー
タでは、上記第１実施例の問題点を改善するために、図
１に示すＢｉＮＭＯＳゲートにおいて、Ｐ−ＭＯＳ１２
２のドレインとバイポーラトランジスタ１２１のベース
との間にはＰ−ＭＯＳ（第２のＰ型電界効果トランジス
タ）１５２が接続され、さらに該バイポーラトランジス
タ１２１のベースと下位電位（第５の電源）Ｖ1 との間
にはＮ−ＭＯＳ（第１のＮ型電界効果トランジスタ）１
５３が接続され、そして、これらＰ−ＭＯＳ１５２及び
Ｎ−ＭＯＳ１５３の各ゲートには、出力ノードに接続さ
れたフィードバックデレイ１５４からのフィードバック
信号が供給されるようになっている。ここで、上記下位
電位Ｖ1 は、ＶSSより高い電位となっている。
タでは、上記第１実施例の問題点を改善するために、図
１に示すＢｉＮＭＯＳゲートにおいて、Ｐ−ＭＯＳ１２
２のドレインとバイポーラトランジスタ１２１のベース
との間にはＰ−ＭＯＳ（第２のＰ型電界効果トランジス
タ）１５２が接続され、さらに該バイポーラトランジス
タ１２１のベースと下位電位（第５の電源）Ｖ1 との間
にはＮ−ＭＯＳ（第１のＮ型電界効果トランジスタ）１
５３が接続され、そして、これらＰ−ＭＯＳ１５２及び
Ｎ−ＭＯＳ１５３の各ゲートには、出力ノードに接続さ
れたフィードバックデレイ１５４からのフィードバック
信号が供給されるようになっている。ここで、上記下位
電位Ｖ1 は、ＶSSより高い電位となっている。
【００４５】本実施例のＢｉＮＭＯＳゲートによれば、
入力信号ＶINが“Ｈ”→“Ｌ”レベルに変わると、ま
ず、Ｐ−ＭＯＳ１２２がオンし、“Ｈ”→“Ｌ”レベル
に変わった直後はＰ−ＭＯＳ１５２のゲートには、まだ
“Ｌ”レベルが加わっているため、該Ｐ−ＭＯＳ１５２
はオン状態である。従って、バイポーラトランジスタ１
２１のベースは電位ＶCC+ まで充電される結果、出力Ｖ
OUT が“Ｈ”レベルになり、フィードバックデレイ１５
４を経て一定時間後にはＰ−ＭＯＳ１５２とＮ−ＭＯＳ
１５３のゲートには“Ｈ”レベルが加わるようになる。
これによって、Ｐ−ＭＯＳ１５２はオフし、Ｎ−ＭＯＳ
１５３はオンとなり、バイポーラトランジスタ１２１の
ベースはグランドレベルまで放電される。
入力信号ＶINが“Ｈ”→“Ｌ”レベルに変わると、ま
ず、Ｐ−ＭＯＳ１２２がオンし、“Ｈ”→“Ｌ”レベル
に変わった直後はＰ−ＭＯＳ１５２のゲートには、まだ
“Ｌ”レベルが加わっているため、該Ｐ−ＭＯＳ１５２
はオン状態である。従って、バイポーラトランジスタ１
２１のベースは電位ＶCC+ まで充電される結果、出力Ｖ
OUT が“Ｈ”レベルになり、フィードバックデレイ１５
４を経て一定時間後にはＰ−ＭＯＳ１５２とＮ−ＭＯＳ
１５３のゲートには“Ｈ”レベルが加わるようになる。
これによって、Ｐ−ＭＯＳ１５２はオフし、Ｎ−ＭＯＳ
１５３はオンとなり、バイポーラトランジスタ１２１の
ベースはグランドレベルまで放電される。
【００４６】このように、本実施例のＢｉＮＭＯＳイン
バータにおいては、バイポーラトランジスタ１２１が飽
和状態となる期間を、入力信号ＶINが遷移した直後の一
定時間のみに限定することができる。
バータにおいては、バイポーラトランジスタ１２１が飽
和状態となる期間を、入力信号ＶINが遷移した直後の一
定時間のみに限定することができる。
【００４７】さらに、本実施例では、上記第１実施例と
同様に、入力信号ＶINが“Ｌ”レベルのときには、バイ
ポーラトランジスタ１２１のベースは電位ＶCC+ まで充
電され、出力ノードＮ２は「ＶOUT ＝ＶCC+ −ＶBE」ま
でバイポーラトランジスタ１２１の動作により迅速に充
電されるので、プルアップ波形がより高い電圧まで急峻
に立上がる。これにより、電源電圧ＶCCの低電圧化に伴
うゲート速度劣化を回避することができる。
同様に、入力信号ＶINが“Ｌ”レベルのときには、バイ
ポーラトランジスタ１２１のベースは電位ＶCC+ まで充
電され、出力ノードＮ２は「ＶOUT ＝ＶCC+ −ＶBE」ま
でバイポーラトランジスタ１２１の動作により迅速に充
電されるので、プルアップ波形がより高い電圧まで急峻
に立上がる。これにより、電源電圧ＶCCの低電圧化に伴
うゲート速度劣化を回避することができる。
【００４８】この利点を図１５に示す従来のＢｉＮＭＯ
Ｓインバータと比較して具体的に説明する。
Ｓインバータと比較して具体的に説明する。
【００４９】図３は、本実施例のＢｉＮＭＯＳインバー
タを３段縦続接続したインバータゲートチェーンの各段
の出力ＶOUT1，ＶOUT2，ＶOUT3の波形を示す図であり、
ゲートの動作条件として、電源電圧ＶCC＝３．３ｖ、及
び電位ＶCC+ ＝３．８ｖとしたものである。
タを３段縦続接続したインバータゲートチェーンの各段
の出力ＶOUT1，ＶOUT2，ＶOUT3の波形を示す図であり、
ゲートの動作条件として、電源電圧ＶCC＝３．３ｖ、及
び電位ＶCC+ ＝３．８ｖとしたものである。
【００５０】図１５に示すＢｉＮＭＯＳインバータ出力
波形（図１６）においては、２．７ｖ付近からプルアッ
プ波形（出力ＶOUT1）が急激になまり始めており、これ
はその直後からＰ−ＭＯＳ１５１によりゆっくり充電さ
れているためであるが、この急激ななまりが次段のプル
ダウン波形（出力ＶOUT2）の劣化の原因ともなってい
る。このことによるゲート速度の劣化は、低電圧化が進
むほど顕著になってくる。
波形（図１６）においては、２．７ｖ付近からプルアッ
プ波形（出力ＶOUT1）が急激になまり始めており、これ
はその直後からＰ−ＭＯＳ１５１によりゆっくり充電さ
れているためであるが、この急激ななまりが次段のプル
ダウン波形（出力ＶOUT2）の劣化の原因ともなってい
る。このことによるゲート速度の劣化は、低電圧化が進
むほど顕著になってくる。
【００５１】これに対して、図３に示す本実施例の出力
波形では、プルアップ波形（出力ＶOUT2）が従来よりも
高い電圧まで急峻に立上がっており、従って次段のプル
ダウン波形（出力ＶOUT3）の劣化も小さくなる。これに
より、電源電圧ＶCCの低電圧化に伴うゲート速度劣化を
回避することができるのである。
波形では、プルアップ波形（出力ＶOUT2）が従来よりも
高い電圧まで急峻に立上がっており、従って次段のプル
ダウン波形（出力ＶOUT3）の劣化も小さくなる。これに
より、電源電圧ＶCCの低電圧化に伴うゲート速度劣化を
回避することができるのである。
【００５２】図４は、上記第１及び第２実施例のＢｉＮ
ＭＯＳゲート（図１及び図２）、従来のＢｉＮＭＯＳゲ
ート（図１５）、及び従来のＣＭＯＳゲート（図１０）
における電源電圧ＶCCに対するゲート遅延ｔｐｄの関係
を示す図である。
ＭＯＳゲート（図１及び図２）、従来のＢｉＮＭＯＳゲ
ート（図１５）、及び従来のＣＭＯＳゲート（図１０）
における電源電圧ＶCCに対するゲート遅延ｔｐｄの関係
を示す図である。
【００５３】図中Ｐ１は従来のＣＭＯＳゲート（但し、
ｆ．０＝出力容量／入力容量＝１０）、Ｐ２は従来のＢ
ｉＮＭＯＳゲート（ｆ．０＝１０）、Ｐ３は第２実施例
のＢｉＮＭＯＳゲート（ｆ．０＝１０）、Ｐ４は第１実
施例のＢｉＮＭＯＳゲート（ｆ．０＝１０）、及びＰ５
は従来のＣＭＯＳゲート（ｆ．０＝３）の傾向をそれそ
れ示している。
ｆ．０＝出力容量／入力容量＝１０）、Ｐ２は従来のＢ
ｉＮＭＯＳゲート（ｆ．０＝１０）、Ｐ３は第２実施例
のＢｉＮＭＯＳゲート（ｆ．０＝１０）、Ｐ４は第１実
施例のＢｉＮＭＯＳゲート（ｆ．０＝１０）、及びＰ５
は従来のＣＭＯＳゲート（ｆ．０＝３）の傾向をそれそ
れ示している。
【００５４】同図より明らかなように、従来型のＢｉＮ
ＭＯＳゲート（Ｐ２）は、電源電圧ＶCCが３ｖ以上では
ＣＭＯＳゲートと同程度の電源電圧依存性を示している
が、電源電圧ＶCCが３ｖ以下になるころから急激にＣＭ
ＯＳゲートに対するゲート速度の劣化が目だってくる。
ＭＯＳゲート（Ｐ２）は、電源電圧ＶCCが３ｖ以上では
ＣＭＯＳゲートと同程度の電源電圧依存性を示している
が、電源電圧ＶCCが３ｖ以下になるころから急激にＣＭ
ＯＳゲートに対するゲート速度の劣化が目だってくる。
【００５５】これに対して、本発明によるＢｉＮＭＯＳ
ゲートは、電源電圧ＶCCが３ｖ以下になっても、ゲート
速度の急激な劣化は見られない。
ゲートは、電源電圧ＶCCが３ｖ以下になっても、ゲート
速度の急激な劣化は見られない。
【００５６】図５は、本発明の第３実施例を示す半導体
論理回路の回路図であり、図１３と共通の要素には同一
の符号が付されている。
論理回路の回路図であり、図１３と共通の要素には同一
の符号が付されている。
【００５７】本実施例のＢｉＣＭＯＳインバータは、上
記図１３に示すＢｉＣＭＯＳインバータにおいて本発明
を適用した例である。すなわち、プルアップ駆動用のバ
イポーラトランジスタ１０１のベースを充電するＰ−Ｍ
ＯＳ１０３のソース電位をＶCC+ とし、そのソース電位
ＶCC+ は「ＶCC+ ＞ＶCC」の関係が成立するように設定
される。さらに、プルダウン駆動用のバイポーラトラン
ジスタ（第２のバイポーラトランジスタ）１４１のベー
スを放電するＮ−ＭＯＳ（第３のＮ型電界効果トランジ
スタ）１４３のソース電位をＶSS- （第４の電源）と
し、そのソース電位ＶSS- は「ＶSS- ＜ＶSS」の関係が
成立するように設定される。
記図１３に示すＢｉＣＭＯＳインバータにおいて本発明
を適用した例である。すなわち、プルアップ駆動用のバ
イポーラトランジスタ１０１のベースを充電するＰ−Ｍ
ＯＳ１０３のソース電位をＶCC+ とし、そのソース電位
ＶCC+ は「ＶCC+ ＞ＶCC」の関係が成立するように設定
される。さらに、プルダウン駆動用のバイポーラトラン
ジスタ（第２のバイポーラトランジスタ）１４１のベー
スを放電するＮ−ＭＯＳ（第３のＮ型電界効果トランジ
スタ）１４３のソース電位をＶSS- （第４の電源）と
し、そのソース電位ＶSS- は「ＶSS- ＜ＶSS」の関係が
成立するように設定される。
【００５８】このように構成しても、電源電圧ＶCCの低
電圧化に伴うゲート速度劣化を回避することができる。
電圧化に伴うゲート速度劣化を回避することができる。
【００５９】図６は、本発明の第４実施例を示す半導体
論理回路の回路図であり、図２及び図５と共通の要素に
は同一の符号が付されている。
論理回路の回路図であり、図２及び図５と共通の要素に
は同一の符号が付されている。
【００６０】本実施例のＢｉＣＭＯＳインバータは、上
記図１３に示すＢｉＣＭＯＳインバータにおいて本発明
を適用した他の例である。すなわち、上記第３実施例の
ＢｉＣＭＯＳインバータ（図５）に、バイポーラトラン
ジスタの飽和状態となる期間を限定する上記第２実施例
における概念を導入したものである。
記図１３に示すＢｉＣＭＯＳインバータにおいて本発明
を適用した他の例である。すなわち、上記第３実施例の
ＢｉＣＭＯＳインバータ（図５）に、バイポーラトラン
ジスタの飽和状態となる期間を限定する上記第２実施例
における概念を導入したものである。
【００６１】図５に示すＢｉＣＭＯＳインバータにおい
て、プルアップ側に図２のゲートと同様の機能を有する
Ｐ−ＭＯＳ１５２とＮ−ＭＯＳ１５３を設け、さらに、
プルダウン側にＰ−ＭＯＳ（第４のＰ型電界効果トラン
ジスタ）１４２と並列接続されるＰ−ＭＯＳ（第３のＰ
型電界効果トランジスタ）１６１と、このＰ−ＭＯＳ１
４２，１６１とＮ−ＭＯＳ１４３との間に接続されるＮ
−ＭＯＳ（第４のＮ型電界効果トランジスタ）１６２と
を設ける。そして、上記Ｐ−ＭＯＳ１６１のソースに
は、ＶCCより低い電位Ｖ2 が供給される。そして、これ
らＰ−ＭＯＳ１５２、Ｎ−ＭＯＳ１５３、Ｐ−ＭＯＳ１
６１、及びＮ−ＭＯＳ１６２の各ゲートには、出力ノー
ドに接続されたフィードバックデレイ１５４からのフィ
ードバック信号が供給されるようになっている。
て、プルアップ側に図２のゲートと同様の機能を有する
Ｐ−ＭＯＳ１５２とＮ−ＭＯＳ１５３を設け、さらに、
プルダウン側にＰ−ＭＯＳ（第４のＰ型電界効果トラン
ジスタ）１４２と並列接続されるＰ−ＭＯＳ（第３のＰ
型電界効果トランジスタ）１６１と、このＰ−ＭＯＳ１
４２，１６１とＮ−ＭＯＳ１４３との間に接続されるＮ
−ＭＯＳ（第４のＮ型電界効果トランジスタ）１６２と
を設ける。そして、上記Ｐ−ＭＯＳ１６１のソースに
は、ＶCCより低い電位Ｖ2 が供給される。そして、これ
らＰ−ＭＯＳ１５２、Ｎ−ＭＯＳ１５３、Ｐ−ＭＯＳ１
６１、及びＮ−ＭＯＳ１６２の各ゲートには、出力ノー
ドに接続されたフィードバックデレイ１５４からのフィ
ードバック信号が供給されるようになっている。
【００６２】このように構成しても、電源電圧ＶCCの低
電圧化に伴うゲート速度劣化を回避することができる。
また、バイポーラトランジスタ１０１，１４１の飽和状
態となる期間を、入力信号ＶINが遷移した直後の一定時
間のみに限定することができる。
電圧化に伴うゲート速度劣化を回避することができる。
また、バイポーラトランジスタ１０１，１４１の飽和状
態となる期間を、入力信号ＶINが遷移した直後の一定時
間のみに限定することができる。
【００６３】図７は、本発明の第５実施例を示す半導体
論理回路の回路図であり、図２と共通の要素には同一の
符号が付されている。
論理回路の回路図であり、図２と共通の要素には同一の
符号が付されている。
【００６４】本実施例は、上記第２実施例（図２）のＢ
ｉＮＭＯＳインバータに対応した２入力ＮＯＲゲートの
例を示すものである。
ｉＮＭＯＳインバータに対応した２入力ＮＯＲゲートの
例を示すものである。
【００６５】この２入力ＮＯＲゲートは、２つの入力信
号ＶIN１，ＶIN２に対応して、図２に示すＰ−ＭＯＳ１
２２に相当するＰ−ＭＯＳ１２２ａ，１２２ｂ、Ｎ−Ｍ
ＯＳ１２３に相当するＮ−ＭＯＳ１２３ａ，１２３ｂ、
Ｎ−ＭＯＳ１２４に相当するＮ−ＭＯＳ１２４ａ，１２
４ｂ、及びＰ−ＭＯＳ１５１に相当するＰ−ＭＯＳ１５
１ａ，１５１ｂがそれぞれ設けられている。
号ＶIN１，ＶIN２に対応して、図２に示すＰ−ＭＯＳ１
２２に相当するＰ−ＭＯＳ１２２ａ，１２２ｂ、Ｎ−Ｍ
ＯＳ１２３に相当するＮ−ＭＯＳ１２３ａ，１２３ｂ、
Ｎ−ＭＯＳ１２４に相当するＮ−ＭＯＳ１２４ａ，１２
４ｂ、及びＰ−ＭＯＳ１５１に相当するＰ−ＭＯＳ１５
１ａ，１５１ｂがそれぞれ設けられている。
【００６６】ＢｉＮＭＯＳゲートをこのような２入力Ｎ
ＯＲゲートで構成した場合であっても、上記第２実施例
と同様の作用効果が得られることはいうまでもない。
ＯＲゲートで構成した場合であっても、上記第２実施例
と同様の作用効果が得られることはいうまでもない。
【００６７】図８は、本発明の第６実施例を示す半導体
論理回路の回路図であり、図６と共通の要素には同一の
符号が付されている。
論理回路の回路図であり、図６と共通の要素には同一の
符号が付されている。
【００６８】本実施例は、上記第４実施例（図６）のＢ
ｉＣＭＯＳインバータに対応した２入力ＮＯＲゲートの
例を示すものである。
ｉＣＭＯＳインバータに対応した２入力ＮＯＲゲートの
例を示すものである。
【００６９】この２入力ＮＯＲゲートは、２つの入力信
号ＶIN１，ＶIN２に対応して、図６に示すＰ−ＭＯＳ１
０３に相当するＰ−ＭＯＳ１０３ａ，１０３ｂ、Ｎ−Ｍ
ＯＳ１０５に相当するＮ−ＭＯＳ１０５ａ，１０５ｂ、
Ｐ−ＭＯＳ１４２に相当するＰ−ＭＯＳ１４２ａ，１４
２ｂ、及びＮ−ＭＯＳ１４３に相当するＮ−ＭＯＳ１４
３ａ，１４３ｂがそれぞれ設けられ、さらにインバータ
１３１に相当するものを２入力ＮＯＲゲート１３１ａで
構成している。
号ＶIN１，ＶIN２に対応して、図６に示すＰ−ＭＯＳ１
０３に相当するＰ−ＭＯＳ１０３ａ，１０３ｂ、Ｎ−Ｍ
ＯＳ１０５に相当するＮ−ＭＯＳ１０５ａ，１０５ｂ、
Ｐ−ＭＯＳ１４２に相当するＰ−ＭＯＳ１４２ａ，１４
２ｂ、及びＮ−ＭＯＳ１４３に相当するＮ−ＭＯＳ１４
３ａ，１４３ｂがそれぞれ設けられ、さらにインバータ
１３１に相当するものを２入力ＮＯＲゲート１３１ａで
構成している。
【００７０】ＢｉＣＭＯＳゲートをこのような２入力Ｎ
ＯＲゲートで構成した場合であっても、上記第４実施例
と同様の作用効果が得られることはいうまでもない。
ＯＲゲートで構成した場合であっても、上記第４実施例
と同様の作用効果が得られることはいうまでもない。
【００７１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１のＰ型電界効果トランジスタ群のソース電位
には第１の電源よりも高い電位の第２の電源が供給さ
れ、または、これを前提として、第３のＰ型電界効果ト
ランジスタ群のソース電位には第３の電源よりも低い電
位の第４の電源が供給されるので、低電源電圧化に伴う
ゲート速度の劣化が低減される。
れば、第１のＰ型電界効果トランジスタ群のソース電位
には第１の電源よりも高い電位の第２の電源が供給さ
れ、または、これを前提として、第３のＰ型電界効果ト
ランジスタ群のソース電位には第３の電源よりも低い電
位の第４の電源が供給されるので、低電源電圧化に伴う
ゲート速度の劣化が低減される。
【００７２】また、出力ノードからフィードバックされ
た信号を、第２のＰ型電界効果トランジスタのゲートと
第１のＮ型電界効果トランジスタのゲートとに印加す
る、あるいは、第４のＮ型電界効果トランジスタのゲー
トと第３のＰ型電界効果トランジスタのゲートとに印加
することにより、第１または第２のバイポーラトランジ
スタの飽和状態となる期間は、入力信号が遷移した直後
の一定時間のみに限定することができ、第１または第２
のバイポーラトランジスタの動作を良好に維持しつつゲ
ート速度の劣化を低減することができる。
た信号を、第２のＰ型電界効果トランジスタのゲートと
第１のＮ型電界効果トランジスタのゲートとに印加す
る、あるいは、第４のＮ型電界効果トランジスタのゲー
トと第３のＰ型電界効果トランジスタのゲートとに印加
することにより、第１または第２のバイポーラトランジ
スタの飽和状態となる期間は、入力信号が遷移した直後
の一定時間のみに限定することができ、第１または第２
のバイポーラトランジスタの動作を良好に維持しつつゲ
ート速度の劣化を低減することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体論理回路の第１実施例を示
す回路図である。
す回路図である。
【図２】本発明に係る半導体論理回路の第２実施例を示
す回路図である。
す回路図である。
【図３】第２実施例のＢｉＮＭＯＳインバータを３段縦
続接続した場合の各段の出力波形を示す図である。
続接続した場合の各段の出力波形を示す図である。
【図４】電源電圧に対するゲート遅延を示す図である。
【図５】本発明の第３実施例を示す半導体論理回路の回
路図である。
路図である。
【図６】本発明の第４実施例を示す半導体論理回路の回
路図である。
路図である。
【図７】本発明の第５実施例を示す半導体論理回路の回
路図である。
路図である。
【図８】本発明の第６実施例を示す半導体論理回路の回
路図である。
路図である。
【図９】従来のＢｉＣＭＯＳインバータの回路図であ
る。
る。
【図１０】従来のＣＭＯＳインバータの回路図である。
【図１１】従来のＢｉＮＭＯＳインバータの回路図であ
る。
る。
【図１２】従来の他のＢｉＣＭＯＳゲートを示す回路図
である。
である。
【図１３】従来の他のＢｉＣＭＯＳゲートを示す回路図
である。
である。
【図１４】従来のＢｉＣＭＯＳインバータを３段縦続接
続した場合の出力波形図である。
続した場合の出力波形図である。
【図１５】従来の他のＢｉＮＮＯＳゲートを示す回路図
である。
である。
【図１６】従来のＢｉＮＭＯＳインバータを３段縦続接
続した場合の出力波形図である。
続した場合の出力波形図である。
１２１，１４１ バイポーラトランジスタ １２２，１４２，１５２，１６１ Ｐ−ＭＯＳ １２３，１４３，１６２ Ｎ−ＭＯＳ ＶIN 入力信号 ＶCC 電源電圧（第１の電源） ＶCC+ ソース電位 ＶSS- ソース電位
Claims (4)
- 【請求項１】 第１の電源と出力ノードとの間にコレク
タ・エミッタ間を接続した第１のバイポーラトランジス
タを有し、 少なくとも１つの入力ノードに印加される入力信号に基
づいて、前記第１のバイポーラトランジスタのベースと
第２の電源との間にドレイン・ソース電流路を形成する
少なくとも１つの第１のＰ型電界効果トランジスタ群を
有し、 前記第２の電源は前記第１の電源よりも高い電位に設定
することを特徴とする半導体論理回路。 - 【請求項２】 前記出力ノードからフィードバックされ
た信号が、前記第１のＰ型電界効果トランジスタ群と直
列に接続された第２のＰ型電界効果トランジスタのゲー
トと、前記第１のバイポーラトランジスタのベースと第
５の電源との間にドレイン・ソース電流路を形成する第
１のＮ型電界効果トランジスタのゲートとに印加され、 少なくとも１つの入力ノードに印加される入力信号に基
づいて、前記第１のバイポーラトランジスタのベースと
第３の電源との間にドレイン・ソース電流路を形成する
少なくとも１つの第２のＮ型電界効果トランジスタ群を
有し、 前記第５の電源は前記第３の電源と同電位もしくは、よ
り高い電位に設定することを特徴とする請求項１記載の
半導体論理回路。 - 【請求項３】 前記第３の電源と前記出力ノードとの間
にコレクタ・エミッタ間を接続した第２のバイポーラト
ランジスタを有し、 少なくとも１つの入力ノードに印加される入力信号に基
づいて、前記第２のバイポーラトランジスタのベースと
第４の電源との間にドレイン・ソース電流路を形成する
少なくとも１つの第３のＮ型電界効果トランジスタ群を
有し、 前記第４の電源は前記第３の電源よりも低い電位に設定
することを特徴とする請求項１または請求項２記載の半
導体論理回路。 - 【請求項４】 前記出力ノードからフィードバックされ
た信号が、前記第３のＮ型電界効果トランジスタ群と直
列に接続された第４のＮ型電界効果トランジスタのゲー
トと、前記第２のバイポーラトランジスタのベースと第
６の電源との間にドレイン・ソース電流路を形成する第
３のＰ型電界効果トランジスタのゲートに印加され、 少なくとも１つの入力ノードに印加される入力信号に基
づいて、前記第２のバイポーラトランジスタのベースと
前記第１の電源との間にドレイン・ソース電流路を形成
する少なくとも１つの第４のＰ型電界効果トランジスタ
群を有し、 前記第６の電源は前記第１の電源と同電位もしくは、よ
り低い電位に設定することを特徴とする請求項３記載の
半導体論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32285993A JP3193218B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体論理回路 |
| US08/357,517 US5583455A (en) | 1993-12-21 | 1994-12-16 | Semiconductor logic circuit using a first power source and a second power source |
| KR1019940035608A KR0147455B1 (ko) | 1993-12-21 | 1994-12-21 | 반도체 논리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32285993A JP3193218B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177021A JPH07177021A (ja) | 1995-07-14 |
| JP3193218B2 true JP3193218B2 (ja) | 2001-07-30 |
Family
ID=18148408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32285993A Expired - Fee Related JP3193218B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5583455A (ja) |
| JP (1) | JP3193218B2 (ja) |
| KR (1) | KR0147455B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760634A (en) * | 1996-09-12 | 1998-06-02 | United Microelectronics Corporation | High speed, low noise output buffer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628335B2 (ja) * | 1984-12-27 | 1994-04-13 | 沖電気工業株式会社 | 駆動回路 |
| EP0209805B1 (en) * | 1985-07-22 | 1993-04-07 | Hitachi, Ltd. | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
| JP2619415B2 (ja) * | 1987-09-24 | 1997-06-11 | 株式会社日立製作所 | 半導体論理回路 |
| JP2593894B2 (ja) * | 1987-11-16 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
-
1993
- 1993-12-21 JP JP32285993A patent/JP3193218B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-16 US US08/357,517 patent/US5583455A/en not_active Expired - Lifetime
- 1994-12-21 KR KR1019940035608A patent/KR0147455B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07177021A (ja) | 1995-07-14 |
| KR950021535A (ko) | 1995-07-26 |
| US5583455A (en) | 1996-12-10 |
| KR0147455B1 (ko) | 1998-08-01 |
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