JPH0628335B2 - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPH0628335B2 JPH0628335B2 JP27676284A JP27676284A JPH0628335B2 JP H0628335 B2 JPH0628335 B2 JP H0628335B2 JP 27676284 A JP27676284 A JP 27676284A JP 27676284 A JP27676284 A JP 27676284A JP H0628335 B2 JPH0628335 B2 JP H0628335B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stage
- transistor
- level
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D15/00—Component parts of recorders for measuring arrangements not specially adapted for a specific variable
- G01D15/10—Heated recording elements acting on heatsensitive layers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力段にＣＭＯＳインバータを用い、出力段
にバイポーラトランジスタからなるダーリントン回路を
用いたモノリシック集積回路で構成される駆動回路に関
するものである。
にバイポーラトランジスタからなるダーリントン回路を
用いたモノリシック集積回路で構成される駆動回路に関
するものである。
（従来の技術） 従来、このような分野の技術としては、例えば第２図に
示されるようなものがあった。以下、その構成を図を用
いて説明する。
示されるようなものがあった。以下、その構成を図を用
いて説明する。
第２図は、プリンタのサーマルヘッド等を駆動するため
の従来の駆動回路の回路図である。
の従来の駆動回路の回路図である。
この駆動回路は、入力段のＣＭＯＳインバータ１と出力
段のダーリントン回路２とを備え、モノリシック集積回
路で構成されている。
段のダーリントン回路２とを備え、モノリシック集積回
路で構成されている。
ＣＭＯＳインバータ１は、ソースに電源＋Ｖが供給され
るＰチャネルＭＯＳＦＥＴ（以下、ＰＦＥＴという）３
と、ソースが接地されたＮチャネルＭＯＳＦＥＴ（以
下、ＮＦＥＴという）４とにより構成され、これらＰＦ
ＥＴ３及びＮＦＥＴ４のゲートには入力端子５から入力
信号VIN が与えられる。ＰＦＥＴ３及びＮＦＥＴ４のド
レインは共通接続され、駆動電流制限用の電流制限抵抗
Ｒ１を介してダーリントン回路２の入力側に接続されて
いる。
るＰチャネルＭＯＳＦＥＴ（以下、ＰＦＥＴという）３
と、ソースが接地されたＮチャネルＭＯＳＦＥＴ（以
下、ＮＦＥＴという）４とにより構成され、これらＰＦ
ＥＴ３及びＮＦＥＴ４のゲートには入力端子５から入力
信号VIN が与えられる。ＰＦＥＴ３及びＮＦＥＴ４のド
レインは共通接続され、駆動電流制限用の電流制限抵抗
Ｒ１を介してダーリントン回路２の入力側に接続されて
いる。
ダーリントン回路２は、複数段のバイポーラトランジス
タ、例えば、ベースが電流制限抵抗Ｒ１を介してＣＭＯ
Ｓインバータ１の出力側に接続された初段のＮＰＮバイ
ポーラトランジスタ（以下、初段トランジスタという）
６と、ベースが初段トランジスタ６のエミッタに接続さ
れたＮＰＮバイポーラトランジスタ（以下、次段トラン
ジスタという）７とにより構成され、駆動出力信号VOUT
は次段トランジスタ７のコレクタに接続された出力端子
８から取出される。そして、次段トランジスタ６のベー
ス、初段用のプルダウン抵抗Ｒ２を介して接地され、次
段トランジスタ７のベースが、次段用のプルダウン抵抗
Ｒ３を介して接地されている。次段トランジスタ７のエ
ミッタは、直接接地されている。
タ、例えば、ベースが電流制限抵抗Ｒ１を介してＣＭＯ
Ｓインバータ１の出力側に接続された初段のＮＰＮバイ
ポーラトランジスタ（以下、初段トランジスタという）
６と、ベースが初段トランジスタ６のエミッタに接続さ
れたＮＰＮバイポーラトランジスタ（以下、次段トラン
ジスタという）７とにより構成され、駆動出力信号VOUT
は次段トランジスタ７のコレクタに接続された出力端子
８から取出される。そして、次段トランジスタ６のベー
ス、初段用のプルダウン抵抗Ｒ２を介して接地され、次
段トランジスタ７のベースが、次段用のプルダウン抵抗
Ｒ３を介して接地されている。次段トランジスタ７のエ
ミッタは、直接接地されている。
次に、第２図に示す回路の構成要素の機能を説明する。
ダーリントン回路２は、出力端子８に接続されるサーマ
ルヘッド等の負荷を直接駆動するための回路である。電
流制限抵抗Ｒ１はＣＭＯＳインバータ１の出力が“Ｈ”
レベルの時、すなわち駆動回路がオン状態の時にＰＦＥ
Ｔ３から初段トランジスタ６へのベース電流を制御する
ためのものである。
ルヘッド等の負荷を直接駆動するための回路である。電
流制限抵抗Ｒ１はＣＭＯＳインバータ１の出力が“Ｈ”
レベルの時、すなわち駆動回路がオン状態の時にＰＦＥ
Ｔ３から初段トランジスタ６へのベース電流を制御する
ためのものである。
プルダウン抵抗Ｒ２，Ｒ３はＣＭＯＳインバータ１の出
力が“Ｌ”レベルの時、すなわち駆動回路がオフ状態の
時に、ダーリントン回路２を構成するトランジスタ６，
７のベースがそれぞれ高インピーダンスになるのを防止
して、所定のインピーダンスを保つためのものである。
力が“Ｌ”レベルの時、すなわち駆動回路がオフ状態の
時に、ダーリントン回路２を構成するトランジスタ６，
７のベースがそれぞれ高インピーダンスになるのを防止
して、所定のインピーダンスを保つためのものである。
特に、抵抗Ｒ２は、次のような理由で設けられている。
トランジスタのベースに抵抗を接続することによって、
抵抗を接続していないときよりも、コレクタ・エミッタ
間耐圧を向上させることができる（ここで、耐圧とは、
トランジスタのオフ時において、どれくらいの電圧まで
コレクタ・エミッタ間に電流を流さずにいられるかを示
すものである）。抵抗Ｒ２およびＲ３は、そのために設
けられた抵抗である。
抵抗を接続していないときよりも、コレクタ・エミッタ
間耐圧を向上させることができる（ここで、耐圧とは、
トランジスタのオフ時において、どれくらいの電圧まで
コレクタ・エミッタ間に電流を流さずにいられるかを示
すものである）。抵抗Ｒ２およびＲ３は、そのために設
けられた抵抗である。
しかし、第２図の場合、トランジスタ６のベースは、抵
抗Ｒ１およびＣＭＯＳインバータ１のトランジスタ４を
介して接地されるので、抵抗Ｒ２を接続することによる
効果は余り大きなものではない。第２図の場合、問題と
なるのはトランジスタ７のベースが開放状態になること
である。したがって、トランジスタ７のベースには、抵
抗Ｒ３が接続され、該トランジスタ７のコレクタ・エミ
ッタ間耐圧を向上させている。
抗Ｒ１およびＣＭＯＳインバータ１のトランジスタ４を
介して接地されるので、抵抗Ｒ２を接続することによる
効果は余り大きなものではない。第２図の場合、問題と
なるのはトランジスタ７のベースが開放状態になること
である。したがって、トランジスタ７のベースには、抵
抗Ｒ３が接続され、該トランジスタ７のコレクタ・エミ
ッタ間耐圧を向上させている。
すなわち、従来の回路では、オフ時のノイズマージンの
向上とトランジスタ６，７の耐圧特性（例えば、外部ノ
イズの混入によるトランジスタ６，７の破壊耐圧）をＢ
ＶCEO ではなくＢＶCER とし、これによって駆動耐圧を
向上させることと、ダーリントン回路２のオフ時の動作
のスピードアップを図るために設けた抵抗である。ここ
でＢＶCEO は、エミッタ接地におけるベースを開放した
ときのコレクタ・エミッタ間降服電圧であり、コレクタ
・エミッタ間の耐圧を示すものである。ＢＶCER は、エ
ミッタ接地におけるベースに抵抗を接続したときのコレ
クタ・エミッタ間降服電圧であり、コレクタ・エミッタ
間の耐圧を示すものである。従って、プルダウン抵抗Ｒ
２，Ｒ３の抵抗値が小さければ小さい程、オフ時のノイ
ズマージンは向上し、駆動耐圧は改善され、オフ時のス
ピードアップが図れる。しかしながら、抵抗値を小さく
すると駆動時に大きな電流がプルダウン抵抗Ｒ２，Ｒ３
を介してアースに流れ、無効電流が多くなる。ここで無
効電流とは、駆動回路の駆動に寄与しない無駄な電流を
いう。
向上とトランジスタ６，７の耐圧特性（例えば、外部ノ
イズの混入によるトランジスタ６，７の破壊耐圧）をＢ
ＶCEO ではなくＢＶCER とし、これによって駆動耐圧を
向上させることと、ダーリントン回路２のオフ時の動作
のスピードアップを図るために設けた抵抗である。ここ
でＢＶCEO は、エミッタ接地におけるベースを開放した
ときのコレクタ・エミッタ間降服電圧であり、コレクタ
・エミッタ間の耐圧を示すものである。ＢＶCER は、エ
ミッタ接地におけるベースに抵抗を接続したときのコレ
クタ・エミッタ間降服電圧であり、コレクタ・エミッタ
間の耐圧を示すものである。従って、プルダウン抵抗Ｒ
２，Ｒ３の抵抗値が小さければ小さい程、オフ時のノイ
ズマージンは向上し、駆動耐圧は改善され、オフ時のス
ピードアップが図れる。しかしながら、抵抗値を小さく
すると駆動時に大きな電流がプルダウン抵抗Ｒ２，Ｒ３
を介してアースに流れ、無効電流が多くなる。ここで無
効電流とは、駆動回路の駆動に寄与しない無駄な電流を
いう。
次に、上記構成の回路の動作を第３図を参照して説明す
る。
る。
第３図は、第２図に示す回路の各部の信号波形図で、入
力信号VIN のレベルが“Ｈ”→“Ｌ”→“Ｈ”と変化し
た場合を示している。
力信号VIN のレベルが“Ｈ”→“Ｌ”→“Ｈ”と変化し
た場合を示している。
第２図の回路において、入力端子５に与える入力信号VI
N が“Ｈ”レベルの時は、ＣＭＯＳインバータ１の出力
は“Ｌ”レベルになり、従って初段及び次段トランジス
タ６，７のベースは共にＯＶとなる。その結果、ダーリ
ントン回路２はオフ状態であるため、出力端子８から取
出される駆動信号VOUTもオフ状態になる。
N が“Ｈ”レベルの時は、ＣＭＯＳインバータ１の出力
は“Ｌ”レベルになり、従って初段及び次段トランジス
タ６，７のベースは共にＯＶとなる。その結果、ダーリ
ントン回路２はオフ状態であるため、出力端子８から取
出される駆動信号VOUTもオフ状態になる。
入力信号VIN が“Ｈ”レベルから“Ｌ”レベルになる
と、それに応じてＣＭＯＳインバータ１の出力は“Ｌ”
レベルから“Ｈ”レベルになる。このため、初段トラン
ジスタ６のベースには電流制限抵抗Ｒ１を介して正電位
が印加され、該トランジスタ６がオン状態になる。トラ
ンジスタ７のベース・エミッタ間電圧をＶBE、トラジス
タ６のコレタ・エミッタ間電圧をＶCE(SAT) とすると、
接地からみた出力端子ＶＯＵＴの電位は、ＶBE±Ｖ
CE(SAT) になる。こうして次段トランジスタ７のベース
にはベース電流が供給されてオン状態になり、出力端子
８から取出される駆動信号VOUTがオン状態になる。
と、それに応じてＣＭＯＳインバータ１の出力は“Ｌ”
レベルから“Ｈ”レベルになる。このため、初段トラン
ジスタ６のベースには電流制限抵抗Ｒ１を介して正電位
が印加され、該トランジスタ６がオン状態になる。トラ
ンジスタ７のベース・エミッタ間電圧をＶBE、トラジス
タ６のコレタ・エミッタ間電圧をＶCE(SAT) とすると、
接地からみた出力端子ＶＯＵＴの電位は、ＶBE±Ｖ
CE(SAT) になる。こうして次段トランジスタ７のベース
にはベース電流が供給されてオン状態になり、出力端子
８から取出される駆動信号VOUTがオン状態になる。
入力信号VIN が“Ｌ”レベルから“Ｈ”レベルに戻る
と、回路の状態は最初に説明した状態に復帰し、駆動信
号VOUTはオフ状態になる。
と、回路の状態は最初に説明した状態に復帰し、駆動信
号VOUTはオフ状態になる。
（発明が解決しようとする問題点） しかしながら、上記構成の回路では、前述のようにオン
時においてプルダウン抵抗Ｒ２，Ｒ３を介して無効電流
が流れる。特に、入力信号VIN が“Ｈ”レベルから
“Ｌ”レベルへ立ち下がる際、つまり駆動回路がオン状
態になる初期段階において、多くの無効電流が流れる。
そのため、例えばこの駆動回路をサーマルヘッドの駆動
に用いる場合には、ドット密度ミリ８ドットでＢ４版の
プリントでは１ヘッドあたり２０４８個の駆動回路が必
要になり、従って１ヘッドの無効電流も２０４８倍にな
り、ヘッドの低消費電力化が図れない。
時においてプルダウン抵抗Ｒ２，Ｒ３を介して無効電流
が流れる。特に、入力信号VIN が“Ｈ”レベルから
“Ｌ”レベルへ立ち下がる際、つまり駆動回路がオン状
態になる初期段階において、多くの無効電流が流れる。
そのため、例えばこの駆動回路をサーマルヘッドの駆動
に用いる場合には、ドット密度ミリ８ドットでＢ４版の
プリントでは１ヘッドあたり２０４８個の駆動回路が必
要になり、従って１ヘッドの無効電流も２０４８倍にな
り、ヘッドの低消費電力化が図れない。
そこで、無効電流を少なくするために、プルダウン抵抗
Ｒ２，Ｒ３の抵抗値を大きくすると、前述の理由からダ
ーリントン回路２を構成するトランジスタ６，７の耐圧
ＢＶCER 特性を低下させ、駆動回路の駆動耐圧を低下さ
せてしまうという問題点があった。
Ｒ２，Ｒ３の抵抗値を大きくすると、前述の理由からダ
ーリントン回路２を構成するトランジスタ６，７の耐圧
ＢＶCER 特性を低下させ、駆動回路の駆動耐圧を低下さ
せてしまうという問題点があった。
本発明は、前記従来技術が持っていた問題点として、プ
ルダウン抵抗の抵抗値を小さくすると、特に駆動回路が
オン状態になる初期段階における無効電流が増加し、逆
に抵抗値を大きくすると、ダーリントン回路のトランジ
スタ耐圧を低下させてしまうという点について解決し、
低消費電力化と駆動耐圧の向上を実現できる駆動回路を
提供するものである。
ルダウン抵抗の抵抗値を小さくすると、特に駆動回路が
オン状態になる初期段階における無効電流が増加し、逆
に抵抗値を大きくすると、ダーリントン回路のトランジ
スタ耐圧を低下させてしまうという点について解決し、
低消費電力化と駆動耐圧の向上を実現できる駆動回路を
提供するものである。
（問題点を解決するための手段） 本発明は、前記問題点を解決するために、入力信号が与
えられる入力端子と、前記入力端子に接続され前記入力
信号を反転して出力するＣＭＯＳインバータと、ダーリ
ントン接続された複数段のバイポーラトランジスタを有
し、初段のバイポーラトランジスタのベースが前記ＣＭ
ＯＳインバータの出力側に接続されたダーリントン回路
と、前記ダーリントン回路中の次段のバイポーラトラン
ジスタのコレクタまたはエミッタに接続され駆動信号を
出力する出力端子とを備え、モノリシック集積回路で構
成された駆動回路において、ＭＯＳＦＥＴを設けてい
る。
えられる入力端子と、前記入力端子に接続され前記入力
信号を反転して出力するＣＭＯＳインバータと、ダーリ
ントン接続された複数段のバイポーラトランジスタを有
し、初段のバイポーラトランジスタのベースが前記ＣＭ
ＯＳインバータの出力側に接続されたダーリントン回路
と、前記ダーリントン回路中の次段のバイポーラトラン
ジスタのコレクタまたはエミッタに接続され駆動信号を
出力する出力端子とを備え、モノリシック集積回路で構
成された駆動回路において、ＭＯＳＦＥＴを設けてい
る。
このＭＯＳＦＥＴは、ゲートが前記入力端子に接続さ
れ、ドレインまたはソースのいずれか一方が前記ダーリ
ントン回路中の次段のバイポーラトランジスタのベース
に接続され、該ドレインまたはソースのいずれか他方が
接地されている。そして、前記次段のバイポーラトラン
ジスタのオフ状態時に該バイポーラトランジスタのベー
スを接地する構成にしている。
れ、ドレインまたはソースのいずれか一方が前記ダーリ
ントン回路中の次段のバイポーラトランジスタのベース
に接続され、該ドレインまたはソースのいずれか他方が
接地されている。そして、前記次段のバイポーラトラン
ジスタのオフ状態時に該バイポーラトランジスタのベー
スを接地する構成にしている。
（作用） 本発明によれば、以上のように駆動回路を構成したの
で、例えば、入力信号が“Ｈ”レベルの時には、ＣＭＯ
Ｓインバータ及びオン状態のＭＯＳＦＥＴによってダー
リントン回路中の全てのバイポーラトランジスタのベー
スが接地される。そのため、外部ノイズが混入しても、
バイポーラトランジスタにおけるＰＮ接合の破壊を防止
でき、該バイポーラトランジスタの耐圧が向上する。
で、例えば、入力信号が“Ｈ”レベルの時には、ＣＭＯ
Ｓインバータ及びオン状態のＭＯＳＦＥＴによってダー
リントン回路中の全てのバイポーラトランジスタのベー
スが接地される。そのため、外部ノイズが混入しても、
バイポーラトランジスタにおけるＰＮ接合の破壊を防止
でき、該バイポーラトランジスタの耐圧が向上する。
この理由を、後述する実施例の第１図を例にとり、説明
する。
する。
第１図の場合、トランジスタ６のベースは、低インピー
ダンスに接続される（ＣＭＯＳインバータ１のＮＦＥＴ
４を介して接地される）ので、外部ノイズの混入の問題
はトランジスタ６に関してはあまりない。問題となるの
は、トランジスタ７である。
ダンスに接続される（ＣＭＯＳインバータ１のＮＦＥＴ
４を介して接地される）ので、外部ノイズの混入の問題
はトランジスタ６に関してはあまりない。問題となるの
は、トランジスタ７である。
第１図の駆動回路は、例えば、サーマルヘッドを駆動す
るために並列に複数個（例えば、２０４８個）設けられ
る。その場合、駆動回路は隣合っているため、クロスト
ークを起こし、オフしているトランジスタ７のベースへ
ノイズが混入してしまう場合がある。第１図の回路で
は、かりに駆動回路のオフ時にクロストークによってノ
イズが混入したとしても、トランジスタ６のベース、お
よびトランジスタ７のベースはともに低インピーダンス
に接続される（ＮＦＥＴ４および９を介して接地され
る）ため、トランジスタのＢＶCER 特性を低下させるこ
とがない。つまり耐圧を低下させることがない。
るために並列に複数個（例えば、２０４８個）設けられ
る。その場合、駆動回路は隣合っているため、クロスト
ークを起こし、オフしているトランジスタ７のベースへ
ノイズが混入してしまう場合がある。第１図の回路で
は、かりに駆動回路のオフ時にクロストークによってノ
イズが混入したとしても、トランジスタ６のベース、お
よびトランジスタ７のベースはともに低インピーダンス
に接続される（ＮＦＥＴ４および９を介して接地され
る）ため、トランジスタのＢＶCER 特性を低下させるこ
とがない。つまり耐圧を低下させることがない。
また、前記バイポーラトランジスタの耐圧とは、トラン
ジスタのオフ時において、コレクタ・エミッタ間に流れ
る電流を０に維持したまま、コレクタにどれだけ電圧を
与えられるかを示すものである。すなわち、耐圧が例え
ば２０Ｖということは、トランジスタのオフ時において
出力端子ＶＯＵＴに２０Ｖ程度の電圧が与えられていて
も、コレクタ・エミッタ間に電流が流れないということ
である。
ジスタのオフ時において、コレクタ・エミッタ間に流れ
る電流を０に維持したまま、コレクタにどれだけ電圧を
与えられるかを示すものである。すなわち、耐圧が例え
ば２０Ｖということは、トランジスタのオフ時において
出力端子ＶＯＵＴに２０Ｖ程度の電圧が与えられていて
も、コレクタ・エミッタ間に電流が流れないということ
である。
本発明の駆動回路では、入力信号が“Ｈ”レベルから
“Ｌ”レベルへ立ち下がると、まず、ＭＯＳＦＥＴがオ
フ状態となってダーリントン回路中の次段のバイポーラ
トランジスタのベースに、等価的に高抵抗が接続され、
その後、ＣＭＯＳインバータの“Ｈ”レベル出力によっ
て該駆動回路がオン状態となり、駆動信号が出力端子か
ら出力される。そのため、駆動回路のオン状態の時、特
にその初期段階において発生する無効電流の低減化が図
れる。従って、前記問題点を除去できるのである。
“Ｌ”レベルへ立ち下がると、まず、ＭＯＳＦＥＴがオ
フ状態となってダーリントン回路中の次段のバイポーラ
トランジスタのベースに、等価的に高抵抗が接続され、
その後、ＣＭＯＳインバータの“Ｈ”レベル出力によっ
て該駆動回路がオン状態となり、駆動信号が出力端子か
ら出力される。そのため、駆動回路のオン状態の時、特
にその初期段階において発生する無効電流の低減化が図
れる。従って、前記問題点を除去できるのである。
（実施例） 第１図は、本発明の一実施例を示す駆動回路の回路図で
あり、従来の第２図中の要素と共通の要素には共通の符
号が付されている。
あり、従来の第２図中の要素と共通の要素には共通の符
号が付されている。
この駆動回路が第２図のものと異なる点は、次の通りで
ある。すなわち、ＣＭＯＳインバータ１を構成するＰＦ
ＥＴ３のドレインとこのＣＭＯＳインバータ１の出力側
の間には電流制限用の抵抗Ｒ４が接続されていること
と、ＣＭＯＳインバータ１の出力側とダーリントン回路
２の入力側すなわち初段トランジスタ６のベースが抵抗
等を介さないで直接に接続されていることである。さら
に、初段トランジスタ６のエミッタとアース間にスイッ
チ手段であるＮＦＥＴ９が接続されていることと、初段
トランジスタ６にはプルダウン抵抗が接続されていない
ことである。ここで、ＮＦＥＴ９のゲートには駆動回路
への入力信号VIN 、すなわちＣＭＯＳインバータ１への
入力が与えられている。
ある。すなわち、ＣＭＯＳインバータ１を構成するＰＦ
ＥＴ３のドレインとこのＣＭＯＳインバータ１の出力側
の間には電流制限用の抵抗Ｒ４が接続されていること
と、ＣＭＯＳインバータ１の出力側とダーリントン回路
２の入力側すなわち初段トランジスタ６のベースが抵抗
等を介さないで直接に接続されていることである。さら
に、初段トランジスタ６のエミッタとアース間にスイッ
チ手段であるＮＦＥＴ９が接続されていることと、初段
トランジスタ６にはプルダウン抵抗が接続されていない
ことである。ここで、ＮＦＥＴ９のゲートには駆動回路
への入力信号VIN 、すなわちＣＭＯＳインバータ１への
入力が与えられている。
次に、第１図に示す回路の主要な構成要素の機能につい
て説明する。
て説明する。
ＣＭＯＳインバータ１を構成するＰＦＥＴ３は、入力信
号VIN が“Ｌ”レベルの時に制限抵抗Ｒ４を介してガー
リントン回路２の初段トランジスタ６のベース電流を供
給するためのもので、制限抵抗Ｒ４はこのベース電流を
所定値に制限するためのものである。また、ＮＦＥＴ４
は、入力信号VIN が“Ｈ”レベルの時にダーリントン回
路２に対して“Ｌ”レベルを出力し、これによって初段
トランジスタ６のベース電圧を低いインピーダンスで接
地レベルに落し、ダーリントン回路２をオフさせる。ダ
ーリントン回路２は出力端子８に接続された負荷を直接
に駆動させるためのものである。スイッチ手段としての
ＮＦＥＴ９は、入力端子５への入力信号VIN が“Ｈ”レ
ベルの時にオン状態になり、これによってダーリントン
回路２中の次段のトランジスタ７のベース電位を接地レ
ベルに落す。そして、入力端子５への入力信号VIN が
“Ｌ”レベルの時にオフ状態になる。
号VIN が“Ｌ”レベルの時に制限抵抗Ｒ４を介してガー
リントン回路２の初段トランジスタ６のベース電流を供
給するためのもので、制限抵抗Ｒ４はこのベース電流を
所定値に制限するためのものである。また、ＮＦＥＴ４
は、入力信号VIN が“Ｈ”レベルの時にダーリントン回
路２に対して“Ｌ”レベルを出力し、これによって初段
トランジスタ６のベース電圧を低いインピーダンスで接
地レベルに落し、ダーリントン回路２をオフさせる。ダ
ーリントン回路２は出力端子８に接続された負荷を直接
に駆動させるためのものである。スイッチ手段としての
ＮＦＥＴ９は、入力端子５への入力信号VIN が“Ｈ”レ
ベルの時にオン状態になり、これによってダーリントン
回路２中の次段のトランジスタ７のベース電位を接地レ
ベルに落す。そして、入力端子５への入力信号VIN が
“Ｌ”レベルの時にオフ状態になる。
次に、第１図の回路についての動作を、第４図を参照し
て説明する。
て説明する。
第４図は、第１図に示す回路の各部の信号波形図で、第
３図と同様に入力信号VIN のレベルが“Ｈ”→“Ｌ”→
“Ｈ”と変化した場合を示している。
３図と同様に入力信号VIN のレベルが“Ｈ”→“Ｌ”→
“Ｈ”と変化した場合を示している。
第１図の回路において、入力端子５に与えられる入力信
号VIN が“Ｈ”レベルの時は、ＣＭＯＳインバータ１の
出力は“Ｌ”レベルになり、かつスイッチ手段としての
ＮＦＥＴ９がオンし、ダーリントン回路２の次段トラン
ジスタ７のベースが接地レベルになり、駆動回路がオフ
動作する。
号VIN が“Ｈ”レベルの時は、ＣＭＯＳインバータ１の
出力は“Ｌ”レベルになり、かつスイッチ手段としての
ＮＦＥＴ９がオンし、ダーリントン回路２の次段トラン
ジスタ７のベースが接地レベルになり、駆動回路がオフ
動作する。
次に、入力信号VIN が“Ｈ”レベルから“Ｌ”レベルに
立ち下がると、まず、ＮＦＥＴがオフし、等価的に次段
トランジスタ７のベースに高抵抗が接続され、その後、
ＣＭＯＳインバータ１の出力が“Ｈ”レベルになり、ダ
ーリントン回路２の出力、すなわち駆動信号VOUTがオン
状態になる。
立ち下がると、まず、ＮＦＥＴがオフし、等価的に次段
トランジスタ７のベースに高抵抗が接続され、その後、
ＣＭＯＳインバータ１の出力が“Ｈ”レベルになり、ダ
ーリントン回路２の出力、すなわち駆動信号VOUTがオン
状態になる。
入力信号VIN が再び“Ｌ”レベルから“Ｈ”レベルへ立
ち上がると、回路の状態は最初に説明した状態に戻り、
駆動信号VOUTがオフ状態になる。
ち上がると、回路の状態は最初に説明した状態に戻り、
駆動信号VOUTがオフ状態になる。
以上説明したように、第１図に示す回路では、従来はダ
ーリントン回路２に接続されていたプルダウン抵抗Ｒ
２、Ｒ３をＣＭＯＳインバータ１のＮＦＥＴ４とスイッ
チ手段としてのＮＦＥＴ９で置換したので、これらＮＦ
ＥＴ４，９は入力信号VIN が“Ｌ”レベルの時、すなわ
ちダーリントン回路２がオン状態の時共にオフ状態にな
る。従って、プルダウン抵抗Ｒ２，Ｒ３による無効電流
は除去される。
ーリントン回路２に接続されていたプルダウン抵抗Ｒ
２、Ｒ３をＣＭＯＳインバータ１のＮＦＥＴ４とスイッ
チ手段としてのＮＦＥＴ９で置換したので、これらＮＦ
ＥＴ４，９は入力信号VIN が“Ｌ”レベルの時、すなわ
ちダーリントン回路２がオン状態の時共にオフ状態にな
る。従って、プルダウン抵抗Ｒ２，Ｒ３による無効電流
は除去される。
特に、入力信号VIN が“Ｈ”レベルから“Ｌ”レベルへ
立ち下がる際、つまり駆動回路がオン状態になる初期段
階において、該駆動回路がオン状態になる前にＮＦＥＴ
９がオフするので、予め次段トランジスタ７のベースに
等価的に高抵抗を接続できる。そのため、駆動回路がオ
ン状態になる初期段階において発生する無効電流を著し
く減少させることができる。
立ち下がる際、つまり駆動回路がオン状態になる初期段
階において、該駆動回路がオン状態になる前にＮＦＥＴ
９がオフするので、予め次段トランジスタ７のベースに
等価的に高抵抗を接続できる。そのため、駆動回路がオ
ン状態になる初期段階において発生する無効電流を著し
く減少させることができる。
また、ＮＦＥＴ４は入力信号VIN が“Ｈ”レベルの時に
ＣＭＯＳインバータ１が“Ｌ”レベルを出力するように
働き、ダーリントン回路２中の初段トランジスタ６のベ
ース電圧を低インピーダンスで接地レベルに落すように
しているので、回路の部品点数が少なくなるという利点
もある。
ＣＭＯＳインバータ１が“Ｌ”レベルを出力するように
働き、ダーリントン回路２中の初段トランジスタ６のベ
ース電圧を低インピーダンスで接地レベルに落すように
しているので、回路の部品点数が少なくなるという利点
もある。
第５図は、本発明の他の実施例を示す駆動回路の回路図
であり、第１図中の要素と共通の要素には共通の符号が
付されている。
であり、第１図中の要素と共通の要素には共通の符号が
付されている。
この実施例が前記実施例と異なる点は、制限抵抗Ｒ４が
除かれ、ＰＦＥＴ３のオン抵抗に制限抵抗の機能が与え
られることである。言い換えれば、ＰＦＥＴ３はオン抵
抗RON が所定の制限抵抗値と等しくなるよう設計されて
いることである。
除かれ、ＰＦＥＴ３のオン抵抗に制限抵抗の機能が与え
られることである。言い換えれば、ＰＦＥＴ３はオン抵
抗RON が所定の制限抵抗値と等しくなるよう設計されて
いることである。
次に、第５図に示す回路についての動作を説明すると、
第４図を参照して説明した第１図の回路についての動作
と同様にできる。すなわち、入力信号VIN が“Ｈ”レベ
ルの時は、スイッチ手段としてのＮＦＥＴ９がオンして
ダーリントン回路２の次段トランジスタ７のベースが接
地レベルになると共に、ＣＭＯＳインバータ１の出力が
“Ｌ”レベルになり、駆動信号VOUTがオフ状態になる。
第４図を参照して説明した第１図の回路についての動作
と同様にできる。すなわち、入力信号VIN が“Ｈ”レベ
ルの時は、スイッチ手段としてのＮＦＥＴ９がオンして
ダーリントン回路２の次段トランジスタ７のベースが接
地レベルになると共に、ＣＭＯＳインバータ１の出力が
“Ｌ”レベルになり、駆動信号VOUTがオフ状態になる。
次に、入力信号VIN が“Ｈ”レベルから“Ｌ”レベルに
変ると、ＮＦＥＴがオフした後にＣＭＯＳインバータ１
の出力が“Ｈ”レベルになって駆動信号VOUTがオン状態
となる。入力信号VIN が“Ｌ”レベルから“Ｈ”レベル
に戻ると、回路の状態は最初の状態に戻り、従って駆動
信号VOUTがオフ状態に戻る。
変ると、ＮＦＥＴがオフした後にＣＭＯＳインバータ１
の出力が“Ｈ”レベルになって駆動信号VOUTがオン状態
となる。入力信号VIN が“Ｌ”レベルから“Ｈ”レベル
に戻ると、回路の状態は最初の状態に戻り、従って駆動
信号VOUTがオフ状態に戻る。
この第５図に示す回路は、ＰＦＥＴ３のオン抵抗RON の
値が電源電圧の値に応じて変化する欠点を持っている
が、ＣＭＯＳインバータ１中に制限抵抗を別途設ける必
要がなくなり、かつＰＦＥＴ３が半導体チップ上で占め
る面積を小さくできるので、チップ面積を小さくでき、
従って高集積化を図れるという利点がある。
値が電源電圧の値に応じて変化する欠点を持っている
が、ＣＭＯＳインバータ１中に制限抵抗を別途設ける必
要がなくなり、かつＰＦＥＴ３が半導体チップ上で占め
る面積を小さくできるので、チップ面積を小さくでき、
従って高集積化を図れるという利点がある。
なお、上記実施例では、ダーリントン回路を２個のＮＰ
Ｎトランジスタで構成したが、これに限られるものでな
く、初段をＰＮＰトランジスタとして次段をＮＰＮトラ
ンジスタとしてもよい。但し、このようにするとダーリ
ントン回路の導電型が逆になる。さらに、スイッチ手段
としてのＦＥＴの導電型を逆にする等、種々の変形例が
考えられる。
Ｎトランジスタで構成したが、これに限られるものでな
く、初段をＰＮＰトランジスタとして次段をＮＰＮトラ
ンジスタとしてもよい。但し、このようにするとダーリ
ントン回路の導電型が逆になる。さらに、スイッチ手段
としてのＦＥＴの導電型を逆にする等、種々の変形例が
考えられる。
（発明の効果） 以上詳細に説明したように、本発明によれば、入力段の
ＣＭＯＳインバータと出力段のダーリントン回路を直接
に接続し、かつダーリントン回路中の初段を除く全バイ
ポーラトランジスタのベースにＭＯＳＦＥＴを接続し、
このＭＯＳＦＥＴのオン・オフ制御をＣＭＯＳインバー
タへの入力信号により行うようにしている。そのため、
前記バイポーラトランジスタのオフ時には、オフ状態の
ＭＯＳＦＥＴによって非常に高い抵抗を該バイポーラト
ラジスタのベースに接続することができ、オン時には、
該ＭＯＳＦＥＴのオン抵抗を利用することで、非常に小
さい抵抗を該バイポーラトランジスタのベースに接続す
ることができる。これにより、ダーリントン回路の動作
時において無効電流が減少する。
ＣＭＯＳインバータと出力段のダーリントン回路を直接
に接続し、かつダーリントン回路中の初段を除く全バイ
ポーラトランジスタのベースにＭＯＳＦＥＴを接続し、
このＭＯＳＦＥＴのオン・オフ制御をＣＭＯＳインバー
タへの入力信号により行うようにしている。そのため、
前記バイポーラトランジスタのオフ時には、オフ状態の
ＭＯＳＦＥＴによって非常に高い抵抗を該バイポーラト
ラジスタのベースに接続することができ、オン時には、
該ＭＯＳＦＥＴのオン抵抗を利用することで、非常に小
さい抵抗を該バイポーラトランジスタのベースに接続す
ることができる。これにより、ダーリントン回路の動作
時において無効電流が減少する。
特に、駆動回路の動作前に、入力信号によりＭＯＳＦＥ
Ｔがオフ状態となって等価的にダーリントン回路内の次
段のバイポーラトランジスタのベースに高抵抗が接続さ
れた後、該駆動回路が動作するので、該駆動回路がオン
状態になる初期段階において発生する無効電流を著しく
減少させることができる。
Ｔがオフ状態となって等価的にダーリントン回路内の次
段のバイポーラトランジスタのベースに高抵抗が接続さ
れた後、該駆動回路が動作するので、該駆動回路がオン
状態になる初期段階において発生する無効電流を著しく
減少させることができる。
さらに、ダーリントン回路の非動作時において、該ダー
リントン回路を構成するバイポーラトランジスタを外部
ノイズから守ることができ、その耐圧を向上させること
ができる。従って、低消費電力化と駆動耐圧の向上を実
現できる駆動回路が得られる。
リントン回路を構成するバイポーラトランジスタを外部
ノイズから守ることができ、その耐圧を向上させること
ができる。従って、低消費電力化と駆動耐圧の向上を実
現できる駆動回路が得られる。
第１図は本発明の実施例を示す駆動回路の回路図、第２
図は従来の駆動回路の回路図、第３図は第２図に示す従
来例の動作を説明するための信号波形図、第４図は第１
図に示す実施例の回路動作を説明するための信号波形
図、第５図は本発明の他の実施例を示す駆動回路の回路
図である。 １……ＣＭＯＳインバータ、２……ダーリントン回路、
３……ＰチャンネルＭＯＳＦＥＴ（ＰＦＥＴ）、４，９
……ＮチャンネルＭＯＳＦＥＴ（ＮＦＥＴ）、５……入
力端子、８……出力端子、Ｒ１，Ｒ４……制限抵抗、Ｒ
２，Ｒ３……プルダウン抵抗。
図は従来の駆動回路の回路図、第３図は第２図に示す従
来例の動作を説明するための信号波形図、第４図は第１
図に示す実施例の回路動作を説明するための信号波形
図、第５図は本発明の他の実施例を示す駆動回路の回路
図である。 １……ＣＭＯＳインバータ、２……ダーリントン回路、
３……ＰチャンネルＭＯＳＦＥＴ（ＰＦＥＴ）、４，９
……ＮチャンネルＭＯＳＦＥＴ（ＮＦＥＴ）、５……入
力端子、８……出力端子、Ｒ１，Ｒ４……制限抵抗、Ｒ
２，Ｒ３……プルダウン抵抗。
Claims (1)
- 【請求項１】入力信号が与えられる入力端子と、 前記入力端子に接続され前記入力信号を反転して出力す
るＣＭＯＳインバータと、 ダーリントン接続された複数段のバイポーラトランジス
タを有し、初段のバイポーラトランジスタのベースが前
記ＣＭＯＳインバータの出力側に接続されたダーリント
ン回路と、 前記ダーリントン回路中の次段のバイポーラトランジス
タのコレクタまたはエミッタに接続され駆動信号を出力
する出力端子とを備え、 モノリシック集積回路で構成された駆動回路において、 ゲートが前記入力端子に接続され、ドレインまたはソー
スのいずれか一方が前記ダーリントン回路中の次段のバ
イポーラトランジスタのベースに接続され、該ドレイン
またはソースのいずれか他方が接地されたＭＯＳＦＥＴ
を設け、 前記次段のバイポーラトランジスタのオフ状態時に該バ
イポーラトランジスタのベースを接地する構成にしたこ
とを特徴とする駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27676284A JPH0628335B2 (ja) | 1984-12-27 | 1984-12-27 | 駆動回路 |
| US06/813,767 US4701635A (en) | 1984-12-27 | 1985-12-27 | Current driving circuit with CMOS inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27676284A JPH0628335B2 (ja) | 1984-12-27 | 1984-12-27 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154312A JPS61154312A (ja) | 1986-07-14 |
| JPH0628335B2 true JPH0628335B2 (ja) | 1994-04-13 |
Family
ID=17573994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27676284A Expired - Lifetime JPH0628335B2 (ja) | 1984-12-27 | 1984-12-27 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4701635A (ja) |
| JP (1) | JPH0628335B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900001746B1 (ko) * | 1987-01-24 | 1990-03-19 | 삼성반도체통신 주식회사 | 바이 씨 모스에 의한 고전압 대전력 구동회로 |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| FR2638916B1 (fr) * | 1988-11-08 | 1994-04-01 | Bull Sa | Amplificateur binaire integre et circuit integre l'incorporant |
| US4891532A (en) * | 1988-11-08 | 1990-01-02 | Sundstrand Corporation | Darlington connected switch having base drive with active turn-off |
| US4961051A (en) * | 1988-12-19 | 1990-10-02 | Alcatel Na, Inc. | Non-actuating relay driver tester |
| US5247207A (en) * | 1989-12-20 | 1993-09-21 | National Semiconductor Corporation | Signal bus line driver circuit |
| US5045734A (en) * | 1990-06-08 | 1991-09-03 | Sundstrand Corporation | High power switch |
| JPH04317219A (ja) * | 1991-04-17 | 1992-11-09 | Mitsubishi Electric Corp | 出力回路 |
| US5319252A (en) * | 1992-11-05 | 1994-06-07 | Xilinx, Inc. | Load programmable output buffer |
| US5291069A (en) * | 1992-12-15 | 1994-03-01 | International Business Machines Corporation | Bipolar H write driver |
| JP3193218B2 (ja) * | 1993-12-21 | 2001-07-30 | 株式会社東芝 | 半導体論理回路 |
| JP3325808B2 (ja) * | 1997-01-23 | 2002-09-17 | シャープ株式会社 | 画像形成装置が備える制御電極の駆動回路 |
| US8913357B2 (en) * | 2012-06-01 | 2014-12-16 | Globalfoundries Singapore Pte. Ltd. | ESD protection circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4209713A (en) * | 1975-07-18 | 1980-06-24 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated |
| DE2610122C3 (de) * | 1976-03-11 | 1978-11-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Dreipolige Halbleiteranordnung |
| JPS52145750U (ja) * | 1976-04-28 | 1977-11-04 | ||
| US4176272A (en) * | 1977-11-03 | 1979-11-27 | E-Systems, Inc. | MOS-bipolar printer driver circuit |
| JPS54148466A (en) * | 1978-05-15 | 1979-11-20 | Fuji Electric Co Ltd | Switching semiconductor device |
| JPS5532661A (en) * | 1978-08-30 | 1980-03-07 | Matsushita Electric Works Ltd | Method of producing irregularrshaped composite facing material |
| JPS55141827A (en) * | 1979-04-23 | 1980-11-06 | Nec Corp | Logic circuit |
| JPS58197063A (ja) * | 1982-05-13 | 1983-11-16 | Toshiba Corp | 印字ヘッド駆動方式 |
-
1984
- 1984-12-27 JP JP27676284A patent/JPH0628335B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-27 US US06/813,767 patent/US4701635A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4701635A (en) | 1987-10-20 |
| JPS61154312A (ja) | 1986-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| US4719373A (en) | Gate circuit of combined field-effect and bipolar transistors | |
| JPH0531965B2 (ja) | ||
| JPH0628335B2 (ja) | 駆動回路 | |
| EP0196113B1 (en) | Tri-state buffer circuit | |
| JPH0431206B2 (ja) | ||
| JP2557619B2 (ja) | 信号出力回路 | |
| US5631580A (en) | BICMOS ECL-CMOS level converter | |
| US5124582A (en) | Bi-cmos circuit with high-speed active pull-down output currents | |
| JP2749185B2 (ja) | 複合論理回路 | |
| US5057714A (en) | BiCMOS integrated circuit device utilizing Schottky diodes | |
| JPH04253418A (ja) | 半導体装置 | |
| JPS60173924A (ja) | 論理回路 | |
| JPH0431205B2 (ja) | ||
| JPH0431443B2 (ja) | ||
| JPH0536280A (ja) | 半導体集積装置 | |
| KR940007955B1 (ko) | Bicmos 구동회로 | |
| JP3018351B2 (ja) | 半導体回路 | |
| US5600268A (en) | Gate circuit of combined field-effect and bipolar transistors | |
| JPH0234211B2 (ja) | ||
| KR940007954B1 (ko) | BiCMOS 구동회로 | |
| JPH05206840A (ja) | 半導体集積回路 | |
| JPH0681033B2 (ja) | 半導体集積回路 | |
| JPH05145402A (ja) | 半導体回路 | |
| JPH07120937B2 (ja) | インバータ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |