JPH0431206B2 - - Google Patents
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- JPH0431206B2 JPH0431206B2 JP59205511A JP20551184A JPH0431206B2 JP H0431206 B2 JPH0431206 B2 JP H0431206B2 JP 59205511 A JP59205511 A JP 59205511A JP 20551184 A JP20551184 A JP 20551184A JP H0431206 B2 JPH0431206 B2 JP H0431206B2
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- Japan
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- transistor
- channel mis
- output terminal
- circuit
- power supply
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- 238000010586 diagram Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、論理ゲート回路に関し、特に出力段
にバイポーラトランジスタを有し、信号の過渡時
にのみ電流が流れるようにした低消費電力かつ高
駆動能力の論理ゲート回路に関する。
にバイポーラトランジスタを有し、信号の過渡時
にのみ電流が流れるようにした低消費電力かつ高
駆動能力の論理ゲート回路に関する。
（従来の技術）
従来、バイポーラトランジスタを使用した論理
ゲート回路として例えばTTLゲート回路等が知
られている。バイポーラトランジスタは、ドライ
ブ能力が大きく、特に縦型構造を有するバイポー
ラトランジスタは高速大電流のスイツチングに適
している。TTLゲート回路は、このようなバイ
ポーラトランジスタによるエミツタ接地型インバ
ータを出力段に有しているため高速かつ大電流の
スイツチングが可能でありかつ容量負荷に強いと
いう特徴を有している。
ゲート回路として例えばTTLゲート回路等が知
られている。バイポーラトランジスタは、ドライ
ブ能力が大きく、特に縦型構造を有するバイポー
ラトランジスタは高速大電流のスイツチングに適
している。TTLゲート回路は、このようなバイ
ポーラトランジスタによるエミツタ接地型インバ
ータを出力段に有しているため高速かつ大電流の
スイツチングが可能でありかつ容量負荷に強いと
いう特徴を有している。
ところが、上述のような従来形の論理ゲート回
路においては、例えば出力段のインバータトラン
ジスタがオンの場合に定常的にベース電流および
コレクタ電流が流れ消費電力が大きくなるという
不都合があつた。
路においては、例えば出力段のインバータトラン
ジスタがオンの場合に定常的にベース電流および
コレクタ電流が流れ消費電力が大きくなるという
不都合があつた。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑
み、論理ゲート回路において、論理信号の過渡時
にのみ電流が流れるようにし、低消費電力且つ高
駆動能力の論理ゲート回路を実現することを目的
とする。
み、論理ゲート回路において、論理信号の過渡時
にのみ電流が流れるようにし、低消費電力且つ高
駆動能力の論理ゲート回路を実現することを目的
とする。
（問題点を解決するための手段）
本発明によれば、コレクタが出力端子に接続さ
れ、エミツタが第１の電源に接続されたNPNト
ランジスタと、 該出力端子と第２の電源との間に接続された、 ＰチヤネルMISトランジスタと、 該NPNトランジスタのベースと第２の電源と
の間に直列に接続された、第１およ第２のＮチヤ
ネルMISトランジスタとを具備し、 該第１のＮチヤネルMISトランジスタのゲート
は前記出力端子に接続され、該第２のＮチヤネル
MISトランジスタのゲートは前記ＰチヤネルMIS
トランジスタのゲートと共に共通の入力端子に接
続されていることを特徴とする論理ゲート回路、
および コレクタが出力端子に接続され、エミツタが第
１の電源に接続されたPNPトランジスタと、 該出力端子と第２の電源との間に接続された、 ＮチヤネルMISトランジスタと、 該PNPトランジスタのベースと第２の電源と
の間に直列に接続された、第１および第２のＰチ
ヤネルMISトランジスタとを具備し、 該第１のＰチヤネルMISトランジスタのゲート
は前記出力端子に接続され、該第２のＰチヤネル
MISトランジスタのゲートは前記ＮチヤネルMIS
トランジスタのゲートと共に共通の入力端子に接
続されていることを特徴とする論理ゲート回路、
および更に コレクタが共通の出力端子に接続され、各々エ
ミツタが第１および第２の電源に接続された
NPNトランジスタおよびPNPトランジスタと、 該NPNトランジスタのベースと第２の電源間
に直列接続された、第１および第２のＮチヤネル
MISトランジスタと、 該PNPトランジスタのベースと第１の電源間
に直列接続された、第１および第２のＰチヤネル
MISトランジスタとを具備し、 該第１のＮチヤネルMISトランジスタおよび該
第１のＰチヤネルMISトランジスタのゲートは前
記出力端子に共通に接続され、かつ該第２のＮチ
ヤネルMISトランジスタおよび該第２のＰチヤネ
ルMISトランジスタのゲートは共通の入力端子に
接続されていることを特徴とする論理ゲート回
路、 が提供される。
れ、エミツタが第１の電源に接続されたNPNト
ランジスタと、 該出力端子と第２の電源との間に接続された、 ＰチヤネルMISトランジスタと、 該NPNトランジスタのベースと第２の電源と
の間に直列に接続された、第１およ第２のＮチヤ
ネルMISトランジスタとを具備し、 該第１のＮチヤネルMISトランジスタのゲート
は前記出力端子に接続され、該第２のＮチヤネル
MISトランジスタのゲートは前記ＰチヤネルMIS
トランジスタのゲートと共に共通の入力端子に接
続されていることを特徴とする論理ゲート回路、
および コレクタが出力端子に接続され、エミツタが第
１の電源に接続されたPNPトランジスタと、 該出力端子と第２の電源との間に接続された、 ＮチヤネルMISトランジスタと、 該PNPトランジスタのベースと第２の電源と
の間に直列に接続された、第１および第２のＰチ
ヤネルMISトランジスタとを具備し、 該第１のＰチヤネルMISトランジスタのゲート
は前記出力端子に接続され、該第２のＰチヤネル
MISトランジスタのゲートは前記ＮチヤネルMIS
トランジスタのゲートと共に共通の入力端子に接
続されていることを特徴とする論理ゲート回路、
および更に コレクタが共通の出力端子に接続され、各々エ
ミツタが第１および第２の電源に接続された
NPNトランジスタおよびPNPトランジスタと、 該NPNトランジスタのベースと第２の電源間
に直列接続された、第１および第２のＮチヤネル
MISトランジスタと、 該PNPトランジスタのベースと第１の電源間
に直列接続された、第１および第２のＰチヤネル
MISトランジスタとを具備し、 該第１のＮチヤネルMISトランジスタおよび該
第１のＰチヤネルMISトランジスタのゲートは前
記出力端子に共通に接続され、かつ該第２のＮチ
ヤネルMISトランジスタおよび該第２のＰチヤネ
ルMISトランジスタのゲートは共通の入力端子に
接続されていることを特徴とする論理ゲート回
路、 が提供される。
（作用）
本発明によれば、上述の手段を用いることによ
り、出力段のエミツタ接地型スイツチングトラン
ジスタがオンとなつた後該トランジスタのベース
電流が遮断される。したがつて、該スイツチング
トランジスタは、過渡動作の後再びカツトオフ状
態となり、定常状態における消費電力をほぼゼロ
とすることが可能になる。
り、出力段のエミツタ接地型スイツチングトラン
ジスタがオンとなつた後該トランジスタのベース
電流が遮断される。したがつて、該スイツチング
トランジスタは、過渡動作の後再びカツトオフ状
態となり、定常状態における消費電力をほぼゼロ
とすることが可能になる。
（実施例）
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わる論理ゲート
回路を原理的に示すものである。同図の回路は、
エミツタ接地型すなわち、エミツタが電源の低圧
側端子VLに接続されたバイポーラトランジスタ
すなわちインバータトランジスタQ1、該インバ
ータトランジスタQ1のコレクタと電源の高圧側
端子VH間に接続されたオフバツフア回路Ｃ、ト
ランジスタQ1のベースと高圧側端子VH間に接続
されたスイツチング回路ＡおよびＢを具備する。
オフバツフア回路Ｃは、入力信号INによつて制
御され、該入力信号INが低レベルになるとオン
状態となる。スイツチング回路Ａも入力信号IN
によつて制御されるが、該入力信号INが高レベ
ルになるとオン状態となる。また、スイツチング
回路ＢはトランジスタQ1のコレクタ電圧すなわ
ち出力信号OUTによつて制御され、該コレクタ
電圧が高レベルになるとオン状態となる特性を有
している。このようなオフバツフア回路Ｃ、スイ
ツチング回路ＡおよびＢはそれぞれ高入力インピ
ーダンスを有するスイツチング素子例えばMIS型
トランジスタによつて構成される。また、スイツ
チング回路ＡおよびＢは直列接続されているか
ら、互いに順序を入れ替えることも可能である。
第１図は、本発明の１実施例に係わる論理ゲート
回路を原理的に示すものである。同図の回路は、
エミツタ接地型すなわち、エミツタが電源の低圧
側端子VLに接続されたバイポーラトランジスタ
すなわちインバータトランジスタQ1、該インバ
ータトランジスタQ1のコレクタと電源の高圧側
端子VH間に接続されたオフバツフア回路Ｃ、ト
ランジスタQ1のベースと高圧側端子VH間に接続
されたスイツチング回路ＡおよびＢを具備する。
オフバツフア回路Ｃは、入力信号INによつて制
御され、該入力信号INが低レベルになるとオン
状態となる。スイツチング回路Ａも入力信号IN
によつて制御されるが、該入力信号INが高レベ
ルになるとオン状態となる。また、スイツチング
回路ＢはトランジスタQ1のコレクタ電圧すなわ
ち出力信号OUTによつて制御され、該コレクタ
電圧が高レベルになるとオン状態となる特性を有
している。このようなオフバツフア回路Ｃ、スイ
ツチング回路ＡおよびＢはそれぞれ高入力インピ
ーダンスを有するスイツチング素子例えばMIS型
トランジスタによつて構成される。また、スイツ
チング回路ＡおよびＢは直列接続されているか
ら、互いに順序を入れ替えることも可能である。
第２図を参照して第１図の回路の動作を説明す
る。入力信号INが低レベルの状態においては、
オフバツフア回路Ｃがオンとなつており、出力信
号OUTは高レベルとなつている。したがつて、
スイツチング回路Ｂはオンとなつているが、スイ
ツチング回路Ａがカツトオフしているためトラン
ジスタQ1のベース電流が供給されず該トランジ
スタQ1はオフ状態となつている。そして、入力
信号INが低レベルから高レベルに変化すると、
スイツチング素子Ａがオンとなる。したがつて、
スイツチング素子ＡおよびＢを介してトランジス
タQ1に高圧側端子VHからベース電流が供給され
該トランジスタQ1がオンとなる。この時、オフ
バツフア回路Ｃはカツトオフしているので出力信
号OUTが高レベルから低レベルに変化する。出
力信号OUTが低レベルに変化するとスイツチン
グ回路Ｂがカツトオフ状態となり、トランジスタ
Q1のベース電流が遮断され該トランジスタQ1が
オフ状態となる。この時、オフバツフア回路Ｃは
カツトオフ状態となつているからトランジスタ
Q1がオフ状態となつても出力OUTは低レベルに
保持される。第２図に示すように、トランジスタ
Q1のベース電流IBはトランジスタQ1がオン状態
に変化する時に短時間だけ過渡的に流れ、出力信
号OUTが低レベルの定常状態に移行した後は、
流れない。また、出力信号OUTが低レベルの期
間中はほぼオフバツフア回路Ｃもカツトオフして
いるから、オフバツフア回路Ｃおよびトランジス
タQ1を含む出力段にも電流が流れない。
る。入力信号INが低レベルの状態においては、
オフバツフア回路Ｃがオンとなつており、出力信
号OUTは高レベルとなつている。したがつて、
スイツチング回路Ｂはオンとなつているが、スイ
ツチング回路Ａがカツトオフしているためトラン
ジスタQ1のベース電流が供給されず該トランジ
スタQ1はオフ状態となつている。そして、入力
信号INが低レベルから高レベルに変化すると、
スイツチング素子Ａがオンとなる。したがつて、
スイツチング素子ＡおよびＢを介してトランジス
タQ1に高圧側端子VHからベース電流が供給され
該トランジスタQ1がオンとなる。この時、オフ
バツフア回路Ｃはカツトオフしているので出力信
号OUTが高レベルから低レベルに変化する。出
力信号OUTが低レベルに変化するとスイツチン
グ回路Ｂがカツトオフ状態となり、トランジスタ
Q1のベース電流が遮断され該トランジスタQ1が
オフ状態となる。この時、オフバツフア回路Ｃは
カツトオフ状態となつているからトランジスタ
Q1がオフ状態となつても出力OUTは低レベルに
保持される。第２図に示すように、トランジスタ
Q1のベース電流IBはトランジスタQ1がオン状態
に変化する時に短時間だけ過渡的に流れ、出力信
号OUTが低レベルの定常状態に移行した後は、
流れない。また、出力信号OUTが低レベルの期
間中はほぼオフバツフア回路Ｃもカツトオフして
いるから、オフバツフア回路Ｃおよびトランジス
タQ1を含む出力段にも電流が流れない。
次に、入力信号INが高レベルから低レベルに
変化すると、オフバツフア回路Ｃがオンとなり出
力信号OUTを高レベルに引き上げる。この場合、
トランジスタQ1は前述のように出力信号OUTが
高レベルから低レベルに変化した後直ちにカツト
オフ状態となつているから、次に入力信号INが
反転して出力信号OUTが低レベルから高レベル
に変化する場合にもラツシユカレント等を生ずる
ことなく高速度のスイツチングが行なわれる。ま
た、出力信号OUTが高レベルの定常状態におい
ても入力信号INによつてスイツチング素子Ａが
カツトオフしているからトランジスタQ1が完全
にカツトオフ状態となつており、したがつて出力
段には電流が流れない。
変化すると、オフバツフア回路Ｃがオンとなり出
力信号OUTを高レベルに引き上げる。この場合、
トランジスタQ1は前述のように出力信号OUTが
高レベルから低レベルに変化した後直ちにカツト
オフ状態となつているから、次に入力信号INが
反転して出力信号OUTが低レベルから高レベル
に変化する場合にもラツシユカレント等を生ずる
ことなく高速度のスイツチングが行なわれる。ま
た、出力信号OUTが高レベルの定常状態におい
ても入力信号INによつてスイツチング素子Ａが
カツトオフしているからトランジスタQ1が完全
にカツトオフ状態となつており、したがつて出力
段には電流が流れない。
第３図は、第１図の回路を具体化した本発明の
他の実施例に係わる論理ゲート回路を示す。同図
の回路は、エミツタ接地されたNPN型スイツチ
ングトランジスタQ1、オフバツフア回路Ｃとし
て使用されるＰチヤネルMOSトランジスタQ2、
各々スイツチング回路ＡおよびＢとして使用され
るＮチヤネルMOSトランジスタQ3およびQ4、そ
してトランジスタQ1のベースと電源の低圧側端
子VLとの間に接続されたインピーダンス素子Ｚ
を具備する。
他の実施例に係わる論理ゲート回路を示す。同図
の回路は、エミツタ接地されたNPN型スイツチ
ングトランジスタQ1、オフバツフア回路Ｃとし
て使用されるＰチヤネルMOSトランジスタQ2、
各々スイツチング回路ＡおよびＢとして使用され
るＮチヤネルMOSトランジスタQ3およびQ4、そ
してトランジスタQ1のベースと電源の低圧側端
子VLとの間に接続されたインピーダンス素子Ｚ
を具備する。
第３図の回路においては入力INが高レベルの
状態では、トランジスタQ1がオフ、トランジス
タQ3はオン、そしてトランジスタQ4は出力OUT
が前述のように低レベルになつているからオフと
なつている。したがつて、トランジスタQ1のベ
ース電流およびコレクタ電流が共に遮断されてい
る。また、入力信号INが低レベルの状態ではト
ランジスタQ3がオフとなつておりしたがつてト
ランジスタQ1もオフとなつている。また、トラ
ンジスタQ2はオンとなつており出力信号OUTが
高レベルに保持されている。したがつて、この場
合にもトランジスタQ1のベースおよびコレクタ
の電流は共に遮断されている。なお、インピーダ
ンス素子Ｚは、入力信号INが低レベルになりあ
るいは出力信号OUTが低レベルになつてトラン
ジスタQ3あるいはQ4がカツトオフした時に、ト
ランジスタQ1のベース電荷を充分に放電させ該
トランジスタQ1を完全にカツトオフさせるため
に設けられているものである。
状態では、トランジスタQ1がオフ、トランジス
タQ3はオン、そしてトランジスタQ4は出力OUT
が前述のように低レベルになつているからオフと
なつている。したがつて、トランジスタQ1のベ
ース電流およびコレクタ電流が共に遮断されてい
る。また、入力信号INが低レベルの状態ではト
ランジスタQ3がオフとなつておりしたがつてト
ランジスタQ1もオフとなつている。また、トラ
ンジスタQ2はオンとなつており出力信号OUTが
高レベルに保持されている。したがつて、この場
合にもトランジスタQ1のベースおよびコレクタ
の電流は共に遮断されている。なお、インピーダ
ンス素子Ｚは、入力信号INが低レベルになりあ
るいは出力信号OUTが低レベルになつてトラン
ジスタQ3あるいはQ4がカツトオフした時に、ト
ランジスタQ1のベース電荷を充分に放電させ該
トランジスタQ1を完全にカツトオフさせるため
に設けられているものである。
第４図は、第１図の回路を具体化した本発明の
さらに他の実施例に係わる論理ゲート回路を示
す。同図の回路においては、第１図におけるイン
バータトランジスタQ1がPNP型スイツチングト
ランジスタQ5に置き換えられ、オフバツフア回
路ＣがＮチヤネルMOSトランジスタQ6に、各ス
イツチング回路ＡおよびＢがそれぞれＰチヤネル
MOSトランジスタQ7およびQ8に置き換えられて
いる。
さらに他の実施例に係わる論理ゲート回路を示
す。同図の回路においては、第１図におけるイン
バータトランジスタQ1がPNP型スイツチングト
ランジスタQ5に置き換えられ、オフバツフア回
路ＣがＮチヤネルMOSトランジスタQ6に、各ス
イツチング回路ＡおよびＢがそれぞれＰチヤネル
MOSトランジスタQ7およびQ8に置き換えられて
いる。
第５図は、第３図および第４図の回路を組合わ
せて構成した本発明のさらに他の実施例に係わる
相補型論理ゲート回路を示す。同図の回路は、コ
レクタが互いに接続され、エミツタがそれぞれ電
源の低圧側端子VLおよび高圧側端子VHに接続さ
れたNPNトランジスタQ1およびPNPトランジス
タQ5、トランジスタQ1のベースと高圧側端子VH
間に直列接続されたＮチヤネルMOSトランジス
タQ3およびQ4、トランジスタQ5のベースと低圧
側端子VLとの間に直列接続されたＰチヤネル
MOSトランジスタQ7およびQ8、そして各トラン
ジスタQ1およびQ5のベースと低圧側端子VLおよ
び高圧側端子VHとの間に接続されたインピーダ
ンス素子Z1およびZ2を具備する。トランジスタ
Q3およびQ7のゲートは共に入力端子に接続され、
トランジスタQ4およびQ8のゲートは共に出力端
子に接続されている。
せて構成した本発明のさらに他の実施例に係わる
相補型論理ゲート回路を示す。同図の回路は、コ
レクタが互いに接続され、エミツタがそれぞれ電
源の低圧側端子VLおよび高圧側端子VHに接続さ
れたNPNトランジスタQ1およびPNPトランジス
タQ5、トランジスタQ1のベースと高圧側端子VH
間に直列接続されたＮチヤネルMOSトランジス
タQ3およびQ4、トランジスタQ5のベースと低圧
側端子VLとの間に直列接続されたＰチヤネル
MOSトランジスタQ7およびQ8、そして各トラン
ジスタQ1およびQ5のベースと低圧側端子VLおよ
び高圧側端子VHとの間に接続されたインピーダ
ンス素子Z1およびZ2を具備する。トランジスタ
Q3およびQ7のゲートは共に入力端子に接続され、
トランジスタQ4およびQ8のゲートは共に出力端
子に接続されている。
第５図の回路においては、出力信号OUTが低
レベルの時に入力信号INが高レベルから低レベ
ルに変化すると、トランジスタQ7がオンとなり
トランジスタQ8は出力信号OUTが低レベルの場
合はオンとなつているからトランジスタQ5のベ
ース電位が引き下げられて該トランジスタQ5が
オンとなる。これにより、出力信号OUTが高レ
ベルに引き上げられると共にトランジスタQ8が
カツトオフしトランジスタQ5のベース電流を遮
断する。したがつて、出力信号OUTが高レベル
の定常状態に移行した後はトランジスタQ5がカ
ツトオフされ出力段の定常状的な電流は流れな
い。なお、この場合、入力信号INが低レベルと
なつているからトランジスタQ3がカツトオフし
ておりしたがつてインバータトランジスタQ1も
カツトオフしている。入力信号INが低レベルか
ら高レベルに移行する場合の動作も同様にして行
なわれ、いずれの場合も過渡状態においては電流
が流れるが定常状態においては電流が流れないこ
とは明らかである。また、第５図の回路において
は出力段が相補型のバイポーラトランジスタによ
つて構成されているから、いずれの極性の信号に
対しても駆動能力が大きくなり動作速度を早める
ことができる。また、相補型回路とすることによ
つてノイズマージンを改善することも可能であ
る。
レベルの時に入力信号INが高レベルから低レベ
ルに変化すると、トランジスタQ7がオンとなり
トランジスタQ8は出力信号OUTが低レベルの場
合はオンとなつているからトランジスタQ5のベ
ース電位が引き下げられて該トランジスタQ5が
オンとなる。これにより、出力信号OUTが高レ
ベルに引き上げられると共にトランジスタQ8が
カツトオフしトランジスタQ5のベース電流を遮
断する。したがつて、出力信号OUTが高レベル
の定常状態に移行した後はトランジスタQ5がカ
ツトオフされ出力段の定常状的な電流は流れな
い。なお、この場合、入力信号INが低レベルと
なつているからトランジスタQ3がカツトオフし
ておりしたがつてインバータトランジスタQ1も
カツトオフしている。入力信号INが低レベルか
ら高レベルに移行する場合の動作も同様にして行
なわれ、いずれの場合も過渡状態においては電流
が流れるが定常状態においては電流が流れないこ
とは明らかである。また、第５図の回路において
は出力段が相補型のバイポーラトランジスタによ
つて構成されているから、いずれの極性の信号に
対しても駆動能力が大きくなり動作速度を早める
ことができる。また、相補型回路とすることによ
つてノイズマージンを改善することも可能であ
る。
第６図は、本発明のさらに他の実施例に係わる
論理ゲート回路を示す。同図の回路は、第３図の
回路におけるＰチヤネルMOSトランジスタQ2に
代えてＰチヤネルMOSトランジスタQ10および
NPN型トランジスタQ9との組合せ回路を用いた
ものである。その他の部分は第３図の回路と同じ
であり同一参照符号で示されている。第６図の回
路においても出力段がバイポーラトランジスタに
よつて構成されているから駆動能力が大きくなり
高速度の動作を行なうことが可能になる。
論理ゲート回路を示す。同図の回路は、第３図の
回路におけるＰチヤネルMOSトランジスタQ2に
代えてＰチヤネルMOSトランジスタQ10および
NPN型トランジスタQ9との組合せ回路を用いた
ものである。その他の部分は第３図の回路と同じ
であり同一参照符号で示されている。第６図の回
路においても出力段がバイポーラトランジスタに
よつて構成されているから駆動能力が大きくなり
高速度の動作を行なうことが可能になる。
第７図は、本発明のさらに他の実施例に係わる
論理ゲート回路を示す。同図の回路は、第４図の
回路におけるＮチヤネルMOSトランジスタQ6を
ＮチヤネルMOSトランジスタQ12およびPNPト
ランジスタQ11の組合わせ回路に置き換えたもの
である。その他の部分は第４図の回路と同じであ
る。この回路においても、出力段がバイポーラト
ランジスタで構成されているから駆動能力が大き
くなり高速動作を行なうことが可能になる。
論理ゲート回路を示す。同図の回路は、第４図の
回路におけるＮチヤネルMOSトランジスタQ6を
ＮチヤネルMOSトランジスタQ12およびPNPト
ランジスタQ11の組合わせ回路に置き換えたもの
である。その他の部分は第４図の回路と同じであ
る。この回路においても、出力段がバイポーラト
ランジスタで構成されているから駆動能力が大き
くなり高速動作を行なうことが可能になる。
（発明の効果）
以上のように、本発明によれば、駆動能力の大
きなバイポーラトランジスタを使用できると共に
定常的な消費電力をゼロにすることが可能にな
り、低消費電力かつ高速度の論理ゲート回路を実
現することが可能になる。
きなバイポーラトランジスタを使用できると共に
定常的な消費電力をゼロにすることが可能にな
り、低消費電力かつ高速度の論理ゲート回路を実
現することが可能になる。
第１図は本発明の１実施例に係わる論理ゲート
回路を原理的に示すブロツク回路図、第２図は第
１図の回路の動作を示す波形図、そして第３図か
ら第７図まではそれぞれ本発明の実施例に係わる
論理ゲート回路を示すで電気回路図である。 Q1，Q2…，Q12…トランジスタ、Ｚ，Z1，Z2，
…インピーダンス素子、Ａ，Ｂ…スイツチング回
路、Ｃ…オフバツフア回路。
回路を原理的に示すブロツク回路図、第２図は第
１図の回路の動作を示す波形図、そして第３図か
ら第７図まではそれぞれ本発明の実施例に係わる
論理ゲート回路を示すで電気回路図である。 Q1，Q2…，Q12…トランジスタ、Ｚ，Z1，Z2，
…インピーダンス素子、Ａ，Ｂ…スイツチング回
路、Ｃ…オフバツフア回路。
Claims (1)
- 【特許請求の範囲】 １ コレクタが出力端子に接続され、エミツタが
第１の電源に接続されたNPNトランジスタと、 該出力端子と第２の電源との間に接続された、 ＰチヤネルMISトランジスタと、 該NPNトランジスタのベースと第２の電源と
の間に直列に接続された、第１および第２のＮチ
ヤネルMISトランジスタとを具備し、 該第１のＮチヤネルMISトランジスタのゲート
は前記出力端子に接続され、該第２のＮチヤネル
MISトランジスタのゲートは前記ＰチヤネルMIS
トランジスタのゲートと共に共通の入力端子に接
続されていることを特徴とする論理ゲート回路。 ２ コレクタが出力端子に接続され、エミツタが
第１の電源に接続されたPNPトランジスタと、 該出力端子と第２の電源との間に接続された、 ＮチヤネルMISトランジスタと、 該PNPトランジスタのベースと第２の電源と
の間に直列に接続された、第１および第２のＰチ
ヤネルMISトランジスタとを具備し、 該第１のＰチヤネルMISトランジスタのゲート
は前記出力端子に接続され、該第２のＰチヤネル
MISトランジスタのゲートは前記ＮチヤネルMIS
トランジスタのゲートと共に共通の入力端子に接
続されていることを特徴とする論理ゲート回路。 ３ コレクタが共通の出力端子に接続され、各々
エミツタが第１および第２の電源に接続された
NPNトランジスタおよびPNPトランジスタと、 該NPNトランジスタのベースと第２の電源間
に直列接続された、第１および第２のＮチヤネル
MISトランジスタと、 該PNPトランジスタのベースと第１の電源間
に直列接続された、第１および第２のＰチヤネル
MISトランジスタとを具備し、 該第１のＮチヤネルMISトランジスタおよび該
第１のＰチヤネルMISトランジスタのゲートは前
記出力端子に共通に接続され、かつ該第２のＮチ
ヤネルMISトランジスタおよび該第２のＰチヤネ
ルMISトランジスタのゲートは共通の入力端子に
接続されていることを特徴とする論理ゲート回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205511A JPS6184112A (ja) | 1984-10-02 | 1984-10-02 | 論理ゲ−ト回路 |
| KR1019850007152A KR900000487B1 (ko) | 1984-10-02 | 1985-09-27 | 논리 게이트 회로 |
| US06/781,742 US4716310A (en) | 1984-10-02 | 1985-09-30 | Logical biMOS gate circuit having low power dissipation |
| EP85307032A EP0177338B1 (en) | 1984-10-02 | 1985-10-02 | Logical gate circuit |
| DE8585307032T DE3580735D1 (de) | 1984-10-02 | 1985-10-02 | Logische gate-schaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205511A JPS6184112A (ja) | 1984-10-02 | 1984-10-02 | 論理ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184112A JPS6184112A (ja) | 1986-04-28 |
| JPH0431206B2 true JPH0431206B2 (ja) | 1992-05-25 |
Family
ID=16508074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205511A Granted JPS6184112A (ja) | 1984-10-02 | 1984-10-02 | 論理ゲ−ト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716310A (ja) |
| EP (1) | EP0177338B1 (ja) |
| JP (1) | JPS6184112A (ja) |
| KR (1) | KR900000487B1 (ja) |
| DE (1) | DE3580735D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555321B2 (ja) * | 1986-05-30 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0683056B2 (ja) * | 1986-06-25 | 1994-10-19 | 日立マイクロコンピユ−タエンジニアリング株式会社 | 論理回路 |
| JPS6382122A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | 論理回路 |
| JPS63209220A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | インバ−タ回路 |
| CA1296074C (en) * | 1987-06-23 | 1992-02-18 | David E. Fulkerson | Fet capacitance driver logic circuit |
| JPH0666681B2 (ja) * | 1987-08-05 | 1994-08-24 | 株式会社東芝 | 論理回路 |
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
| US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
| JPH0626309B2 (ja) * | 1988-07-22 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| US4950924A (en) * | 1989-05-11 | 1990-08-21 | Northern Telecom Limited | High speed noise immune bipolar logic family |
| US5343092A (en) * | 1992-04-27 | 1994-08-30 | International Business Machines Corporation | Self-biased feedback-controlled active pull-down signal switching |
| DE69411312T2 (de) * | 1993-04-19 | 1999-02-11 | Philips Electronics Nv | BiCMOS Ausgangstreiberschaltung |
| DE69326771T2 (de) * | 1993-12-07 | 2000-03-02 | St Microelectronics Srl | Ausgangstufe mit Transistoren von unterschiedlichem Typ |
| KR100452176B1 (ko) * | 1995-11-30 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 전류원-숏회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856457B2 (ja) * | 1979-08-30 | 1983-12-15 | 富士通株式会社 | ガス放電パネル |
| JPS60136417A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | レベル変換回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
| US4425516A (en) * | 1981-05-01 | 1984-01-10 | Zytrex Corporation | Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements |
| JPS5856457U (ja) * | 1981-10-08 | 1983-04-16 | 株式会社日立製作所 | 半導体装置 |
| JPS5925423A (ja) * | 1982-08-04 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
-
1984
- 1984-10-02 JP JP59205511A patent/JPS6184112A/ja active Granted
-
1985
- 1985-09-27 KR KR1019850007152A patent/KR900000487B1/ko not_active IP Right Cessation
- 1985-09-30 US US06/781,742 patent/US4716310A/en not_active Expired - Fee Related
- 1985-10-02 EP EP85307032A patent/EP0177338B1/en not_active Expired - Lifetime
- 1985-10-02 DE DE8585307032T patent/DE3580735D1/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856457B2 (ja) * | 1979-08-30 | 1983-12-15 | 富士通株式会社 | ガス放電パネル |
| JPS60136417A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184112A (ja) | 1986-04-28 |
| US4716310A (en) | 1987-12-29 |
| KR860003712A (ko) | 1986-05-28 |
| EP0177338A2 (en) | 1986-04-09 |
| DE3580735D1 (de) | 1991-01-10 |
| EP0177338B1 (en) | 1990-11-28 |
| KR900000487B1 (ko) | 1990-01-30 |
| EP0177338A3 (en) | 1987-10-21 |
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