JPS6184112A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
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- JPS6184112A JPS6184112A JP59205511A JP20551184A JPS6184112A JP S6184112 A JPS6184112 A JP S6184112A JP 59205511 A JP59205511 A JP 59205511A JP 20551184 A JP20551184 A JP 20551184A JP S6184112 A JPS6184112 A JP S6184112A
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、論理ゲート回路に関し、特に出力段にバイポ
ーラトランジスタを有し、信号の過渡時にのみ電流が流
れるようにした低消費電力かつ高駆動能力の論理ゲート
回路に関する。
ーラトランジスタを有し、信号の過渡時にのみ電流が流
れるようにした低消費電力かつ高駆動能力の論理ゲート
回路に関する。
（従来の技術）
従来、バイポーラトランジスタを使用した論理ゲート回
路として例えばＴＴＬゲート回路等が知られている。バ
イポーラトランジスタは、ドライブ能力が大きく、特に
縦型構造を有するバイポーラトランジスタは高速大電流
のスイッチングに適している。ＴＴＬゲート回路は、こ
のようなバイポーラトランジスタによるエミッタ接地型
インバータを出力段に有しているため高速かつ大電流の
スイッチングが可能でありかつ容量負荷に強いという特
徴を有している。
路として例えばＴＴＬゲート回路等が知られている。バ
イポーラトランジスタは、ドライブ能力が大きく、特に
縦型構造を有するバイポーラトランジスタは高速大電流
のスイッチングに適している。ＴＴＬゲート回路は、こ
のようなバイポーラトランジスタによるエミッタ接地型
インバータを出力段に有しているため高速かつ大電流の
スイッチングが可能でありかつ容量負荷に強いという特
徴を有している。
ところが、上述のような従来形の論理ゲート回路におい
ては、例えば出力段のインバータトランジスタがオンの
場合に定常的にベース電流およびコレクタ電流が流れ消
費電力が大きくなるという不都合があった。
ては、例えば出力段のインバータトランジスタがオンの
場合に定常的にベース電流およびコレクタ電流が流れ消
費電力が大きくなるという不都合があった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、論理ゲ
ート回路において、論理信号の過渡時にのみ電流が流れ
るようにし、低消費電力且つ高駆動能力の論理ゲート回
路を実現することを目的とする。
ート回路において、論理信号の過渡時にのみ電流が流れ
るようにし、低消費電力且つ高駆動能力の論理ゲート回
路を実現することを目的とする。
（問題点を解決するための手段）
本発明によれば、上述の問題点を解決するため、エミッ
タ接地型のスイッチングトランジスタ、１亥スイツチン
グトランジスタのコレクタ回路に接続され入力信号が第
１のレベルのときにカットオフされ入力信号が第２のレ
ベルのときにオンとされるオフバッファ回路、該スイッ
チングトランジスタのベース回路に挿入され該スイッチ
ングトランジスタのオンおよびオフに応答してそれぞれ
オフおよびオンとされる制御用ＭＩＳトランジスタ手段
、および該制御用ＭＩＳトランジスタ手段と直列接続さ
れ入力信号が第１のレベルのときにオンとされる入力用
ＭＩＳトランジスタ手段を具備することを特徴とする論
理ゲート回路、および コレクタが共通の出力端子に接続され各々エミッタが第
１および第２の電源に接続されたＮＰＮ トランジスタ
およ、びＰＮＰ トランジスタ、Ｍ Ｎ Ｐ Ｎ トラ
ンジスタのベースと第２の電源間に直列接続された第１
および第２のＮチャネルＭＩＳトランジスタ手段、およ
び該ＰＮＰ トランジスタのベースと第１の電源間に直
列接続された第１および第２のＰチャネルＭＩＳトラン
ジスタ手段を具備し、該第１のＮチャネルＭＩＳトラン
ジスタ手段および該第１のＰチャネルＭＩＳトランジス
タ手段は出力信号によってオンオフ制御され、かつ該第
２のＮチャネル旧Ｓトランジスタ手段および該第２のＰ
チャネルＭＩＳトランジスタ手段は入力信号によってオ
ンオフ制御されることを特徴とする論理ゲート回路が提
供される。
タ接地型のスイッチングトランジスタ、１亥スイツチン
グトランジスタのコレクタ回路に接続され入力信号が第
１のレベルのときにカットオフされ入力信号が第２のレ
ベルのときにオンとされるオフバッファ回路、該スイッ
チングトランジスタのベース回路に挿入され該スイッチ
ングトランジスタのオンおよびオフに応答してそれぞれ
オフおよびオンとされる制御用ＭＩＳトランジスタ手段
、および該制御用ＭＩＳトランジスタ手段と直列接続さ
れ入力信号が第１のレベルのときにオンとされる入力用
ＭＩＳトランジスタ手段を具備することを特徴とする論
理ゲート回路、および コレクタが共通の出力端子に接続され各々エミッタが第
１および第２の電源に接続されたＮＰＮ トランジスタ
およ、びＰＮＰ トランジスタ、Ｍ Ｎ Ｐ Ｎ トラ
ンジスタのベースと第２の電源間に直列接続された第１
および第２のＮチャネルＭＩＳトランジスタ手段、およ
び該ＰＮＰ トランジスタのベースと第１の電源間に直
列接続された第１および第２のＰチャネルＭＩＳトラン
ジスタ手段を具備し、該第１のＮチャネルＭＩＳトラン
ジスタ手段および該第１のＰチャネルＭＩＳトランジス
タ手段は出力信号によってオンオフ制御され、かつ該第
２のＮチャネル旧Ｓトランジスタ手段および該第２のＰ
チャネルＭＩＳトランジスタ手段は入力信号によってオ
ンオフ制御されることを特徴とする論理ゲート回路が提
供される。
（作 用）
本発明によれば、上述の手段を用いることにより、出力
段のエミッタ接地型スイッチングトランジスタがオンと
なった後該トランジスタのベース電流が遮断される。し
たがって、該スイッチングトランジスタは、過渡動作の
後再びカットオフ状態となり、定常状態における消費電
力をほぼゼロとすることが可能になる。
段のエミッタ接地型スイッチングトランジスタがオンと
なった後該トランジスタのベース電流が遮断される。し
たがって、該スイッチングトランジスタは、過渡動作の
後再びカットオフ状態となり、定常状態における消費電
力をほぼゼロとすることが可能になる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わる論理ゲート回路を
原理的に示すものである。同図の回路は、エミッタ接地
型すなわち、エミッタが電源の低圧側端子ｖＬに接続さ
れたバイポーラトランジスタすなわちインバータトラン
ジスタＱ、、該インバータトランジスタＱ１のコレクタ
と電源の高圧側端子Ｖや間に接続されたオフバッファ回
路Ｃ、トランジスタＱ＋のベースと高圧側端子７８間に
接続されたスイッチング回路ＡおよびＢを具備する。オ
フバッファ回路Ｃは、入力信号ＩＮによって制御され、
該入力信号ＩＮが低レベルになるとオン状態となる。ス
イッチング回路Ａも入力信号ＩＮによって制御されるが
、該入力信号ＩＮが高レベルになるとオン状態となる。
原理的に示すものである。同図の回路は、エミッタ接地
型すなわち、エミッタが電源の低圧側端子ｖＬに接続さ
れたバイポーラトランジスタすなわちインバータトラン
ジスタＱ、、該インバータトランジスタＱ１のコレクタ
と電源の高圧側端子Ｖや間に接続されたオフバッファ回
路Ｃ、トランジスタＱ＋のベースと高圧側端子７８間に
接続されたスイッチング回路ＡおよびＢを具備する。オ
フバッファ回路Ｃは、入力信号ＩＮによって制御され、
該入力信号ＩＮが低レベルになるとオン状態となる。ス
イッチング回路Ａも入力信号ＩＮによって制御されるが
、該入力信号ＩＮが高レベルになるとオン状態となる。
また、スイッチング回路ＢはトランジスタＱ１のコレク
タ電圧すなわち出力信号ＯＵＴによって制御され、該コ
レクタ電圧が高レベルになるとオン状態となる特性を有
している。このようなオフハソファ回路Ｃ１スイッチン
グ回路ＡおよびＢはそれぞれ高入力インピーダンスを有
するスイッチング素子例えばＭ ｒ Ｓ型トランジスタ
によって構成される。また、スイッチング回路Ａおよび
Ｂは直列接続されているから、互いに順序を入れ替える
ことも可能である。
タ電圧すなわち出力信号ＯＵＴによって制御され、該コ
レクタ電圧が高レベルになるとオン状態となる特性を有
している。このようなオフハソファ回路Ｃ１スイッチン
グ回路ＡおよびＢはそれぞれ高入力インピーダンスを有
するスイッチング素子例えばＭ ｒ Ｓ型トランジスタ
によって構成される。また、スイッチング回路Ａおよび
Ｂは直列接続されているから、互いに順序を入れ替える
ことも可能である。
第２図を参照して第１図の回路の動作を説明する。入力
信号ＩＮが低レベルの状態においては、オフバッファ回
路Ｃがオンとなっており、出力信号ＯＵＴは高レベルと
なっている。したがって、スイッチング回路Ｂはオンと
なっているが、スイッチング回路Ａがカットオフしてい
るためトランジスタＱ１のベース電流が供給されず８亥
トランジスタＱ、はオフ状態となっている。そして、入
力信号ＩＮが低レベルから高しヘルに変化すると、スイ
ッチング素子Ａがオンとなる。したがって、スイッチン
グ素子ＡおよびＢを介してトランジスタＱ１に高圧側端
子■□からベース電流が供給され該トランジスタＱ、が
オンとなる。この時、オフバッファ回路Ｃはカットオフ
しているので出力信号ＯＵＴが高レベルから低レベルに
変化する。出力信号ＯＵＴが低レベルに変化するとスイ
ッチング回路Ｂがカットオフ状態となり、トランジスタ
Ｑ、のベース電流が遮断され該トランジスタＱ＋がオフ
状態となる。この時、オフバッファ回路Ｃはカットオフ
状態となっているからトランジスタＱ１がオフ状態とな
っても出力ＯＵＴは低レベルに保持される。第２図に示
すように、トランジスタＱｌのベース電流■８はトラン
ジスタＱ、がオン状態に変化する時に短時間だけ過渡的
に流れ、出力信号ＯＵＴが低レベルの定常状態に移行し
た後は、流れない。また、出力信号ＯＵＴが低レベルの
期間中はほぼオフバッフ１回路Ｃもカントオフしている
から、オフバッファ回路ＣおよびトランジスタＱ、を含
む出力段にも電流が流れない。
信号ＩＮが低レベルの状態においては、オフバッファ回
路Ｃがオンとなっており、出力信号ＯＵＴは高レベルと
なっている。したがって、スイッチング回路Ｂはオンと
なっているが、スイッチング回路Ａがカットオフしてい
るためトランジスタＱ１のベース電流が供給されず８亥
トランジスタＱ、はオフ状態となっている。そして、入
力信号ＩＮが低レベルから高しヘルに変化すると、スイ
ッチング素子Ａがオンとなる。したがって、スイッチン
グ素子ＡおよびＢを介してトランジスタＱ１に高圧側端
子■□からベース電流が供給され該トランジスタＱ、が
オンとなる。この時、オフバッファ回路Ｃはカットオフ
しているので出力信号ＯＵＴが高レベルから低レベルに
変化する。出力信号ＯＵＴが低レベルに変化するとスイ
ッチング回路Ｂがカットオフ状態となり、トランジスタ
Ｑ、のベース電流が遮断され該トランジスタＱ＋がオフ
状態となる。この時、オフバッファ回路Ｃはカットオフ
状態となっているからトランジスタＱ１がオフ状態とな
っても出力ＯＵＴは低レベルに保持される。第２図に示
すように、トランジスタＱｌのベース電流■８はトラン
ジスタＱ、がオン状態に変化する時に短時間だけ過渡的
に流れ、出力信号ＯＵＴが低レベルの定常状態に移行し
た後は、流れない。また、出力信号ＯＵＴが低レベルの
期間中はほぼオフバッフ１回路Ｃもカントオフしている
から、オフバッファ回路ＣおよびトランジスタＱ、を含
む出力段にも電流が流れない。
次に、入力信号ＩＮが高レベルから低レベルに変化する
と、オフバッファ回路Ｃがオンとなり出力信号ＯＵＴを
高レベルに引き上げる。この場合、トランジスタＱ、は
前述のように出力信号ＯＵＴが高レベルから低レベルに
変化した後直ちにカットオフ状態となっているから、次
に人力信号ＩＮが反転して出力信号ＯＵＴが低レベルか
ら高レベルに変化する場合にもラッシュカレント等を生
ずることなく高速度のスイッチングが行なわれる。また
、出力信号ＯＵＴが高レベルの定常状態においても入力
信号ＩＮによってスイッチング素子Ａがカットオフして
いるからトランジスタＱ、が完全にカットオフ状態とな
っており、したがって出力段には電流が流れない。
と、オフバッファ回路Ｃがオンとなり出力信号ＯＵＴを
高レベルに引き上げる。この場合、トランジスタＱ、は
前述のように出力信号ＯＵＴが高レベルから低レベルに
変化した後直ちにカットオフ状態となっているから、次
に人力信号ＩＮが反転して出力信号ＯＵＴが低レベルか
ら高レベルに変化する場合にもラッシュカレント等を生
ずることなく高速度のスイッチングが行なわれる。また
、出力信号ＯＵＴが高レベルの定常状態においても入力
信号ＩＮによってスイッチング素子Ａがカットオフして
いるからトランジスタＱ、が完全にカットオフ状態とな
っており、したがって出力段には電流が流れない。
第３図は、第１図の回路を具体化した本発明の他の実施
例に係わる論理ゲート回路を示す。
例に係わる論理ゲート回路を示す。
同図の回路は、エミッタ接地されたＮ Ｐ Ｎ型スイッ
チングトランジスタＱ１、オフバッファ回路Ｃとして使
用されるＰチャネルＭＯＳトランジスタＱ２、各々スイ
ッチング回路ＡおよびＢとして使用されるＮチャネルＭ
Ｏ５トランジスタＱ、およびＱ４、そしてトランジスタ
Ｑ、のベースと電源の低圧側端子ｖＬとの間に接続され
たインピーダンス素子Ｚを具備する。
チングトランジスタＱ１、オフバッファ回路Ｃとして使
用されるＰチャネルＭＯＳトランジスタＱ２、各々スイ
ッチング回路ＡおよびＢとして使用されるＮチャネルＭ
Ｏ５トランジスタＱ、およびＱ４、そしてトランジスタ
Ｑ、のベースと電源の低圧側端子ｖＬとの間に接続され
たインピーダンス素子Ｚを具備する。
第３図の回路においては入力ＩＮが高レベルの状態では
、トランジスタＱ１がオフ、トランジスタＱ、はオン、
そしてトランジスタＱ４は出力ＯＵＴが前述のように低
レベルになっているからオフとなっている。したがって
、トランジスタＱ、のベース電流およびコレクタ電流が
共に遮断されている。また、人力信号ＩＮが低レベルの
状態ではトランジスタＱ、がオフとなっておりしたがっ
てトランジスタＱ１もオフとなっている。また、トラン
ジスタＱ２はオンとなっており出力信号ＯＵＴが高レベ
ルに保持されている。したがって、この場合にもトラン
ジスタＱ、のベースおよびコレクタの電流は共に遮断さ
れている。なお、インピーダンス素子Ｚは、入力信号Ｉ
Ｎが低レベルになりあるいは出力信号ＯＵＴが低レベル
になってトランジスタＱ３あるいはＱ４がカットオフし
た時に°、トランジスタＱ１のベース電荷を充分に放電
させ該トランジスタＱ、を完全にカットオフさせるため
に設けられているものである。
、トランジスタＱ１がオフ、トランジスタＱ、はオン、
そしてトランジスタＱ４は出力ＯＵＴが前述のように低
レベルになっているからオフとなっている。したがって
、トランジスタＱ、のベース電流およびコレクタ電流が
共に遮断されている。また、人力信号ＩＮが低レベルの
状態ではトランジスタＱ、がオフとなっておりしたがっ
てトランジスタＱ１もオフとなっている。また、トラン
ジスタＱ２はオンとなっており出力信号ＯＵＴが高レベ
ルに保持されている。したがって、この場合にもトラン
ジスタＱ、のベースおよびコレクタの電流は共に遮断さ
れている。なお、インピーダンス素子Ｚは、入力信号Ｉ
Ｎが低レベルになりあるいは出力信号ＯＵＴが低レベル
になってトランジスタＱ３あるいはＱ４がカットオフし
た時に°、トランジスタＱ１のベース電荷を充分に放電
させ該トランジスタＱ、を完全にカットオフさせるため
に設けられているものである。
第４図は、第１図の回路を具体化した本発明のさらに他
の実施例に係わる論理ゲート回路を示す。同図の回路に
おいては、第１図におけるインバータトランジスタＱ、
がＰＮＰ型スイッチングトランジスタＱ、に置き換えら
れ、オフバッファ回路ＣがＮチャネルＭＯＳトランジス
タＱ６に、各スイッチング回路ＡおよびＢがそれぞれＰ
チャネルＭＯ３トランジスタＱ７およびＱ、に置き換え
られている。
の実施例に係わる論理ゲート回路を示す。同図の回路に
おいては、第１図におけるインバータトランジスタＱ、
がＰＮＰ型スイッチングトランジスタＱ、に置き換えら
れ、オフバッファ回路ＣがＮチャネルＭＯＳトランジス
タＱ６に、各スイッチング回路ＡおよびＢがそれぞれＰ
チャネルＭＯ３トランジスタＱ７およびＱ、に置き換え
られている。
第５図は、第３図および第４図の回路を組合わせて構成
した本発明のさらに他の実施例に係わる相補型論理ゲー
ト回路を示す。同図の回路は、コレクタが互いに接続さ
れ、エミッタがそれぞれ電源の低圧側端子ｖＬおよび高
圧側端子■８に接続されたＮＰＮトランジスタＱ１およ
びＰＮＰ ｌ−ランジスタＱ５、トランジスタＱ。
した本発明のさらに他の実施例に係わる相補型論理ゲー
ト回路を示す。同図の回路は、コレクタが互いに接続さ
れ、エミッタがそれぞれ電源の低圧側端子ｖＬおよび高
圧側端子■８に接続されたＮＰＮトランジスタＱ１およ
びＰＮＰ ｌ−ランジスタＱ５、トランジスタＱ。
のベースと高圧側端子ｖＨ間に直列接続されたＮチャネ
ルＭＯ５トランジスタＱ３およびＱ４、トランジスタＱ
ｓのベースと低圧側端子■、との間に直列接続されたＰ
チャネルＭＯＳトランジスタＱ、およびＱ８、そして各
トランジスタＱ１およびＱ、のベースと低圧側端子ＶＬ
および高圧側端子ｖＨとの間に接続されたインピーダン
ス素子Ｚ＋およびｚ２を具備する。トランジスタＱ３お
よびＱ、のゲートは共に入力端子に接続され、トランジ
スタＱ４およびＱ、のゲートは共に出力端子に接続され
ている。
ルＭＯ５トランジスタＱ３およびＱ４、トランジスタＱ
ｓのベースと低圧側端子■、との間に直列接続されたＰ
チャネルＭＯＳトランジスタＱ、およびＱ８、そして各
トランジスタＱ１およびＱ、のベースと低圧側端子ＶＬ
および高圧側端子ｖＨとの間に接続されたインピーダン
ス素子Ｚ＋およびｚ２を具備する。トランジスタＱ３お
よびＱ、のゲートは共に入力端子に接続され、トランジ
スタＱ４およびＱ、のゲートは共に出力端子に接続され
ている。
第５図の回路においては、出力信号ＯＵＴが低レベルの
時に人力信号ＩＮが高レベルから低レベルに変化すると
、トランジスタＱ、がオンとなりトランジスタＱ、は出
力信号ＯＵＴが低レベルの場合はオンとなっているから
トランジスタＱ、のベース電位が引き下げられて該トラ
ンジスタＱｓがオンとなる。これにより、出力信号ＯＵ
Ｔが高レベルに引き上げられると共にトランジスタＱ、
が力・ノドオフしトランジスタＱｓのベース電流を遮断
する。したがって、出力信号ＯＵＴが高レベルの定常状
態に移行した後はトランジスタＱｓがカットオフされ出
力段の定常状的な電流は流れない。なお、この場合、入
力信号ＩＮが低レベルとなっているからトランジスタＱ
３がカットオフしておりしたがってインバータトランジ
スタＱ、もカットオフしている。入力信号ＩＮが低レベ
ルから高レベルに移行する場合の動作も同様にして行な
われ、いずれの場合も過渡状態においては電流が流れる
が定常状態においては電流が流れないことは明らかであ
る。また、第５図の回路においては出力段が相補型のバ
イポーラトランジスタによって構成されているから、い
ずれの極性の信号に対しても駆動能力が太き（なり動作
速度を早めることができる。また、相補型回路とするこ
とによってノイズマージンを改善することも可能である
。
時に人力信号ＩＮが高レベルから低レベルに変化すると
、トランジスタＱ、がオンとなりトランジスタＱ、は出
力信号ＯＵＴが低レベルの場合はオンとなっているから
トランジスタＱ、のベース電位が引き下げられて該トラ
ンジスタＱｓがオンとなる。これにより、出力信号ＯＵ
Ｔが高レベルに引き上げられると共にトランジスタＱ、
が力・ノドオフしトランジスタＱｓのベース電流を遮断
する。したがって、出力信号ＯＵＴが高レベルの定常状
態に移行した後はトランジスタＱｓがカットオフされ出
力段の定常状的な電流は流れない。なお、この場合、入
力信号ＩＮが低レベルとなっているからトランジスタＱ
３がカットオフしておりしたがってインバータトランジ
スタＱ、もカットオフしている。入力信号ＩＮが低レベ
ルから高レベルに移行する場合の動作も同様にして行な
われ、いずれの場合も過渡状態においては電流が流れる
が定常状態においては電流が流れないことは明らかであ
る。また、第５図の回路においては出力段が相補型のバ
イポーラトランジスタによって構成されているから、い
ずれの極性の信号に対しても駆動能力が太き（なり動作
速度を早めることができる。また、相補型回路とするこ
とによってノイズマージンを改善することも可能である
。
第６図は、本発明のさらに他の実施例に係わる論理ゲー
ト回路を示す。同図の回路は、第３図の回路におけるＰ
チャネルＭＯＳトランジスタＱ２に代えてＰチャネルＭ
Ｏ３トランジスタＱ１゜およびＮＰＮ型トランジスタＱ
、との組合せ回路を用いたものである。その他の部分は
第３図の回路と同じであり同一参照符号で示されている
。第６図の回路においても出力段がバイポーラトランジ
スタによって構成されているから駆動能力が大きくなり
高速度の動作を行なうことが可能になる。
ト回路を示す。同図の回路は、第３図の回路におけるＰ
チャネルＭＯＳトランジスタＱ２に代えてＰチャネルＭ
Ｏ３トランジスタＱ１゜およびＮＰＮ型トランジスタＱ
、との組合せ回路を用いたものである。その他の部分は
第３図の回路と同じであり同一参照符号で示されている
。第６図の回路においても出力段がバイポーラトランジ
スタによって構成されているから駆動能力が大きくなり
高速度の動作を行なうことが可能になる。
第７図は、本発明のさらに他の実施例に係わる論理ゲー
ト回路を示す。同図の回路は、第４図の回路におけるＮ
チャネルＭＯＳトランジスタＱ、をＮチャネルＭＯ３！
−ランジスタＱ１□およびＰＮＰトランジスタＱ、の組
合わせ回路に置き換えたものである。その他の部分は第
４図の回路と同じである。この回路においても、出力段
がバイポーラトランジスタで構成されているから駆動能
力が太き（なり高速動作を行なうことが可能になる。
ト回路を示す。同図の回路は、第４図の回路におけるＮ
チャネルＭＯＳトランジスタＱ、をＮチャネルＭＯ３！
−ランジスタＱ１□およびＰＮＰトランジスタＱ、の組
合わせ回路に置き換えたものである。その他の部分は第
４図の回路と同じである。この回路においても、出力段
がバイポーラトランジスタで構成されているから駆動能
力が太き（なり高速動作を行なうことが可能になる。
（発明の効果）
以上のように、本発明によれば、駆動能力の大きなバイ
ポーラトランジスタを使用できると共に定常的な消費電
力をゼロにすることが可能になり、低消費電力かつ高速
度の論理ゲート回路を実現することが可能になる。
ポーラトランジスタを使用できると共に定常的な消費電
力をゼロにすることが可能になり、低消費電力かつ高速
度の論理ゲート回路を実現することが可能になる。
第１図は本発明の１実施例に係わる論理ゲート回路を原
理的に示すブロック回路図、第２図は第１図の回路の動
作を示す波形図、そして第３図から第７図まではそれぞ
れ本発明の実施例に係わる論理ゲート回路を示すで電気
回路図である。 ＱＩ、Ｑｚ・・・、Ｑ、：トランジスタ、ｚ、ｚ、、ｚ
ｚ、：インピーダンス素子、Ａ、Ｂニスイツチング回路
、 Ｃ：オフハソファ回路。 第１図 第２図 Ｃ＋ ←−−−−−−−第
３図 第４図 ＄６図 第７図 手続補正書 昭和６０年１２月７Ｚ日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和５９年特許願第２０５５１１号 ２、発明の名称 論理ゲート回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 １、 明細書の「特許請求の範囲」の欄２、 明細書の
「発明の詳細な説明」の欄６、補正の内容 ｌ）特許請求の範囲を別紙のとおり補正する。 ２）本明細書第４頁、６〜７行の記載［第１のレベルの
−−−−−・第２のレベルのＪをｒ第１のレベルＨの−
・−・−第２のレベルＬの」と訂正する。 ３）明細書第４頁、第１０行の記載「オンおよびオフ」
を「コレクタに接続された出力端電圧の第２、第１のレ
ベル」と訂正する。 ４）明細書第４頁、第１４行の記載「ｉのレベルのとき
にオン」をｒｌ、第２のレベル（ＨｌＬ）のときにそれ
ぞれオンおよびオフ」と訂正する。 ７、添付書類の目録 補正した特許請求の範囲 １通２、特許請求の
範囲 １、 エミッタ接地型のスイッチングトランジスタ、該
スイッチングトランジスタのコレクタ回路に接続されて
入力信号が第１のレベル（Ｈ）のときにカットオフされ
入力信号が第２のレベル（Ｌ）のときにオンとされるオ
フバッファ回路、該スイッチングトランジスタのベース
回路に挿入され該スイッチングトランジスタのコレクタ
に接続された出力端電圧の第２、第１のレベルに応答し
てそれぞれオフおよびオンとされる制御用Ｍ■Ｓトラン
ジスタ手段、および該制御用ＭＩＳトランジスタ手段と
直列接続され手入力信号が第１、第２のレベル（Ｈ，Ｌ
）のときにそれぞれオンおよびオフとされる入力用Ｍ
Ｉ Ｓ トランジスタ手段を具備することを特徴とする
論理ゲート回路。 ２、 コレクタが共通の出力端子に接続され各々エミッ
タが第１および第２の電源に接続されたＮＰＮ トラン
ジスタおよびＰＮＰ トランジスタ、該ＮＰＮトランジ
スタのベースと第２の電源間に直列接続された第１およ
び第２のＮチャネルＭＴＳトランジスタ手段、および該
ＰＮＰトランジスタのベースと第１の電源間に直列接続
された第１および第２のＰチャネルＭＩＳトランジスタ
手段を具備し、該第１のＮチャネルＭＩＳトランジスタ
手段および該第１のＰチャネルＭＩＳトランジスタ手段
は出力信号によってオンオフ制御され、かつ該第２のＮ
チャネルＭＩＳトランジスタ手段および該第２のＰチャ
ネルＭＩＳトランジスタ手段は入力信号によってオンオ
フ制御されることを特徴とする論理ゲート回路。
理的に示すブロック回路図、第２図は第１図の回路の動
作を示す波形図、そして第３図から第７図まではそれぞ
れ本発明の実施例に係わる論理ゲート回路を示すで電気
回路図である。 ＱＩ、Ｑｚ・・・、Ｑ、：トランジスタ、ｚ、ｚ、、ｚ
ｚ、：インピーダンス素子、Ａ、Ｂニスイツチング回路
、 Ｃ：オフハソファ回路。 第１図 第２図 Ｃ＋ ←−−−−−−−第
３図 第４図 ＄６図 第７図 手続補正書 昭和６０年１２月７Ｚ日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和５９年特許願第２０５５１１号 ２、発明の名称 論理ゲート回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 １、 明細書の「特許請求の範囲」の欄２、 明細書の
「発明の詳細な説明」の欄６、補正の内容 ｌ）特許請求の範囲を別紙のとおり補正する。 ２）本明細書第４頁、６〜７行の記載［第１のレベルの
−−−−−・第２のレベルのＪをｒ第１のレベルＨの−
・−・−第２のレベルＬの」と訂正する。 ３）明細書第４頁、第１０行の記載「オンおよびオフ」
を「コレクタに接続された出力端電圧の第２、第１のレ
ベル」と訂正する。 ４）明細書第４頁、第１４行の記載「ｉのレベルのとき
にオン」をｒｌ、第２のレベル（ＨｌＬ）のときにそれ
ぞれオンおよびオフ」と訂正する。 ７、添付書類の目録 補正した特許請求の範囲 １通２、特許請求の
範囲 １、 エミッタ接地型のスイッチングトランジスタ、該
スイッチングトランジスタのコレクタ回路に接続されて
入力信号が第１のレベル（Ｈ）のときにカットオフされ
入力信号が第２のレベル（Ｌ）のときにオンとされるオ
フバッファ回路、該スイッチングトランジスタのベース
回路に挿入され該スイッチングトランジスタのコレクタ
に接続された出力端電圧の第２、第１のレベルに応答し
てそれぞれオフおよびオンとされる制御用Ｍ■Ｓトラン
ジスタ手段、および該制御用ＭＩＳトランジスタ手段と
直列接続され手入力信号が第１、第２のレベル（Ｈ，Ｌ
）のときにそれぞれオンおよびオフとされる入力用Ｍ
Ｉ Ｓ トランジスタ手段を具備することを特徴とする
論理ゲート回路。 ２、 コレクタが共通の出力端子に接続され各々エミッ
タが第１および第２の電源に接続されたＮＰＮ トラン
ジスタおよびＰＮＰ トランジスタ、該ＮＰＮトランジ
スタのベースと第２の電源間に直列接続された第１およ
び第２のＮチャネルＭＴＳトランジスタ手段、および該
ＰＮＰトランジスタのベースと第１の電源間に直列接続
された第１および第２のＰチャネルＭＩＳトランジスタ
手段を具備し、該第１のＮチャネルＭＩＳトランジスタ
手段および該第１のＰチャネルＭＩＳトランジスタ手段
は出力信号によってオンオフ制御され、かつ該第２のＮ
チャネルＭＩＳトランジスタ手段および該第２のＰチャ
ネルＭＩＳトランジスタ手段は入力信号によってオンオ
フ制御されることを特徴とする論理ゲート回路。
Claims (1)
- 【特許請求の範囲】 １、エミッタ接地型のスイッチングトランジスタ、該ス
イッチングトランジスタのコレクタ回路に接続され入力
信号が第１のレベルのときにカットオフされ入力信号が
第２のレベルのときにオンとされるオフバッファ回路、
該スイッチングトランジスタのベース回路に挿入され該
スイッチングトランジスタのオンおよびオフに応答して
それぞれオフおよびオンとされる制御用ＭＩＳトランジ
スタ手段、および該制御用ＭＩＳトランジスタ手段と直
列接続され入力信号が第１のレベルのときにオンとされ
る入力用ＭＩＳトランジスタ手段を具備することを特徴
とする論理ゲート回路。 ２、コレクタが共通の出力端子に接続され各々エミッタ
が第１および第２の電源に接続されたＮＰＮトランジス
タおよびＰＮＰトランジスタ、該ＮＰＮトランジスタの
ベースと第２の電源間に直列接続された第１および第２
のＮチャネルＭＩＳトランジスタ手段、および該ＰＮＰ
トランジスタのベースと第１の電源間に直列接続された
第１および第２のＰチャネルＭＩＳトランジスタ手段を
具備し、該第１のＮチャネルＭＩＳトランジスタ手段お
よび該第１のＰチャネルＭＩＳトランジスタ手段は出力
信号によってオンオフ制御され、かつ該第２のＮチャネ
ルＭＩＳトランジスタ手段および該第２のＰチャネルＭ
ＩＳトランジスタ手段は入力信号によってオンオフ制御
されることを特徴とする論理ゲート回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205511A JPS6184112A (ja) | 1984-10-02 | 1984-10-02 | 論理ゲ−ト回路 |
| KR1019850007152A KR900000487B1 (ko) | 1984-10-02 | 1985-09-27 | 논리 게이트 회로 |
| US06/781,742 US4716310A (en) | 1984-10-02 | 1985-09-30 | Logical biMOS gate circuit having low power dissipation |
| DE8585307032T DE3580735D1 (de) | 1984-10-02 | 1985-10-02 | Logische gate-schaltung. |
| EP85307032A EP0177338B1 (en) | 1984-10-02 | 1985-10-02 | Logical gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205511A JPS6184112A (ja) | 1984-10-02 | 1984-10-02 | 論理ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184112A true JPS6184112A (ja) | 1986-04-28 |
| JPH0431206B2 JPH0431206B2 (ja) | 1992-05-25 |
Family
ID=16508074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205511A Granted JPS6184112A (ja) | 1984-10-02 | 1984-10-02 | 論理ゲ−ト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716310A (ja) |
| EP (1) | EP0177338B1 (ja) |
| JP (1) | JPS6184112A (ja) |
| KR (1) | KR900000487B1 (ja) |
| DE (1) | DE3580735D1 (ja) |
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1984
- 1984-10-02 JP JP59205511A patent/JPS6184112A/ja active Granted
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1985
- 1985-09-27 KR KR1019850007152A patent/KR900000487B1/ko not_active IP Right Cessation
- 1985-09-30 US US06/781,742 patent/US4716310A/en not_active Expired - Fee Related
- 1985-10-02 DE DE8585307032T patent/DE3580735D1/de not_active Expired - Fee Related
- 1985-10-02 EP EP85307032A patent/EP0177338B1/en not_active Expired - Lifetime
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| EP0177338A2 (en) | 1986-04-09 |
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| DE3580735D1 (de) | 1991-01-10 |
| US4716310A (en) | 1987-12-29 |
| EP0177338B1 (en) | 1990-11-28 |
| JPH0431206B2 (ja) | 1992-05-25 |
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