JPH09153787A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPH09153787A JPH09153787A JP7311246A JP31124695A JPH09153787A JP H09153787 A JPH09153787 A JP H09153787A JP 7311246 A JP7311246 A JP 7311246A JP 31124695 A JP31124695 A JP 31124695A JP H09153787 A JPH09153787 A JP H09153787A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【課題】容量などの新規な素子や新たな電源を用いず
に、消費電力が少く高速動作可能な、相補エミッタフォ
ロワ出力でプルダウン機能付のＥＣＬ回路。 【解決手段】電源端子５から定電流源トランジスタＱ3
迄の二つの主電流経路のそれぞれを、トランジスタ
Ｑ1 ，Ｑ17，Ｑ2 ，Ｑ16をもつ二つの副電流経路ずつに
分ける。二つの副電流経路の一方の経路中にエミッタフ
ォロワ出力用のトランジスタＱ4 ，Ｑ5 を設ける。更
に、出力端子４，３と電流源トランジスタＱ6 ，Ｑ7 と
の間にアクティブ・プルダウン用のトランジスタＱ8 ，
Ｑ9 を設ける。エミッタフォロワ用トランジスタＱ4 ，
Ｑ5 のベース入力とアクティブ・プルダウン用トランジ
スタＱ8 ，Ｑ9 のベース入力とが互いに逆相となるよう
にする。アクティブ・プルダウントランジスタＱ8 ，Ｑ
9 のエミッタ電極どうしを共通接続して電流源を共通に
すると、動作速度をより高速化できる。
に、消費電力が少く高速動作可能な、相補エミッタフォ
ロワ出力でプルダウン機能付のＥＣＬ回路。 【解決手段】電源端子５から定電流源トランジスタＱ3
迄の二つの主電流経路のそれぞれを、トランジスタ
Ｑ1 ，Ｑ17，Ｑ2 ，Ｑ16をもつ二つの副電流経路ずつに
分ける。二つの副電流経路の一方の経路中にエミッタフ
ォロワ出力用のトランジスタＱ4 ，Ｑ5 を設ける。更
に、出力端子４，３と電流源トランジスタＱ6 ，Ｑ7 と
の間にアクティブ・プルダウン用のトランジスタＱ8 ，
Ｑ9 を設ける。エミッタフォロワ用トランジスタＱ4 ，
Ｑ5 のベース入力とアクティブ・プルダウン用トランジ
スタＱ8 ，Ｑ9 のベース入力とが互いに逆相となるよう
にする。アクティブ・プルダウントランジスタＱ8 ，Ｑ
9 のエミッタ電極どうしを共通接続して電流源を共通に
すると、動作速度をより高速化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、相補出力のＥＣＬ
回路に関し、特に、アクティブ・プルダウン機能付きで
エミッタフォロワ出力構成のＥＣＬ回路に関する。
回路に関し、特に、アクティブ・プルダウン機能付きで
エミッタフォロワ出力構成のＥＣＬ回路に関する。
【０００２】
【従来の技術】ＥＣＬ回路は一般に、電流切替論理部
と、負荷を駆動するエミッタフォロワ部とから構成され
る。この種のＥＣＬ回路の代表的な一例の回路図を図４
に示す。図４に示す回路は、エミッタカップルドトラン
ジスタＱ1 ，Ｑ2 と、定電流トランジスタＱ3 と、抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 からなる電流切替論理部１０とを備え
ている。又、トランジスタＱ4 ，Ｑ6 と抵抗Ｒ4 とから
なる第１のエミッタフォロワ部１１と、同様にトランジ
スタＱ5 ，Ｑ7 と抵抗Ｒ5 とからなる第２のエミッタフ
ォロワ部１２とを備えていて、電流切替論理部１０と第
１，第２エミッタフォロワ部１１，１２とでＥＣＬ回路
が構成されている。電流切替論理部１０は、第１入力端
子１への入力信号と、固定値または第１の入力信号とは
逆位相の、第２入力端子２への入力信号を受けて、トラ
ンジスタＱ1 のコレクタ電極に逆相信号を、トランジス
タＱ2 のコレクタ電極に同相信号を出力する。各エミッ
タフォロワ部１１，１２はこれらの信号を受けて、各々
の出力端子３，４に接続された外部の負荷（図示せず）
を駆動する。
と、負荷を駆動するエミッタフォロワ部とから構成され
る。この種のＥＣＬ回路の代表的な一例の回路図を図４
に示す。図４に示す回路は、エミッタカップルドトラン
ジスタＱ1 ，Ｑ2 と、定電流トランジスタＱ3 と、抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 からなる電流切替論理部１０とを備え
ている。又、トランジスタＱ4 ，Ｑ6 と抵抗Ｒ4 とから
なる第１のエミッタフォロワ部１１と、同様にトランジ
スタＱ5 ，Ｑ7 と抵抗Ｒ5 とからなる第２のエミッタフ
ォロワ部１２とを備えていて、電流切替論理部１０と第
１，第２エミッタフォロワ部１１，１２とでＥＣＬ回路
が構成されている。電流切替論理部１０は、第１入力端
子１への入力信号と、固定値または第１の入力信号とは
逆位相の、第２入力端子２への入力信号を受けて、トラ
ンジスタＱ1 のコレクタ電極に逆相信号を、トランジス
タＱ2 のコレクタ電極に同相信号を出力する。各エミッ
タフォロワ部１１，１２はこれらの信号を受けて、各々
の出力端子３，４に接続された外部の負荷（図示せず）
を駆動する。
【０００３】エミッタフォロワ部１１，１２は出力レベ
ルの切替え時に配線負荷容量に蓄積された電荷を充放電
させるが、負荷容量が大きいと出力レベルをハイレベル
（以下、Ｈと記す）からロウレベル（以下、Ｌと記す）
へ切り替える時間が大きくなる問題があった。これは、
出力レベルをＬからＨへ切り替える場合は、エミッタフ
ォロワ部のトランジスタを介して充電が行われるため短
時間に大電流を流すことができるが、出力レベルをＨか
らＬへ切り替える場合は、電荷を定電流源やプルダウン
抵抗で引き抜くことになるため、負荷容量にほぼ比例し
た時間がかかるためである。
ルの切替え時に配線負荷容量に蓄積された電荷を充放電
させるが、負荷容量が大きいと出力レベルをハイレベル
（以下、Ｈと記す）からロウレベル（以下、Ｌと記す）
へ切り替える時間が大きくなる問題があった。これは、
出力レベルをＬからＨへ切り替える場合は、エミッタフ
ォロワ部のトランジスタを介して充電が行われるため短
時間に大電流を流すことができるが、出力レベルをＨか
らＬへ切り替える場合は、電荷を定電流源やプルダウン
抵抗で引き抜くことになるため、負荷容量にほぼ比例し
た時間がかかるためである。
【０００４】上記問題点を解決するために、出力がＨか
らＬに切り替わるときにのみ大電流で電荷を引き抜くア
クティブ・プルダウン回路が用いられるようになった。
このような回路の例が、特開平３−１４７４２０号公報
に開示されている。この第２の従来例のＥＣＬ回路を、
図５を用いて説明する。図５に示す回路では、図４に示
すＥＣＬ回路に比べて電流切替論理部の構成は同一だ
が、エミッタフォロワ部の定電流源の構成が異なる。左
側のエミッタフォロワ部で説明すると、出力端子３にプ
ルダウン抵抗Ｒ6 が並列に接続されており、トランジス
タＱ9 のベース電極には定電圧ＶCSの代わりにトランジ
スタＱ11と抵抗Ｒ7 とからなるバイアス回路が接続さ
れ、また出力信号と逆相の信号が容量Ｃ1 を介して入力
されている。このバイアス回路により定常時にはトラン
ジスタＱ9 ，抵抗Ｒ5 に電流が流れないオフ状態となっ
ており、このとき電流はプルダウン抵抗Ｒ6 を流れる。
ところが、出力信号がＨからＬに切り換わった瞬間に
は、電流切替部の逆の信号（ＬからＨに切り替わってい
る）によりトランジスタＱ9 のベース電圧が持ち上が
り、容量Ｃ1 が放電して定常状態になるまで出力端子３
から大電流がトランジスタＱ9 ，抵抗Ｒ5 を介して引き
抜かれるため、出力レベルが急速に切り替わる。その
後、出力信号がＬからＨに切り替わった瞬間にはバイア
ス回路を介して容量Ｃ1が充電される。
らＬに切り替わるときにのみ大電流で電荷を引き抜くア
クティブ・プルダウン回路が用いられるようになった。
このような回路の例が、特開平３−１４７４２０号公報
に開示されている。この第２の従来例のＥＣＬ回路を、
図５を用いて説明する。図５に示す回路では、図４に示
すＥＣＬ回路に比べて電流切替論理部の構成は同一だ
が、エミッタフォロワ部の定電流源の構成が異なる。左
側のエミッタフォロワ部で説明すると、出力端子３にプ
ルダウン抵抗Ｒ6 が並列に接続されており、トランジス
タＱ9 のベース電極には定電圧ＶCSの代わりにトランジ
スタＱ11と抵抗Ｒ7 とからなるバイアス回路が接続さ
れ、また出力信号と逆相の信号が容量Ｃ1 を介して入力
されている。このバイアス回路により定常時にはトラン
ジスタＱ9 ，抵抗Ｒ5 に電流が流れないオフ状態となっ
ており、このとき電流はプルダウン抵抗Ｒ6 を流れる。
ところが、出力信号がＨからＬに切り換わった瞬間に
は、電流切替部の逆の信号（ＬからＨに切り替わってい
る）によりトランジスタＱ9 のベース電圧が持ち上が
り、容量Ｃ1 が放電して定常状態になるまで出力端子３
から大電流がトランジスタＱ9 ，抵抗Ｒ5 を介して引き
抜かれるため、出力レベルが急速に切り替わる。その
後、出力信号がＬからＨに切り替わった瞬間にはバイア
ス回路を介して容量Ｃ1が充電される。
【０００５】しかし、この第２の従来例のＥＣＬ回路に
は、以下の欠点があった。
は、以下の欠点があった。
【０００６】容量を製造するための余計なプロセスが
必要となる。
必要となる。
【０００７】容量値には負荷の大きさに応じた最適な
大きさがあり、容量値が大きいと出力信号の立下りにオ
ーバーシュートを生じ、一方、容量値が小さいと出力の
立下りが途中から鈍ってしまう。そのため、負荷の大き
さに応じて、容量値を変更する必要がある。
大きさがあり、容量値が大きいと出力信号の立下りにオ
ーバーシュートを生じ、一方、容量値が小さいと出力の
立下りが途中から鈍ってしまう。そのため、負荷の大き
さに応じて、容量値を変更する必要がある。
【０００８】容量が電流切替部の出力信号の負荷とし
て加わるため、動作が遅れる。
て加わるため、動作が遅れる。
【０００９】出力負荷の大きさに依存しない回路構成
が、例えば、１９９３ シンポジウムオン ヴイエルエ
スアイ サーキッツ ダイジェスト オブ テクニカル
ペーパーズ（１９９３ ＳＹＭＰＯＳＩＵＭ ＯＮ Ｖ
ＬＳＩ ＣＩＲＣＵＩＴＳＤＩＧＥＳＴ ＯＦ ＴＥＣ
ＨＮＩＣＡＬＰＡＰＥＲＳ）、第２９頁に記載された、
論文 キャパシタ・フリー レベル・センシティブ ア
クティブ プル・ダウン イーシーエル サーキット
ウイズ セルフ・アジャスティング ドライビング キ
ャパビリティ（ＣＡＰＡＣＩＴＯＲ−ＦＲＥＥ ＬＥＶ
ＥＬ−ＳＥＮＳＩＴＩＶＥ ＡＣＴＩＶＥ ＰＵＬＬ−
ＤＯＷＮ ＥＣＬ ＣＩＲＣＵＩＴＷＩＴＨ ＳＥＬＦ
−ＡＤＪＵＳＴＩＮＧ ＤＲＩＶＩＮＧ ＣＡＰＡＢＩ
ＬＩＴＹ）に示されている。この第３の従来例のＥＣＬ
回路を図６を用いて説明する。本第３の従来例のＥＣＬ
回路は、単相出力の構成だが、エミッタフォロワトラン
ジスタＱ5 が電流切替論理部の抵抗Ｒ2 と電源端子（電
圧ＶCC）５との間に挿入されており、プルダウントラン
ジスタＱ9 のコレクタ電極が出力端子３に、ベース電極
がトランジスタＱ2 のコレクタ電極に、エミッタ電極が
電圧調整端子（電圧ＶREG ）６に接続されている。
が、例えば、１９９３ シンポジウムオン ヴイエルエ
スアイ サーキッツ ダイジェスト オブ テクニカル
ペーパーズ（１９９３ ＳＹＭＰＯＳＩＵＭ ＯＮ Ｖ
ＬＳＩ ＣＩＲＣＵＩＴＳＤＩＧＥＳＴ ＯＦ ＴＥＣ
ＨＮＩＣＡＬＰＡＰＥＲＳ）、第２９頁に記載された、
論文 キャパシタ・フリー レベル・センシティブ ア
クティブ プル・ダウン イーシーエル サーキット
ウイズ セルフ・アジャスティング ドライビング キ
ャパビリティ（ＣＡＰＡＣＩＴＯＲ−ＦＲＥＥ ＬＥＶ
ＥＬ−ＳＥＮＳＩＴＩＶＥ ＡＣＴＩＶＥ ＰＵＬＬ−
ＤＯＷＮ ＥＣＬ ＣＩＲＣＵＩＴＷＩＴＨ ＳＥＬＦ
−ＡＤＪＵＳＴＩＮＧ ＤＲＩＶＩＮＧ ＣＡＰＡＢＩ
ＬＩＴＹ）に示されている。この第３の従来例のＥＣＬ
回路を図６を用いて説明する。本第３の従来例のＥＣＬ
回路は、単相出力の構成だが、エミッタフォロワトラン
ジスタＱ5 が電流切替論理部の抵抗Ｒ2 と電源端子（電
圧ＶCC）５との間に挿入されており、プルダウントラン
ジスタＱ9 のコレクタ電極が出力端子３に、ベース電極
がトランジスタＱ2 のコレクタ電極に、エミッタ電極が
電圧調整端子（電圧ＶREG ）６に接続されている。
【００１０】本回路では定常状態には、電流切替論理部
のスイッチング状態に応じて抵抗Ｒ1 または抵抗Ｒ2 に
論理振幅電圧ＶL が印加されており、電源端子５と電圧
調整端子６との間の電圧はＶL ＋２ＶBEとなり、一定値
である。第１入力端子がＬからＨに代わると、抵抗Ｒ1
の端子間電圧は０ＶからＶL に変わり、抵抗Ｒ2 の端子
間電圧はＶL から０Ｖに変わる。このとき、出力信号は
出力端子３に接続される負荷容量が大きいとすぐにはＨ
からＬにならないため、プルダウントランジスタＱ9 の
ベース電位が上昇し、出力端子３から大電流がトランジ
スタＱ9 を介して引き抜かれ、出力レベルが急速に切り
替わる。しかし、本第３の従来例のＥＣＬ回路では、電
圧調整端子６につながる電圧調整回路（図示せず）が大
電流を吸い込みながら温度補正もされなければならない
ため、回路構成が複雑になり、ＳＳＩには向かないとい
う欠点があった。また、相補出力が得られない。
のスイッチング状態に応じて抵抗Ｒ1 または抵抗Ｒ2 に
論理振幅電圧ＶL が印加されており、電源端子５と電圧
調整端子６との間の電圧はＶL ＋２ＶBEとなり、一定値
である。第１入力端子がＬからＨに代わると、抵抗Ｒ1
の端子間電圧は０ＶからＶL に変わり、抵抗Ｒ2 の端子
間電圧はＶL から０Ｖに変わる。このとき、出力信号は
出力端子３に接続される負荷容量が大きいとすぐにはＨ
からＬにならないため、プルダウントランジスタＱ9 の
ベース電位が上昇し、出力端子３から大電流がトランジ
スタＱ9 を介して引き抜かれ、出力レベルが急速に切り
替わる。しかし、本第３の従来例のＥＣＬ回路では、電
圧調整端子６につながる電圧調整回路（図示せず）が大
電流を吸い込みながら温度補正もされなければならない
ため、回路構成が複雑になり、ＳＳＩには向かないとい
う欠点があった。また、相補出力が得られない。
【００１１】相補出力を取り出す場合に有効な技術の一
例が、特開平３−２１８１１８号公報に開示されてい
る。この第４の従来例のＥＣＬ回路を、図７を用いて説
明する。本従来例のＥＣＬ回路は、第１の従来例のＥＣ
Ｌ回路の入力段にトランジスタＱ12，抵抗Ｒ10，Ｒ11で
構成されるレベルシフトした信号を発生する回路を備え
ている。又、プルダウン抵抗を有するエミッタフォロワ
部の相補出力部に、定電流源を有する差動対のコレクタ
電極を接続している。本従来例は、前述のレベルシフト
された信号を差動対の一方の入力点（トランジスタＱ13
のベース電極）に入力し電流を引き抜く端子を切り替え
ることで、新たに加わった差動対に流れるプルダウン電
流を有効に利用するものである。
例が、特開平３−２１８１１８号公報に開示されてい
る。この第４の従来例のＥＣＬ回路を、図７を用いて説
明する。本従来例のＥＣＬ回路は、第１の従来例のＥＣ
Ｌ回路の入力段にトランジスタＱ12，抵抗Ｒ10，Ｒ11で
構成されるレベルシフトした信号を発生する回路を備え
ている。又、プルダウン抵抗を有するエミッタフォロワ
部の相補出力部に、定電流源を有する差動対のコレクタ
電極を接続している。本従来例は、前述のレベルシフト
された信号を差動対の一方の入力点（トランジスタＱ13
のベース電極）に入力し電流を引き抜く端子を切り替え
ることで、新たに加わった差動対に流れるプルダウン電
流を有効に利用するものである。
【００１２】
【発明が解決しようとする課題】しかし、上述した第４
の従来例においても、以下の欠点があった。差動回路
の定電流源用の基準電源（電圧端子７への印加電圧）に
定電圧ＶCSを用いているため、新たに加えたプルダウン
用差動対の定電流源に新規に定電圧ＶCS2 発生回路が必
要となる。このため、回路構成が複雑になりＳＳＩに向
かない。プルダウン回路の入力信号発生用のレベルシ
フト回路が新たに必要となり、消費電流（および素子
数）が増大する。両エミッタフォロワのプルダウン抵
抗Ｒ4 ，Ｒ5には常時電流が流れているため、プルダウ
ン時に電流が十分に有効活用されていない。
の従来例においても、以下の欠点があった。差動回路
の定電流源用の基準電源（電圧端子７への印加電圧）に
定電圧ＶCSを用いているため、新たに加えたプルダウン
用差動対の定電流源に新規に定電圧ＶCS2 発生回路が必
要となる。このため、回路構成が複雑になりＳＳＩに向
かない。プルダウン回路の入力信号発生用のレベルシ
フト回路が新たに必要となり、消費電流（および素子
数）が増大する。両エミッタフォロワのプルダウン抵
抗Ｒ4 ，Ｒ5には常時電流が流れているため、プルダウ
ン時に電流が十分に有効活用されていない。
【００１３】したがって、本発明の目的は、上述した問
題点を解決するＥＣＬ回路を提供することにある。
題点を解決するＥＣＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のＥＣＬ回路は、
エミッタ電極を共通にして定電流源に接続された二つの
トランジスタを含み、それぞれのトランジスタへのベー
ス入力に応じて電源端子から前記定電流源に至る二つの
電流経路を切り換える構成の相補出力のＥＣＬ回路にお
いて、これをアクティブ・プルダウン機能付きのエミッ
タフォロワ出力構成とするために、前記電源端子から定
電流源に至る二つの主電流経路のそれぞれを二つの副電
流経路ずつに分け、それぞれの主電流経路ごとに、二つ
の副電流経路の一方の経路中にエミッタフォロワ出力用
のトランジスタを設けると共に、コレクタ電極が出力端
子に接続されエミッタ電極が電流源に接続されたアクテ
ィブ・プルダウン用のトランジスタを設け、前記エミッ
タフォロワ用トランジスタのベース入力と前記アクティ
ブ・プルダウン用トランジスタのベース入力とが互いに
逆相となるように構成したことを特徴とする。
エミッタ電極を共通にして定電流源に接続された二つの
トランジスタを含み、それぞれのトランジスタへのベー
ス入力に応じて電源端子から前記定電流源に至る二つの
電流経路を切り換える構成の相補出力のＥＣＬ回路にお
いて、これをアクティブ・プルダウン機能付きのエミッ
タフォロワ出力構成とするために、前記電源端子から定
電流源に至る二つの主電流経路のそれぞれを二つの副電
流経路ずつに分け、それぞれの主電流経路ごとに、二つ
の副電流経路の一方の経路中にエミッタフォロワ出力用
のトランジスタを設けると共に、コレクタ電極が出力端
子に接続されエミッタ電極が電流源に接続されたアクテ
ィブ・プルダウン用のトランジスタを設け、前記エミッ
タフォロワ用トランジスタのベース入力と前記アクティ
ブ・プルダウン用トランジスタのベース入力とが互いに
逆相となるように構成したことを特徴とする。
【００１５】又、上記のＥＣＬ回路において、それぞれ
の主電流経路に設けた前記アクティブ・プルダウン用ト
ランジスタのエミッタ電極どうしを共通接続して前記電
流源を共通にしたことを特徴とする。
の主電流経路に設けた前記アクティブ・プルダウン用ト
ランジスタのエミッタ電極どうしを共通接続して前記電
流源を共通にしたことを特徴とする。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の第一の
実施の形態によるＥＣＬ回路を示す回路図である。図１
を参照すると、ＥＣＬ回路は、電流切替論理部を第３の
従来例のＥＣＬ回路（図６参照）を２つ相補型に組み合
わせ、相補出力可能な回路構成にした点と、エミッタフ
ォロ部に定電流源を接続し、各々の端子（トランジスタ
Ｑ8 ，Ｑ9 のエミッタ電極）を接続した点とに特徴をも
つ。
て、図面を参照して説明する。図１は、本発明の第一の
実施の形態によるＥＣＬ回路を示す回路図である。図１
を参照すると、ＥＣＬ回路は、電流切替論理部を第３の
従来例のＥＣＬ回路（図６参照）を２つ相補型に組み合
わせ、相補出力可能な回路構成にした点と、エミッタフ
ォロ部に定電流源を接続し、各々の端子（トランジスタ
Ｑ8 ，Ｑ9 のエミッタ電極）を接続した点とに特徴をも
つ。
【００１７】回路構成を具体的に説明すると、本ＥＣＬ
回路は、エミッタ電極を共通の定電流源に接続されたト
ランジスタＱ1 ，Ｑ2 ，Ｑ16，Ｑ17と、ベース電極がト
ランジスタＱ1 のコレクタ電極に、コレクタ電極が電源
端子５に接続されたトランジスタＱ5 と、ベース電極が
トランジスタＱ2 のコレクタ電極に、コレクタ電極が電
源端子５に接続されたトランジスタＱ4 と、トランジス
タＱ1 ，Ｑ2 のコレクタ電極と電源端子５との間にそれ
ぞれ接続された抵抗Ｒ1 ，Ｒ2 と、トランジスタＱ17の
コレクタ電極とトランジスタＱ4 のエミッタ電極との間
に接続された抵抗Ｒ14と、トランジスタＱ16のコレクタ
電極とトランジスタＱ5 のエミッタ電極との間に接続さ
れた抵抗Ｒ13と、コレクタ電極がトランジスタＱ5 のエ
ミッタ電極に、ベース電極がトランジスタＱ16のコレク
タ電極に接続されたトランジスタＱ9 と、コレクタ電極
がトランジスタＱ4 のエミッタ電極に、ベース電極がト
ランジスタＱ17のコレクタ電極に接続されたトランジス
タＱ8 と、トランジスタＱ8 ，Ｑ9 のエミッタ電極に接
続された電流源とを備えている。トランジスタＱ1，Ｑ
17のベース電極は第１入力端子に接続され、トランジス
タＱ2 ，Ｑ16のベース電極は第２入力端子２に接続さ
れ、トランジスタＱ8 のエミッタ電極とトランジスタＱ
9 のエミッタ電極とが接続されている。そして、第２入
力端子２を固定または第１入力端子１への入力信号と逆
相とすることで、トランジスタＱ5 のエミッタ電極に第
１の入力端子１とは逆相の信号を出力し、トランジスタ
Ｑ4 のエミッタ電極に第１入力端子１と同相の信号を出
力するという構成となっている。本ＥＣＬ回路の各論理
部では電流値が２分割されるので、電流切替論理部の論
理振幅を従来と合わせるため、抵抗Ｒ1 ，Ｒ2 ，Ｒ13，
Ｒ14は従来例の２倍の抵抗値にしている。
回路は、エミッタ電極を共通の定電流源に接続されたト
ランジスタＱ1 ，Ｑ2 ，Ｑ16，Ｑ17と、ベース電極がト
ランジスタＱ1 のコレクタ電極に、コレクタ電極が電源
端子５に接続されたトランジスタＱ5 と、ベース電極が
トランジスタＱ2 のコレクタ電極に、コレクタ電極が電
源端子５に接続されたトランジスタＱ4 と、トランジス
タＱ1 ，Ｑ2 のコレクタ電極と電源端子５との間にそれ
ぞれ接続された抵抗Ｒ1 ，Ｒ2 と、トランジスタＱ17の
コレクタ電極とトランジスタＱ4 のエミッタ電極との間
に接続された抵抗Ｒ14と、トランジスタＱ16のコレクタ
電極とトランジスタＱ5 のエミッタ電極との間に接続さ
れた抵抗Ｒ13と、コレクタ電極がトランジスタＱ5 のエ
ミッタ電極に、ベース電極がトランジスタＱ16のコレク
タ電極に接続されたトランジスタＱ9 と、コレクタ電極
がトランジスタＱ4 のエミッタ電極に、ベース電極がト
ランジスタＱ17のコレクタ電極に接続されたトランジス
タＱ8 と、トランジスタＱ8 ，Ｑ9 のエミッタ電極に接
続された電流源とを備えている。トランジスタＱ1，Ｑ
17のベース電極は第１入力端子に接続され、トランジス
タＱ2 ，Ｑ16のベース電極は第２入力端子２に接続さ
れ、トランジスタＱ8 のエミッタ電極とトランジスタＱ
9 のエミッタ電極とが接続されている。そして、第２入
力端子２を固定または第１入力端子１への入力信号と逆
相とすることで、トランジスタＱ5 のエミッタ電極に第
１の入力端子１とは逆相の信号を出力し、トランジスタ
Ｑ4 のエミッタ電極に第１入力端子１と同相の信号を出
力するという構成となっている。本ＥＣＬ回路の各論理
部では電流値が２分割されるので、電流切替論理部の論
理振幅を従来と合わせるため、抵抗Ｒ1 ，Ｒ2 ，Ｒ13，
Ｒ14は従来例の２倍の抵抗値にしている。
【００１８】次に、図１を参照して、ＥＣＬ回路の動作
を説明する。先ず、第１入力端子１がＨレベルで、第２
入力端子２が中間レベル固定であるものとする（もちろ
ん、第２入力端子２を第１入力端子１に対して逆相レベ
ルとしても同じ効果が得られる）。トランジスタＱ1 ，
Ｑ17に定電流源の電流が２分割されて流れ、抵抗Ｒ1，
Ｒ14の端子間に論理振幅電圧ＶL が生じ、抵抗Ｒ2 ，Ｒ
13の端子間は０Ｖとなる。これにより、第１出力端子３
はＬレベルに、第２出力端子４はＨレベルとなる。ま
た、プルダウントランジスタＱ8 ，Ｑ9 のエミッタ電位
は等しくなっている。ここで、第１入力端子１への入力
レベルがＨからＬに切り替わると、電流切替えが生じ、
抵抗Ｒ1 ，Ｒ14の端子間電圧が０Ｖになり、一方、抵抗
Ｒ2 ，Ｒ13の端子間に電圧ＶL が生じる。これにより、
トランジスタＱ5 のベース・エミッタ間電圧ＶBEが上昇
し、大電流が第１出力端子３に流れ込み、出力レベルが
Ｈになるまで流れる。また、トランジスタＱ4 のベース
・エミッタ間電圧ＶBEが低下し、第２出力端子４のレベ
ルがＬになるまでトランジスタＱ4 はオフ状態となる。
一方、プルダウン側の回路については、第１出力端子３
のレベルがＬで抵抗Ｒ13の端子間に電圧ＶL が発生する
ためトランジスタＱ9 のベース電位が低下し、また、第
２出力端子４のレベルがＨで抵抗Ｒ14の端子間電圧が０
ＶとなるためトランジスタＱ8 のベース電位が上昇す
る。トランジスタＱ8 ，Ｑ9 のエミッタ電極どうしを結
線しているために、トランジスタＱ8 のエミッタ電位上
昇によりトランジスタＱ9 のベース・エミッタ間電圧Ｖ
BEが低下してオフ状態となる。この結果、定電流源
Ｑ7 ，抵抗Ｒ5 にはトランジスタＱ9 からは電流が流れ
なくなり、トランジスタＱ8 の電流を引き込むようにな
るため、第２出力端子４をプルダウンする能力が一時的
に２倍になる。
を説明する。先ず、第１入力端子１がＨレベルで、第２
入力端子２が中間レベル固定であるものとする（もちろ
ん、第２入力端子２を第１入力端子１に対して逆相レベ
ルとしても同じ効果が得られる）。トランジスタＱ1 ，
Ｑ17に定電流源の電流が２分割されて流れ、抵抗Ｒ1，
Ｒ14の端子間に論理振幅電圧ＶL が生じ、抵抗Ｒ2 ，Ｒ
13の端子間は０Ｖとなる。これにより、第１出力端子３
はＬレベルに、第２出力端子４はＨレベルとなる。ま
た、プルダウントランジスタＱ8 ，Ｑ9 のエミッタ電位
は等しくなっている。ここで、第１入力端子１への入力
レベルがＨからＬに切り替わると、電流切替えが生じ、
抵抗Ｒ1 ，Ｒ14の端子間電圧が０Ｖになり、一方、抵抗
Ｒ2 ，Ｒ13の端子間に電圧ＶL が生じる。これにより、
トランジスタＱ5 のベース・エミッタ間電圧ＶBEが上昇
し、大電流が第１出力端子３に流れ込み、出力レベルが
Ｈになるまで流れる。また、トランジスタＱ4 のベース
・エミッタ間電圧ＶBEが低下し、第２出力端子４のレベ
ルがＬになるまでトランジスタＱ4 はオフ状態となる。
一方、プルダウン側の回路については、第１出力端子３
のレベルがＬで抵抗Ｒ13の端子間に電圧ＶL が発生する
ためトランジスタＱ9 のベース電位が低下し、また、第
２出力端子４のレベルがＨで抵抗Ｒ14の端子間電圧が０
ＶとなるためトランジスタＱ8 のベース電位が上昇す
る。トランジスタＱ8 ，Ｑ9 のエミッタ電極どうしを結
線しているために、トランジスタＱ8 のエミッタ電位上
昇によりトランジスタＱ9 のベース・エミッタ間電圧Ｖ
BEが低下してオフ状態となる。この結果、定電流源
Ｑ7 ，抵抗Ｒ5 にはトランジスタＱ9 からは電流が流れ
なくなり、トランジスタＱ8 の電流を引き込むようにな
るため、第２出力端子４をプルダウンする能力が一時的
に２倍になる。
【００１９】このように、入力レベルが切り替わり、出
力レベルが追従しない過渡状態時のみ、プルダウン側の
エミッタフォロワについては電流の供給が０、引き抜き
の電流が２倍になり、プルアップ側のエミッタフォロワ
については電流の引き抜きが０となるため、供給された
電流を最も効率よく利用できる。
力レベルが追従しない過渡状態時のみ、プルダウン側の
エミッタフォロワについては電流の供給が０、引き抜き
の電流が２倍になり、プルアップ側のエミッタフォロワ
については電流の引き抜きが０となるため、供給された
電流を最も効率よく利用できる。
【００２０】図２は、本発明の第１の実施の形態による
ＥＣＬ回路と従来例１のＥＣＬ回路（図４参照）のゲー
ト遅延時間とを比較したものである。図２を参照する
と、本ＥＣＬ回路は負荷容量が０．０５ｐＦを超えると
従来例１の回路よりも高速になり、０．５ｐＦの負荷容
量の時には本ＥＣＬの回路の方が約５割高速になる。ま
た、同じゲート遅延時間で比較すると本ＥＣＬ回路の方
が約２分の１の電流で負荷容量を駆動できるようにな
る。
ＥＣＬ回路と従来例１のＥＣＬ回路（図４参照）のゲー
ト遅延時間とを比較したものである。図２を参照する
と、本ＥＣＬ回路は負荷容量が０．０５ｐＦを超えると
従来例１の回路よりも高速になり、０．５ｐＦの負荷容
量の時には本ＥＣＬの回路の方が約５割高速になる。ま
た、同じゲート遅延時間で比較すると本ＥＣＬ回路の方
が約２分の１の電流で負荷容量を駆動できるようにな
る。
【００２１】尚、図１においては、プルダウン用トラン
ジスタＱ8 ，Ｑ9 のための定電流源としてのトランジス
タＱ7 ，抵抗Ｒ5 の直列接続回路およびトランジスタＱ
6 ，抵抗Ｒ4 の直列接続回路を、従来のＥＣＬ回路との
相違を明確に示すために、互いに別個のものとして画い
たが、実際には倍の電流供給能力を持つ一つの定電流源
で構成できることは、勿論である。
ジスタＱ8 ，Ｑ9 のための定電流源としてのトランジス
タＱ7 ，抵抗Ｒ5 の直列接続回路およびトランジスタＱ
6 ，抵抗Ｒ4 の直列接続回路を、従来のＥＣＬ回路との
相違を明確に示すために、互いに別個のものとして画い
たが、実際には倍の電流供給能力を持つ一つの定電流源
で構成できることは、勿論である。
【００２２】次に、本発明の第２の実施の形態につい
て、説明する。図３は、本発明の第２の実施の形態によ
るＥＣＬ回路の回路図である。図３を参照すると、ＥＣ
Ｌ回路は、エミッタフォロワのプルダウン回路が抵抗で
形成された構成を有している。次に、図３を参照して本
ＥＣＬ回路の動作を説明すると、本ＥＣＬ回路では、プ
ル・ダウン動作時にトランジスタＱ8 ，Ｑ9 のエミッタ
電位が高い方にそろいＶL ／２だけ高くなるため、抵抗
に印加される電圧が大きくなり、一時的により多くの電
流が流れる。その結果、波形の立ち下がりがより早くな
る。
て、説明する。図３は、本発明の第２の実施の形態によ
るＥＣＬ回路の回路図である。図３を参照すると、ＥＣ
Ｌ回路は、エミッタフォロワのプルダウン回路が抵抗で
形成された構成を有している。次に、図３を参照して本
ＥＣＬ回路の動作を説明すると、本ＥＣＬ回路では、プ
ル・ダウン動作時にトランジスタＱ8 ，Ｑ9 のエミッタ
電位が高い方にそろいＶL ／２だけ高くなるため、抵抗
に印加される電圧が大きくなり、一時的により多くの電
流が流れる。その結果、波形の立ち下がりがより早くな
る。
【００２３】本ＥＣＬ回路は他の回路構成にも適用可能
である。例えば２入力ＯＲ回路またはＮＯＲ回路にする
には、トランジスタＱ1 ，Ｑ17を２個並列にし、それぞ
れのベース電極を各々の入力端子に接続すればよい。こ
の場合、トランジスタＱ2 ，Ｑ16のベース入力は固定入
力とする。
である。例えば２入力ＯＲ回路またはＮＯＲ回路にする
には、トランジスタＱ1 ，Ｑ17を２個並列にし、それぞ
れのベース電極を各々の入力端子に接続すればよい。こ
の場合、トランジスタＱ2 ，Ｑ16のベース入力は固定入
力とする。
【００２４】
【発明の効果】以上説明したように、本発明のＥＣＬ回
路は、エミッタフォロワの相補出力の電流源部を相互に
接続した構成を有するため、容量などの新規な素子や、
新規な電源の追加を必要とせず、消費電力の増大を生じ
ないで出力を切替を高速に行うことが出来るという効果
がある。
路は、エミッタフォロワの相補出力の電流源部を相互に
接続した構成を有するため、容量などの新規な素子や、
新規な電源の追加を必要とせず、消費電力の増大を生じ
ないで出力を切替を高速に行うことが出来るという効果
がある。
【図１】本発明の第１の実施の形態によるＥＣＬ回路の
回路図である。
回路図である。
【図２】本発明の第１の実施の形態によるＥＣＬ回路と
従来例１のＥＣＬ回路の特性比較図である。
従来例１のＥＣＬ回路の特性比較図である。
【図３】本発明の第２の実施の形態によるＥＣＬ回路の
回路図である。
回路図である。
【図４】第１の従来のＥＣＬ回路の回路図である。
【図５】第２の従来のＥＣＬ回路の回路図である。
【図６】第３の従来のＥＣＬ回路の回路図である。
【図７】第４の従来のＥＣＬ回路の回路図である。
１，２ 入力端子 ３，４ 出力端子 ５ 電源端子 ６ 電圧調整端子 ７ 電圧端子 １０ 電流切替論理部 １１，１２ エミッタフォロワ部
Claims (7)
- 【請求項１】 エミッタ電極を共通にして定電流源に接
続された二つのトランジスタを含み、それぞれのトラン
ジスタへのベース入力に応じて電源端子から前記定電流
源に至る二つの電流経路を切り換える構成の相補出力の
ＥＣＬ回路において、これをアクティブ・プルダウン機
能付きのエミッタフォロワ出力構成とするために、 前記電源端子から定電流源に至る二つの主電流経路のそ
れぞれを二つの副電流経路ずつに分け、それぞれの主電
流経路ごとに、二つの副電流経路の一方の経路中にエミ
ッタフォロワ出力用のトランジスタを設けると共に、コ
レクタ電極が出力端子に接続されエミッタ電極が電流源
に接続されたアクティブ・プルダウン用のトランジスタ
を設け、前記エミッタフォロワ用トランジスタのベース
入力と前記アクティブ・プルダウン用トランジスタのベ
ース入力とが互いに逆相となるように構成したことを特
徴とするＥＣＬ回路。 - 【請求項２】 請求項１記載のＥＣＬ回路において、 それぞれの主電流経路に設けた前記アクティブ・プルダ
ウン用トランジスタのエミッタ電極どうしを共通接続し
て前記電流源を共通にしたことを特徴とするＥＣＬ回
路。 - 【請求項３】 請求項１又は請求項２記載のＥＣＬ回路
において、 前記電流源を、トランジスタと抵抗との直列接続回路で
構成したことを特徴とするＥＣＬ回路。 - 【請求項４】 請求項１又は請求項２記載のＥＣＬ回路
において、 前記電流源を、抵抗で構成したことを特徴とするＥＣＬ
回路。 - 【請求項５】 エミッタ電極を共通の定電流源に接続さ
れた第１，第２，第３及び第４のトランジスタと、 ベース電極が前記第１のトランジスタのコレクタ電極
に、コレクタ電極が電源端子に接続された第５のトラン
ジスタと、 ベース電極が前記第２のトランジスタのコレクタ電極
に、コレクタ電極が前記電源端子に接続された第６のト
ランジスタと、 前記第１及び第２のトランジスタのコレクタ電極と前記
電源端子間にそれぞれ接続された第１及び第２の負荷回
路と、 前記第３のトランジスタのコレクタ電極と前記第６のト
ランジスタのエミッタ電極との間に接続された第３の負
荷回路と、 前記第４のトランジスタのコレクタ電極と前記第５のト
ランジスタのエミッタ電極との間に接続された第４の負
荷回路と、 コレクタ電極が前記第５のトランジスタのエミッタ電極
に、ベース電極が前記第４のトランジスタのコレクタ電
極に接続された第７のトランジスタと、 コレクタ電極が前記第６のトランジスタのエミッタ電極
に、ベース電極が前記第３のトランジスタのコレクタ電
極に接続された第８のトランジスタと、 前記第７及び第８のトランジスタそれぞれのエミッタ電
極に接続された電流源とを備え、 前記第１及び第３のトランジスタのベース電極は第１の
入力端子に接続され、前記第２及び第４のトランジスタ
のベース電極は第２の入力端子に接続され、前記第７の
トランジスタのエミッタ電極と前記第８のトランジスタ
のエミッタ電極とが接続され、 前記第２の入力端子への信号を、固定電位または前記第
１の入力端子への信号と逆相とすることで、前記第５の
トランジスタのエミッタ電極に前記第１の入力端子への
信号と逆相の信号を出力し、前記第６のトランジスタの
エミッタ電極に前記第１の入力端子への信号と同相の信
号を出力する構成であることを特徴とするＥＣＬ回路。 - 【請求項６】 請求項５記載のＥＣＬ回路において、 前記第７及び第８のトランジスタのエミッタ電極に接続
された電流源を、ベース電極に一定直流電圧を与えられ
るトランジスタと抵抗との直列接続回路で構成したこと
を特徴とするＥＣＬ回路。 - 【請求項７】 請求項５記載のＥＣＬ回路において、 前記第７及び第８のトランジスタのエミッタ電極に接続
された電流源を、抵抗で構成したことを特徴とするＥＣ
Ｌ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311246A JP2737729B2 (ja) | 1995-11-29 | 1995-11-29 | Ｅｃｌ回路 |
| US08/758,386 US5789946A (en) | 1995-11-29 | 1996-11-29 | Active pull down emitter coupled logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311246A JP2737729B2 (ja) | 1995-11-29 | 1995-11-29 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153787A true JPH09153787A (ja) | 1997-06-10 |
| JP2737729B2 JP2737729B2 (ja) | 1998-04-08 |
Family
ID=18014853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311246A Expired - Fee Related JP2737729B2 (ja) | 1995-11-29 | 1995-11-29 | Ｅｃｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5789946A (ja) |
| JP (1) | JP2737729B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10190440A (ja) * | 1996-12-27 | 1998-07-21 | Mitsubishi Electric Corp | Ｅｃｌ回路 |
| TWI221656B (en) * | 2001-10-24 | 2004-10-01 | Sanyo Electric Co | Semiconductor integrated circuit device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506512A (en) * | 1993-11-25 | 1996-04-09 | Tokyo Electron Limited | Transfer apparatus having an elevator and prober using the same |
| JPH07303037A (ja) * | 1994-05-06 | 1995-11-14 | Mitsubishi Electric Corp | エミッタ結合型論理回路 |
| FR2733101A1 (fr) * | 1995-04-12 | 1996-10-18 | Philips Electronics Nv | Circuit logique de type a emetteurs couples, fonctionnant sous une faible tension d'alimentation |
-
1995
- 1995-11-29 JP JP7311246A patent/JP2737729B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-29 US US08/758,386 patent/US5789946A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737729B2 (ja) | 1998-04-08 |
| US5789946A (en) | 1998-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971209 |
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