JPH06104736A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH06104736A JPH06104736A JP4278057A JP27805792A JPH06104736A JP H06104736 A JPH06104736 A JP H06104736A JP 4278057 A JP4278057 A JP 4278057A JP 27805792 A JP27805792 A JP 27805792A JP H06104736 A JPH06104736 A JP H06104736A
- Authority
- JP
- Japan
- Prior art keywords
- type
- logic circuit
- differential pair
- jfet
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ｎ型ＪＦＥＴのＳＣＦＬの論理回路におい
て、消費電流を大きくすることなく、動作速度を速くす
る。 【構成】 ｎ型ＪＦＥＴを用いた差動対とレベルシフト
回路とからなり、容量１８，１９と抵抗１６，１７によ
り信号の変化を取り出し、取り出された信号により出力
がＨｉｇｈレベルに変化する時にｎ型ＪＦＥＴ８，９に
より負荷容量への充電電流を流す。これにより、消費電
流を大きくすることなく、動作速度を速くする。
て、消費電流を大きくすることなく、動作速度を速くす
る。 【構成】 ｎ型ＪＦＥＴを用いた差動対とレベルシフト
回路とからなり、容量１８，１９と抵抗１６，１７によ
り信号の変化を取り出し、取り出された信号により出力
がＨｉｇｈレベルに変化する時にｎ型ＪＦＥＴ８，９に
より負荷容量への充電電流を流す。これにより、消費電
流を大きくすることなく、動作速度を速くする。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、特に
ｎ型ＪＦＥＴ集積回路における論理回路に関する。
ｎ型ＪＦＥＴ集積回路における論理回路に関する。
【０００２】
【従来の技術】従来のｎ型ＪＦＥＴでＳＣＦＬ（Ｓｏｕ
ｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）の論理
回路を図２に示す。
ｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）の論理
回路を図２に示す。
【０００３】従来のｎ型ＪＦＥＴでＳＣＦＬの論理回路
は、ｎ型ＪＦＥＴ１〜７と、ダイオード１０〜１３と、
抵抗１４，１５からなる。
は、ｎ型ＪＦＥＴ１〜７と、ダイオード１０〜１３と、
抵抗１４，１５からなる。
【０００４】ｎ型ＪＥＴ１〜３と、抵抗１４，１５から
なる差動対にて基準電圧に対する入力電圧の正相，逆相
の信号を作り、他の論理回路の入力レベルとインターフ
ェースを得るため、ｎ型ＪＦＥＴ４〜７とダイオード１
０〜１３とからなるレベルシフト回路によりレベルシフ
トを行って出力する。
なる差動対にて基準電圧に対する入力電圧の正相，逆相
の信号を作り、他の論理回路の入力レベルとインターフ
ェースを得るため、ｎ型ＪＦＥＴ４〜７とダイオード１
０〜１３とからなるレベルシフト回路によりレベルシフ
トを行って出力する。
【０００５】負荷容量がある場合、出力がＨｉｇｈレベ
ルの時、レベルシフト回路の上側のｎ型ＪＦＥＴ４，５
により負荷容量を充電し、出力がＬｏｗレベルの時、レ
ベルシフト回路の下側のｎ型ＪＦＥＴ６，７により負荷
容量を放電する。
ルの時、レベルシフト回路の上側のｎ型ＪＦＥＴ４，５
により負荷容量を充電し、出力がＬｏｗレベルの時、レ
ベルシフト回路の下側のｎ型ＪＦＥＴ６，７により負荷
容量を放電する。
【０００６】
【発明が解決しようとする課題】上述した従来のｎ型Ｊ
ＦＥＴでＳＣＦＬの論理回路は、出力のレベルシフト回
路の電流をｎ型ＪＦＥＴ及びそのバイアス電圧（Ｖｂｉ
ａｓ）で決定し、出力のＨｉｇｈ，Ｌｏｗレベルによら
ず一定の電流で行っているため、出力の負荷電流により
定電流を大きくしなければならなくなり、電流が増加す
るという問題があった。又、定電流を大きくしないと、
速度が遅くなるという問題があった。
ＦＥＴでＳＣＦＬの論理回路は、出力のレベルシフト回
路の電流をｎ型ＪＦＥＴ及びそのバイアス電圧（Ｖｂｉ
ａｓ）で決定し、出力のＨｉｇｈ，Ｌｏｗレベルによら
ず一定の電流で行っているため、出力の負荷電流により
定電流を大きくしなければならなくなり、電流が増加す
るという問題があった。又、定電流を大きくしないと、
速度が遅くなるという問題があった。
【０００７】本発明の目的は、消費電流を大きくするこ
となく、動作速度を速くした論理回路を提供することに
ある。
となく、動作速度を速くした論理回路を提供することに
ある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る論理回路は、差動対と、レベルシフト
回路とを有する論理回路であって、差動対は、基準電圧
に対する入力電圧の正相，逆相の信号を生成するもので
あり、レベルシフト回路は、容量と抵抗の対と、ＪＦＥ
Ｔとを有し、他の論理回路の入力レベルとインターフェ
ースを得るため、差動対からの信号をレベルシフトを行
って出力するものであり、容量と抵抗の対は、差動対か
らの信号の変化を取り出すものであり、ＪＦＥＴは、取
り出された信号により出力がＨｉｇｈレベルに変化する
場合に負荷容量への充電電流を流すものである。
め、本発明に係る論理回路は、差動対と、レベルシフト
回路とを有する論理回路であって、差動対は、基準電圧
に対する入力電圧の正相，逆相の信号を生成するもので
あり、レベルシフト回路は、容量と抵抗の対と、ＪＦＥ
Ｔとを有し、他の論理回路の入力レベルとインターフェ
ースを得るため、差動対からの信号をレベルシフトを行
って出力するものであり、容量と抵抗の対は、差動対か
らの信号の変化を取り出すものであり、ＪＦＥＴは、取
り出された信号により出力がＨｉｇｈレベルに変化する
場合に負荷容量への充電電流を流すものである。
【０００９】また、前記差動対は、２入力のＯＲ（ＮＯ
Ｒ）ゲートからなる入力端子を有するものである。
Ｒ）ゲートからなる入力端子を有するものである。
【００１０】
【作用】レベルシフト回路にてＨｉｇｈレベルに変化す
る時にのみ負荷容量への充電電流を増やすことにより動
作速度を速くする。
る時にのみ負荷容量への充電電流を増やすことにより動
作速度を速くする。
【００１１】
【実施例】以下、本発明を図により説明する。
【００１２】（実施例１）図１は、本発明の実施例１を
示す回路図である。
示す回路図である。
【００１３】図１において、本発明は、入力端子にゲー
トが接続されたｎ型ＪＦＥＴ１と、ゲートが基準電圧に
接続されソースがｎ型ＪＦＥＴ１のソースに接続された
ｎ型ＪＦＥＴ２と、ドレインがｎ型ＪＦＥＴ１，２のソ
ースに接続されゲートがバイアス電圧に接続されソース
が接地されたｎ型ＪＦＥＴ３と、一端がｎ型ＪＦＥＴ１
のドレインに接続され他端が電源に接続された抵抗１４
と、一端がｎ型ＪＦＥＴ２のドレインに接続され他端が
電源に接続された抵抗１５とを有している。これらによ
り差動対が構成されている。
トが接続されたｎ型ＪＦＥＴ１と、ゲートが基準電圧に
接続されソースがｎ型ＪＦＥＴ１のソースに接続された
ｎ型ＪＦＥＴ２と、ドレインがｎ型ＪＦＥＴ１，２のソ
ースに接続されゲートがバイアス電圧に接続されソース
が接地されたｎ型ＪＦＥＴ３と、一端がｎ型ＪＦＥＴ１
のドレインに接続され他端が電源に接続された抵抗１４
と、一端がｎ型ＪＦＥＴ２のドレインに接続され他端が
電源に接続された抵抗１５とを有している。これらによ
り差動対が構成されている。
【００１４】さらに、ゲートがｎ型ＪＦＥＴ１のドレイ
ンに接続されドレインが電源に接続されたｎ型ＪＦＥＴ
４と、ゲートがｎ型ＪＦＥＴ２のドレインに接続されド
レインが電源に接続されたｎ型ＪＦＥＴ５と、アノード
がｎ型ＪＦＥＴ４のソースに接続されたダイオード１０
と、アノードがダイオード１０のカソードに接続されカ
ソードが逆相出力端子Ｑ（逆相）に接続されたダイオー
ド１１と、ドレインが逆相出力端子Ｑ（逆相）に接続さ
れゲートがバイアス電圧に接続されソースが接地された
ｎ型ＪＦＥＴ６と、アノードがｎ型ＪＦＥＴ５のソース
に接続されたダイオード１２と、アノードがダイオード
１２のカソードに接続されカソードが正相出力端子Ｑ
（正相）に接続されたダイオード１３と、ドレインが正
相出力端子Ｑ（正相）に接続されゲートがバイアス電圧
に接続されソースが接地されたｎ型ＪＦＥＴ７と、ドレ
インが電源に接続されソースがダイオード１１のアノー
ドに接続されたｎ型ＪＦＥＴ８と、ドレインが電源に接
続されソースがダイオード１３のアノードに接続された
ｎ型ＪＦＥＴ９と、一端がｎ型ＪＦＥＴ４のソースに接
続され他端がｎ型ＪＦＥＴ８のゲートに接続された容量
１８と、一端がｎ型ＪＦＥＴ５のソースに接続され他端
がｎ型ＪＦＥＴ９のゲートに接続された容量１９と、一
端がｎ型ＪＦＥＴ８のゲートに接続され他端が逆相出力
端子Ｑ（逆相）に接続された抵抗１６と、一端がｎ型Ｊ
ＦＥＴ９のゲートに接続され他端が正相出力端子Ｑ（正
相）に接続された抵抗１７とを有する。これによりレベ
ルシフト回路が構成されている。
ンに接続されドレインが電源に接続されたｎ型ＪＦＥＴ
４と、ゲートがｎ型ＪＦＥＴ２のドレインに接続されド
レインが電源に接続されたｎ型ＪＦＥＴ５と、アノード
がｎ型ＪＦＥＴ４のソースに接続されたダイオード１０
と、アノードがダイオード１０のカソードに接続されカ
ソードが逆相出力端子Ｑ（逆相）に接続されたダイオー
ド１１と、ドレインが逆相出力端子Ｑ（逆相）に接続さ
れゲートがバイアス電圧に接続されソースが接地された
ｎ型ＪＦＥＴ６と、アノードがｎ型ＪＦＥＴ５のソース
に接続されたダイオード１２と、アノードがダイオード
１２のカソードに接続されカソードが正相出力端子Ｑ
（正相）に接続されたダイオード１３と、ドレインが正
相出力端子Ｑ（正相）に接続されゲートがバイアス電圧
に接続されソースが接地されたｎ型ＪＦＥＴ７と、ドレ
インが電源に接続されソースがダイオード１１のアノー
ドに接続されたｎ型ＪＦＥＴ８と、ドレインが電源に接
続されソースがダイオード１３のアノードに接続された
ｎ型ＪＦＥＴ９と、一端がｎ型ＪＦＥＴ４のソースに接
続され他端がｎ型ＪＦＥＴ８のゲートに接続された容量
１８と、一端がｎ型ＪＦＥＴ５のソースに接続され他端
がｎ型ＪＦＥＴ９のゲートに接続された容量１９と、一
端がｎ型ＪＦＥＴ８のゲートに接続され他端が逆相出力
端子Ｑ（逆相）に接続された抵抗１６と、一端がｎ型Ｊ
ＦＥＴ９のゲートに接続され他端が正相出力端子Ｑ（正
相）に接続された抵抗１７とを有する。これによりレベ
ルシフト回路が構成されている。
【００１５】入力部の差動対は従来例と同じであるた
め、動作が異なるレベルシフト回路（ｎ型ＪＦＥＴ４〜
９、ダイオード１０〜１３、抵抗１６，１７、容量１
８，１９）について説明する。（図３参照）
め、動作が異なるレベルシフト回路（ｎ型ＪＦＥＴ４〜
９、ダイオード１０〜１３、抵抗１６，１７、容量１
８，１９）について説明する。（図３参照）
【００１６】定常状態においては、ｎ型ＪＦＥＴ８，９
はＯＦＦ状態（Ｖgs＜スレシュホールド電圧）にあり従
来例と同じ状態にある。
はＯＦＦ状態（Ｖgs＜スレシュホールド電圧）にあり従
来例と同じ状態にある。
【００１７】出力がＨｉｇｈレベルに変化する時、ｎ型
ＪＦＥＴ８，９のゲート，ソース間電圧容量結合により
大きくなりＯＮ状態となり、負荷容量を充電するための
電流を供給する。変化後、出力の変化及び抵抗１６，１
７と容量１８，，１９の時定数によりｎ型ＪＦＥＴ８，
９のゲート・ソース間電圧が小さくなり、定常状態のＯ
ＦＦ状態となる。
ＪＦＥＴ８，９のゲート，ソース間電圧容量結合により
大きくなりＯＮ状態となり、負荷容量を充電するための
電流を供給する。変化後、出力の変化及び抵抗１６，１
７と容量１８，，１９の時定数によりｎ型ＪＦＥＴ８，
９のゲート・ソース間電圧が小さくなり、定常状態のＯ
ＦＦ状態となる。
【００１８】出力がＬｏｗレベルに変化する時、ｎ型Ｊ
ＦＥＴ８，９のゲート・ソース間電圧は、小さくなりＯ
ＦＦ状態のまま変化しない。ゲート・ソース間電圧は、
Ｈｉｇｈレベルに変化した場合と同様に一定時間後に元
に戻る。
ＦＥＴ８，９のゲート・ソース間電圧は、小さくなりＯ
ＦＦ状態のまま変化しない。ゲート・ソース間電圧は、
Ｈｉｇｈレベルに変化した場合と同様に一定時間後に元
に戻る。
【００１９】（実施例２）図４は、本発明の実施例２を
示す回路図である。
示す回路図である。
【００２０】本実施例では、差動対は、ｎ型ＪＦＥＴ１
〜９，２０と、ダイオード１０〜１３と、抵抗１４〜１
７と、容量１８，１９からなる２入力のＯＲ（ＮＯＲ）
ゲートとなっている。その他の構成は実施例１と同じで
あり、実施例１と同様な効果がある。
〜９，２０と、ダイオード１０〜１３と、抵抗１４〜１
７と、容量１８，１９からなる２入力のＯＲ（ＮＯＲ）
ゲートとなっている。その他の構成は実施例１と同じで
あり、実施例１と同様な効果がある。
【００２１】
【発明の効果】以上説明したように本発明は、レベルシ
フト回路にてＨｉｇｈレベルに変化する時にのみ負荷容
量への充電電流を増やすことにより、従来の定電流のレ
ベルシフトよりも消費電流を大きくすることなく動作速
度を速くすることができるという効果を有する。
フト回路にてＨｉｇｈレベルに変化する時にのみ負荷容
量への充電電流を増やすことにより、従来の定電流のレ
ベルシフトよりも消費電流を大きくすることなく動作速
度を速くすることができるという効果を有する。
【図１】本発明の実施例１を示す回路図である。
【図２】従来例を示す回路図である。
【図３】動作説明図である。
【図４】本発明の実施例２を示す回路図である。
１〜９，２０ ｎ型ＪＦＥＴ １０〜１３ ダイオード １４〜１７ 抵抗 １８，１９ 容量
Claims (2)
- 【請求項１】 差動対と、レベルシフト回路とを有する
論理回路であって、 差動対は、基準電圧に対する入力電圧の正相，逆相の信
号を生成するものであり、 レベルシフト回路は、容量と抵抗の対と、ＪＦＥＴとを
有し、他の論理回路の入力レベルとインターフェースを
得るため、差動対からの信号をレベルシフトを行って出
力するものであり、 容量と抵抗の対は、差動対からの信号の変化を取り出す
ものであり、 ＪＦＥＴは、取り出された信号により出力がＨｉｇｈレ
ベルに変化する場合に負荷容量への充電電流を流すもの
であることを特徴とする論理回路。 - 【請求項２】 前記差動対は、２入力のＯＲ（ＮＯＲ）
ゲートからなる入力端子を有することを特徴とする請求
項１に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278057A JP3008697B2 (ja) | 1992-09-22 | 1992-09-22 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278057A JP3008697B2 (ja) | 1992-09-22 | 1992-09-22 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104736A true JPH06104736A (ja) | 1994-04-15 |
| JP3008697B2 JP3008697B2 (ja) | 2000-02-14 |
Family
ID=17592059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4278057A Expired - Lifetime JP3008697B2 (ja) | 1992-09-22 | 1992-09-22 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008697B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11094997B2 (en) | 2017-05-29 | 2021-08-17 | Sumitomo Chemical Company, Limited | Nonaqueous electrolyte secondary battery |
| KR20220110126A (ko) | 2021-01-29 | 2022-08-05 | 프라임 플래닛 에너지 앤드 솔루션즈 가부시키가이샤 | 올레핀계 수지 다공질체의 제조 방법 |
| KR20220111208A (ko) | 2021-02-01 | 2022-08-09 | 프라임 플래닛 에너지 앤드 솔루션즈 가부시키가이샤 | 올레핀계 수지 다공질체의 제조 방법 |
-
1992
- 1992-09-22 JP JP4278057A patent/JP3008697B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11094997B2 (en) | 2017-05-29 | 2021-08-17 | Sumitomo Chemical Company, Limited | Nonaqueous electrolyte secondary battery |
| KR20220110126A (ko) | 2021-01-29 | 2022-08-05 | 프라임 플래닛 에너지 앤드 솔루션즈 가부시키가이샤 | 올레핀계 수지 다공질체의 제조 방법 |
| KR20220111208A (ko) | 2021-02-01 | 2022-08-09 | 프라임 플래닛 에너지 앤드 솔루션즈 가부시키가이샤 | 올레핀계 수지 다공질체의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008697B2 (ja) | 2000-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818278A (en) | Level shift circuit | |
| US6104214A (en) | Current mode logic circuit, source follower circuit, and flip flop circuit | |
| KR100299884B1 (ko) | 낮은항복전압을갖는출력버퍼회로 | |
| US4812679A (en) | Power-on reset circuit | |
| US5886556A (en) | Low power schmitt trigger | |
| US4103190A (en) | Complementary power saving comparator/inverter circuits | |
| US5049760A (en) | High speed complementary flipflop | |
| US6404229B1 (en) | Complementary level shifting logic circuit with improved switching time | |
| US4045688A (en) | Power-on reset circuit | |
| EP0219867B1 (en) | Logic circuit | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| US5502406A (en) | Low power level shift circuit and method therefor | |
| US5059829A (en) | Logic level shifting circuit with minimal delay | |
| US6069509A (en) | Output stage with slewing control means | |
| US5469097A (en) | Translator circuit with symmetrical switching delays | |
| US4321491A (en) | Level shift circuit | |
| EP0361529A2 (en) | Voltage controlled oscillator | |
| JPH0154890B2 (ja) | ||
| US4489246A (en) | Field effect transistor logic circuit having high operating speed and low power consumption | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| JP2544808B2 (ja) | 差動増幅回路 | |
| JPH06104736A (ja) | 論理回路 | |
| JPH04326618A (ja) | リセット信号発生回路装置 | |
| US5173622A (en) | Source coupled logic circuit with reduced power consumption | |
| JP2795049B2 (ja) | 論理回路 |